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JPH0787237B2 - 集積回路チップ - Google Patents
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JPH0787237B2 - 集積回路チップ - Google Patents

集積回路チップ

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JPH0787237B2
JPH0787237B2 JP2004397A JP439790A JPH0787237B2 JP H0787237 B2 JPH0787237 B2 JP H0787237B2 JP 2004397 A JP2004397 A JP 2004397A JP 439790 A JP439790 A JP 439790A JP H0787237 B2 JPH0787237 B2 JP H0787237B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は一般に電子的データの処理システム用集積回路
チップに関し、特に集積回路チップの保護領域で記憶さ
れたり処理される保護データの検知や修正を防止するこ
とに向けられている。
（従来の技術） 保護データを処理し記憶する集積回路チップは保護デー
タを処理し記憶する回路要素をもった保護領域と、非保
護データと制御信号を処理し記憶する回路要素を持つ非
保護領域とを備えている。集積回路チップは回路要素部
品を形成する拡散部を有する半導体層と、回路要素を形
成する部品を内部接続するために前記半導体層と接続さ
れた第１導電層とを具備する。すべての現在の集積回路
チップは通常回路要素と部品を相互接続するために１つ
或はそれ以上の導電層を有する。一般的にこれ等の層は
制御信号とパワー信号両者を伝えるのに使われ、信号の
相互接続の密度を最大とし、そのような相互接続に必要
な面積を減少させることを目標としている。
この保護領域は更に、保護領域内にあるデータ処理回路
要素により保護データを処理するために保護領域内のデ
ータバスへ非保護データと制御信号を転送する回路要素
を有する。保護領域内の論理回路要素は非保護データと
制御信号を非保護領域と保護領域内のデータバス間に保
護領域内のデータ処理回路要素により発生された制御信
号に応じて転送することができる。
（発明が解決しようとする課題） それにも拘らず、たとえこのような集積回路チップで保
護データが保護領域から非保護領域へ容易に転送され得
ないとしても、保護領域内に記憶されたか或いは処理中
の保護データに例えば走査形電子顕微鏡（SEM）或いは
顕微鏡に接続されたプローブのような診断装置を使った
検査によりそこから保護データにアクセス出来る保護領
域内の与えられたノードに対しアクセスをすることがで
きる。又特定の制御信号をプローブのような手段で保護
領域内の論理回路要素に送ることにより、論理回路が保
護データを保護領域内のデータ処理回路要素により処理
するために非保護と保護両データを伝達する保護領域内
のデータバスから非保護領域へ転送することをさせるこ
とが或は保護領域内に記憶された保護データはチップの
所望の保護を危くされることが出来るかもしれない悪意
のある内密のデータによりおきかえられることが出来得
る。
［発明の構成］ （課題を解決するための手段） この発明は、回路要素部品を形成する拡散部品を有する
半導体層と、保護データを配分、記憶、処理および／ま
たはその処理を実行させるための回路要素を形成する要
素相互を接続するように半導体層と結合される第１導電
層と、回路要素を上から覆って、その回路要素を外部か
ら検知出来ない様にシールドする保護領域を形成すると
共にこの回路要素の意図された機能に対し必要な所定の
信号を回路要素に伝える為に回路要素に接続される第２
導電層であり、この保護領域に記憶される或いはそこで
処理されるデータを検知および／または修正出来る様に
する為にこの第２導電層を除去すると所定の必要な信号
が回路要素へ送られなくなり、従って意図した機能が行
えなくなるような、保護データが処理および／または記
憶される保護領域を有する集積回路チップを提供する。
この発明の一態様においては、前記所定の信号がパワー
信号である。本発明のこの態様に係わる一実施例におい
ては、前記第１の導電層のシールドされた回路要素が保
護データを記憶するための揮発性ランダムアクセスメモ
リ（RAM）の如き揮発性メモリを有し、このメモリは所
定のパワー信号で動かされ、この結果、メモリの検知を
可能にする第２の導電層の除去はパワーがメモリから遮
断されることになるであろう。メモリが揮発性であるか
ら、これからパワーを遮断することはメモリに記憶され
ている保護データを消去することになる。
前記一実施例において、第１導電層内のそのような複数
の揮発性メモリが夫々個別に、夫々のメモリと第２導電
層の重った場所のみから所定のパワー信号を受けられる
ようにそのメモリと重った第２導電層のその場所のみと
接続され、この結果、メモリを検知するためにメモリを
覆っている第２の導電層のそれらの部分のみを除去する
ことは、この除去により露出したメモリからパワーが遮
断されるので、無益となるであろう。
この発明に係わる非保護データと制御信号が処理および
／または記憶され、前記のシールドされた回路要素が保
護領域と非保護領域間の非保護データおよび／または制
御信号の転送を可能にするための論理回路要素を有する
非保護領域を更に有する集積回路チップにおいては、シ
ールドされた論理回路要素は第２の導電層により与えら
れる所定のパワー信号で動作する。この結果、保護デー
タがチップの非保護領域に保護領域から伝達されるのを
可能にするプローブのような手段により、制御手段が論
理回路要素に送られるのを可能にするための第２の導電
層の除去は、このような第２の導電層の除去または論理
回路要素からパワーを除去するので、無益である。この
ような実施例において、前記のシールドされた複数の論
理回路要素が夫々個別に第２導電層の重なった場所から
のみ所定のパワー信号を受けるように論理回路要素と重
った第２導電層のその場所にのみ別々に接続されてい
る。
この発明の別の態様において、シールドされた回路要素
は保護データを記憶するためのメモリと、そのメモリに
データが記憶されるようにする論理回路を有し、その第
２導電層は論理回路のその機能にとって必要である信号
を導く。この結果、チップの意図とした保護を損なうよ
うにメモリ内で悪意のある内密データが保護データに入
れ代わられるのを可能とする制御信号を論理回路に送る
ための第２の導電層の除去は、この第２の導電層の除去
が論理回路によってメモリにデータが記憶されるのを妨
げるので無益となるであろう。
（実施例） 第１図に於て、本発明の好ましい実施例である集積回路
チップ10は保護領域11と非保護領域12と備えている。チ
ップ10はVLSI（Very Large Scale Integrated）回路チ
ップである。このチップ10は保護領域11内に次の回路要
素を形成している。即ち、保護データを処理するマイク
ロプロセッサ14と、保護テータを記憶する複数のメモリ
M1,M2…Mnと、保護データバス16と、保護アドレスバス1
7と、転送論理回路18と、保護クロック並びにパワー制
御回路20とである。このチップ10はこのような回路要素
の特定の組合わせである必要はなく、その中で保護デー
タが無承諾の読み取り或は保護データおよび／または指
令の変更に対し保護されているような回路要素のいかな
る組合わせであってもよい。このメモリM1,M2…Mnはど
んなタイプでもよく、例えばRAM（ランダムアクセスメ
モリ）、ROM（読み取り専用メモリ）、EPROM（電気的書
込可能な読み取り専用メモリ）、EEPROM（電気的消去書
込可能な読み取り専用メモリ）等や、レジスタファイル
やFIFO（ファストイン／ファストアウト）バッファ等で
あっても良い。
導電層CN2は回路要素14,M1,M2…Mn、16,17,18,20が外部
から検知され得ない様にシールドするためにこれらの回
路素子を上から覆っており、こうして保護領域11を形成
している。
非保護領域12の中で、チップ10は次の如き回路要素を形
成している。即ち、メモリ24と論理回路26と非保護デー
タバス28とである。
MOS回路要素を有するチップ10の実施例では第２図と第
３図とに示す如く、このチップは半導体基板層SCと第１
絶縁層DE1と、第１導電層CN1と、第２絶縁層DE2と、第
２導電層CN2と続き、第ｎ番目の絶縁層DEnと、ｎ番目の
導電層CNnとを有する。半導体基板層SCの中の拡散部分
ＳとＤは、ソースとドレンを形成し、それ等はゲート導
体Ｇと組合され第１導電層CN1により相互接続され、チ
ップ10の回路要素を画成するように配列された相補性MO
S電界効果トランジスタを形成している。第１導電層CN1
は第１絶縁層DE1の孔を通る、導電性接触片30によりソ
ースＳとドレンＤとに接続されている。第２導電層CN2
は第２絶縁層DE2にある孔を通る、接触片31により、シ
ールドされた回路要素の意図した機能に必要な所定の信
号を回路要素に伝えるため第１導電層と接続されてい
る。
第２導電層CN2を除去するとこの回路要素に所定の必要
な信号を伝えられなくなり、従って意図された機能も不
可能になるであろう。第２導電層CN2は回路要素を上か
ら覆うことで、その中に回路要素が外部から検知され得
なくなる様にシールドされている保護領域11を形成す
る。
バイポーラ回路要素を有するチップ10の実施例では、第
４図に示す如く、このチップは半導体基板層SCと、第１
絶縁層DE1と、第１導電層CN1と、第２絶縁層DE2と、第
２導電層CN2と、第ｎ番目の絶縁層DEnと、ｎ番目の導電
層CNnとを有している。半導体層SC内の拡散部ＣとＢと
Ｅは、コレクタと、ベースと、エミッタとを形成し、こ
れらは第１導電層CN1により相互接続され、チップ10の
回路要素を画成するように配列されたパイポーラトラン
ジスタを形成している。第１導電層CN1は第１絶縁層DE1
にある孔を通る、導電性接触片32により、シールドされ
た回路要素の意図した機能に必要な所定の信号を回路要
素に伝えるため、コレクタＣとベースとに接続されてい
る。第２導電層CN2は第２絶縁層DE2にある孔を通る接触
片33により、シールドされた回路要素の意図した機能に
必要な所定の信号を回路要素に伝えるため、第１導電層
CN1と接続されている。
第２導電層CN2を除去すると、この回路要素に所定の必
要な信号を伝えることが出来なくなり、従ってその意図
された機能も不可能になるであろう。第２導電層CN2は
回路要素を上から覆うことで、その中に回路要素が外部
から検知され得なくなる様にシールドされている保護領
域11を形成する。
保護データを配分し記憶し処理し或は処理を実行するチ
ップ10のすべての回路要素は、シールドとして機能して
保護領域11の境界を形成する層CN2の如き導電層より前
に作られ、その下に位置する相互接続層CN1の如き、導
電層を利用している。
その下にある回路要素を動作不要にすることなしに除去
出来ぬ第２導電層CN2は機械的とSEM（走査型電気顕微
鏡）のプロビングに対するシールドとしての機能と、所
定の必要な信号を伝達する層としての機能とを有する。
所定の必要な信号はパワー信号でも命令の如き制御信号
でもよい。所定の必要な信号がパワー信号である場合検
知の目的でのシールド層CN2の除去は機械的であれ化学
的であれ或いはその他の手段であれ下にある回路要素か
らパワーを処断することとなり動作不能にし更に多分同
じ回路要素に記憶されている何らかのデータや論理状態
を失わせることにもなるであろう。
この技術は、特に揮発性RAMの如き揮発性メモリに記憶
されている保護データを守るのに有効である。その中の
メモリM1とM2とが揮発性メモリであるチップ10の実施例
に於て、このメモリM1とM2は夫々外部からの検知からシ
ールドするため第２導電層CN2により覆われている。そ
して、パワー信号は別々に夫々のメモリM1,M2と重って
いる第２導電層CN2の部分から夫々のメモリM1,M2に分配
される。この分配は第５図に示され、第２導電層CN2は
揮発性メモリの中のトランジスタのソースＳに、接触片
34によりメモリにパワーを配分するために、接続されて
いる。夫々のメモリM1,M2を検知するために第２導電層C
N2の重った部分を除去することは、夫々のメモリM1,M2
からパワーを遮断することとなる。メモリM1,M2は揮発
性であるからそこからパワーを遮断することはその中に
記憶された保護データを消去することとなる。従ってメ
モリM1,M2の内容をそのメモリに重っている第２導電層C
N2の部分のみを除いて検知しようと試みても無駄であろ
う。
第６図に示した他の実施例に於て、パワー信号Vccは第
２導電層CN2から複数の揮発性メモリ要素Ｍに前述の実
施例よりも小さいスペースですむ方法で分配される。そ
の中ではパワーはそのメモリ要素Ｍと重った第２導電層
の部分のみからそのメモリ要素Ｍに別々に配分される。
この実施例では夫々のメモリ要素Ｍの列は下にある別々
の第１導電層CN1を経由して重った第２導電層CN2からパ
ワーを受けとる。この第２導電層CN2は夫々の第１導電
層CN1に導電性接触片35により接続されている。この実
施例は面積効率を上げるため多少の安全性を失ってはい
るがこれ等のメモリ要素Ｍを、すべての中間層接続導電
性接触片35とそれにパワーを供給する第２導電層CN2の
その部分に触れないで、第２導電層CN2の除去から起こ
るパワー遮断によるデータの消去を起こすことなしに検
知しようとすることは非常に高い分解精度のある第２導
電層の除去が求められるであろう。
いかなる導電層の組合わせもこの実施例で使用されるこ
とができる。シールドする導電層としてチップの縦方向
に最もしっかりと埋め込まれた導電層の使用は最大の安
全性を生じる。
今一度第１図に於て、非保護領域12の中では論理要素26
とメモリ24とは非保護データと制御信号を処理し記憶す
る。非保護データと制御信号は非保護データバス28から
保護領域11にある保護データバス16に転送論理回路18に
より転送される。転送論理回路18は非保護データと制御
信号をマイクロプロセッサ14により保護データと共に処
理するために保護領域11にある保護データバス16に転送
する。転送論理回路18は非保護データが保護データバス
16にある時に示すマイクロプロセッサ14により起される
制御信号に呼応して非保護データと制御信号が非保護デ
ータバス28と保護データバス16の間に転送され得るよう
にする。マイクロプロセッサ14は保護データバス16にあ
るデータ信号の状態をモニタし論理回路18が、データ信
号と制御信号を非保護データバス28と保護データバス16
の間に、非保護データが保護データバス16上にある間の
み転送可能とする制御信号を発生する。
上述の如く、導電層CN2は転送論理回路18を外部からの
検知からシールドする為に転送論理回路18に重ってい
る。この導電層CN2は又パワー信号を転送論理回路18に
伝える。従って、転送論理回路18を検知する目的で導電
層CN2を除去することは転送論理回路18からパワーを遮
断することになり転送論理回路18が何かのデータ或は制
御信号を保護データバス16と非保護データバス28の間に
転送することを妨げる。同様に制御信号を転送論理回路
18に配ることを可能にするために保護データをチップ10
内で保護領域11から非保護領域12に転送することができ
るプローブの如き手段により導電層CN2を除去すること
は、シールドしている導電層CN2もまた転送論理回路18
からパワーを遮断するので無益なことであろう。
この技術は悪意のある内密のデータが非保護領域12から
保護メモリM1,M2…Mnに書き込まれることがないように
逆方向にも拡張出来る。マイクロプロセッサ14は保護デ
ータバス16にあるデータをメモリM1,M2…Mnに記憶出来
るようにするメモリアクセス論理回路を備えており、シ
ールドしている導電層CN2はパワー信号をマイクロプロ
セッサ14に伝える。従って、制御信号をマイクロプロセ
ッサ14のメモリアクセス論理回路を伝えるため、このこ
とはメモリM1,M2…Mnの中で悪意のある内密のデータを
保護データに置き換えることが出来、従ってチップの予
期された安全を危くすることとなるが、シールドしてい
る導電層CN2を所越することは、この除去がマイクロプ
ロセッサ14からパワーを除き従ってメモリアクセス論理
回路がメモリM1,M2…Mnにデータを記憶させることをさ
またげるから無益である。
１つの実施例に於ては保護領域内のシールドされた論理
回路14,18は夫々別々にシールドしている導電層CN2の重
っている部分のみからパワー信号を受け取るためにその
論理回路14,18に重っているシールドしている導電層CN2
の夫々の部分のみに接続されている。
第７図に示す実施例に於て、保護信号はシールド層CN2
とCNnの下にある導電層CN1に配分される。そしてシール
ド信号（必要な制御或いはパワー信号の如き）は上に覆
っているシールド層CN2とCNnに別々に配分される。１つ
のシールドしている導電層CNnの境界は図中では実線で
示され、他のシールドしている導電層CN2の境界は図中
に破線で示され、下にある導電層CN1は図中ボカしで示
される。下にある導電層CN1はシールドしている導電層C
N2とCNnの１つの或は他のものにより完全にシールドさ
れている。そして下にある導電層CN1の１つの部分はシ
ールドしている導電層CN2とCNnの両者によりシールドさ
れている。
このシールド層CN2とCNnを化学的或は普通のレーザ或は
マイクロプローブで導電層CN1中の保護信号にアクセス
するために切り開くと言う試みは導電層CN1がシールド
層CN2とCNnへ接続（短絡）されるか導電層CN1とCN2とCN
nで形成される回路パスの中にオープン回路が出来るこ
ととなる。従って、保護信号と必要な信号の配分を混乱
させ導電層CN1とCN2とCNnに接続されている回路要素の
意図した機能を変化させてチップ10の意図した機能を損
なう。
チップ10に記憶されたある保護データがそのチップの入
った製品の製造中にその保護データが記憶されたあとは
変更されないということは極めて重要である。この目的
を成就するため、チップ10は所定のメモリ位置に記憶さ
れた保護データの変更を妨げるためのシステムを有して
いる。このような予防システムの他の実施例を第８図と
第９図とに示す。
第８図のシステムはメモリＭと、メモリ制御論理回路38
と、復号器40と、フューズ要素42と、フューズ変更素子
44を有する。このシステムはメモリＭに適用されその中
に保護データが記憶される夫々のメモリM1,M2…Mnがメ
モリＭとして含まれている。
このメモリＭはデータバス16からの変更不能な保護デー
タを記憶する所定の位置を含めて複数のメモリ位置を持
っている。
メモリ制御論理回路38はアドレスバス46によりメモリＭ
に接続されて、“書込み”信号がメモリ制御論理回路38
から保護メモリＭへのライン47上に与えられた場合デー
タがアドレスバス46に与えられたアドレス信号により指
示されたメモリＭの位置に記憶されるようにする。
フューズ要素42は最初の状態と非可逆的に変化した状態
とを持っている。“フューズ要素”という言葉はフュー
ズとアンチフューズとをいっている。フューズ要素はチ
ップ10の中で金属性導電層とポリシリコンの導電層の組
合わせで形成される。アンフューズ要素はチップの中で
金属性導電層或はポリシリコンの導電層或は両者の組合
わせで形成され得る。アンチフューズ要素はチップの中
の導体／酸化物導体構造或は導体／アモルファスシリコ
ン／導体構造によりチップの半導体層の中に形成される
P+/N+半導体接合ダイオードとP-/N-半導体接合ダイオー
ドとにより形成される。
フューズ変更素子44は保護領域11より外にある端子50か
らライン48に来る所定の制御信号に呼応してフューズ要
素42の状態を非可逆的に変化させるためにフューズ要素
42に接続されている。更にライン48の制御信号は保護領
域11の内部にある端子（図示していない）から供給され
る。
復号器40はフューズ要素42の状態のアドレスバス46のア
ドレス信号をモニタするためと、所定のメモリ位置にア
ドレスバス46上のアドレス信号により示される時は何時
でもフューズ要素42の状態が非可逆的に変更してしまっ
たあとでメモリＭの所定のメモリ位置にデータが記憶さ
れるようにするのをメモリ制御回路38が防ぐためにフュ
ーズ要素42とメモリ制御回路38とアドレスバス46とに接
続されている。
第２導電層CN2は、メモリＭとメモリ制御論理回路38と
復号器40とフューズ要素42とを外部からの直接アクセス
からシールドしている。
メモリＭとメモリ制御論理回路38と復号器40は第２導電
層CN2から来るパワー信号によって働かされるようにす
べて第２導電層CN2に接続されている。
第８図のシステムはメモリＭの所定の位置に最初から記
憶された保護データの変更を防ぐのに使われる。フュー
ズ要素42の状態が非可逆的に変化した場合、復号器40は
アドレスバス46上のアドレス信号により示された所定の
メモリ位置に何らかの追加データが書き込まれるのを防
ぐ。
第８図のシステム中のフューズ要素42は又このチップを
使っている製品がその使用者に届く時に先だってのみ適
用出来るある予備的な保護データ処理機能、例えば保護
データの予備的処理或は保護データを処理するインスト
ラクションのローディングを行ったりそれに影響したり
する他のシールドされた回路要素（図に示されていな
い）に接続されることもできる。復号器40の如き手段は
フューズ要素をモニタするためと、フューズ要素の状態
が非可逆的に変化してしまったあとでは他のシールドさ
れた回路要素の予期された機能を保護するためにフュー
ズ要素42と他のシールドされた回路要素に接続されてい
る。
多くのフューズ技術は、保護集積回路チップの製造工程
中工場でのみフューズすることを可能にする。例えば、
ある工場は素子のよりよい長期信頼性を得るためにフュ
ーズが切れたあと、ポリシリコン（或は他のフューズ材
料）上に酸化物を成長させることを要求している。第９
図のシステムは、別の製造者が工場でのフュージングの
後、保護メモリＭへ保護データを入力することを可能に
しているが、保護メモリＭの内容の変更を妨げている。
第９図のシステムはメモリＭと、EPROM或はEEROM（電気
的消去可能なROM）の如き消去可能なメモリ52と、メモ
リ制御論理回路54と、駆動回路55と、フューズ要素56
と、ANDゲート57と、フューズ変更素子58とを有する。
メモリ制御論理回路54はANDゲート60と、ANDゲート60と
消去可能なメモリ52とを結ぶインバータ62並びに配線を
含むＮ接続とを備えている。インバータ62はANDゲート6
0への選ばれた入力と消去可能なメモリ52中の選ばれた
メモリ位置との間に接続されて、ANDゲート60を働かせ
るには必要な消去可能メモリ52中に所定のデータパター
ンを形成する。
メモリＭは変更不能な保護データを記憶する所定の位置
である複数のメモリ位置を持っている。
駆動回路55は、書込駆動信号がライン63を通じ駆動回路
55に加えられたとき、消去可能メモリ52にデータパター
ンを記憶され得るようにする。
メモリ制御論理回路54は消去可能なメモリ52が所定のデ
ータパターンを容れている時は何時でもライン64からAN
Dゲート60への書込み信号に呼応して第１メモリＭの所
定の位置にデータが記憶されるようにメモリＭと消去可
能なメモリ52と接続されている。
消去可能なメモリ52の内容はチップ10の保護領域11の外
部にある消去端子66から“消去”の制御信号が与えられ
ることで消され得る。
フューズ要素56は、最初の状態と非可逆的に変化した状
態とを持っている。フューズ変更素子58は保護領域11の
外部にある端子68からライン67に与えられる所定の制御
信号に呼応してフューズ要素56の状態を非可逆的に変化
させるためにフューズ要素56に接続されている。或いは
またライン67の制御信号は保護領域11の内部にある端子
（図示していない）から供給される。
データパターンはデータ端子69から供給されANDゲート5
7を通り消去可能なメモリに供給される。ANDゲート57は
フューズ要素56が最初の状態にある間のみ消去可能メモ
リ52にデータを書込ませることが出来るようにフューズ
要素56につながる１つの入力をもっている。
フューズ要素56は又フューズ要素56の状態が非可逆的に
変化する前のみ消去可能なメモリ52に所定のデータパタ
ーンを記憶させられるように駆動回路55と接続されてい
る。
消去可能なメモリ52はＮビットが必要である。工場で
は、消去可能なメモリ52とANDゲート60とに接続された
インバータ62のパターンに対応している所定の1,0のパ
ターンが、ANDゲート60がライン64を通じメモリＭに
“書込み”制御信号を送れるように、消去可能なメモリ
52に入れられる。1,0の所定のパターンが消去可能なメ
モリ52に入れられたあと、フューズ要素56状態が非可逆
的に変化されると所定のパターンは変更出来なくされ
る。この点で集積回路チップ10の処理や包装は継続可能
となり消去可能なメモリ52に記憶された所定のパターン
を乱すことなく最終処理と包装が出来る状態になる。
チップ10が別の製造者に出荷されたあと保護データは保
護メモリＭに記憶され得る。それは消去可能なメモリ52
記憶された所定のパターンが、インバータ62によりメモ
リ制御論理回路54にワイヤ結線で入れられた所定のパタ
ーンに適合しているからである。
一旦保護データが保護メモリＭに記憶されると“消去”
信号が消去可能なメモリ52の内容を消去するために消去
端子66に加えられても保護メモリＭの中に記憶された保
護データは変化しない。第２導電層CN2はメモリＭと、
消去可能なメモリ52と、メモリ制御論理回路54と、駆動
回路55と、フューズ要素56とを直接的外部からのアクセ
スからシールドしている。
この技術は第９図のシステムをチップ10のカバー層を通
し消去可能なメモリ52を遠くからプログラムし直せるよ
うな非常に正確なＸ線ビームや他の複雑な手段のいかな
る攻撃の断片からも守ることが出来る。この技術の安全
保障はEEROMやEPROMの内容を多くからプログラムし直す
こと或いは切れたフューズを再接続することは困難だと
いうことに由っている。たとえ非常に強力な焦点を結ば
ない或いは発散性Ｘ線或は他の手段が、EEROM或はEPROM
の内容を本質的に無作為化することが出来るとしても、
攻撃者は駆動パターンを完成させる企てをくりかえるこ
ととなる。従って安全保障はEEROM或はEPROMのセルがこ
れ等の状態によって、言い換えれば、すべて１かすべて
０かの好ましいパターンの方向にバイアスされるように
設計されることも求め得る。従って何らかの焦点の結ば
れないビームは高い確率でその内容をメモリＭにデータ
を記憶される所定のパターンに対するよりはむしろ好ま
しいパターンに進ませ得る。安定度はより大きいビット
数Ｎのより長い所定のパターンを使用することで増加さ
せる。
メモミＭと消去可能なメモリ52とANDゲート60と駆動回
路55とはすべて第２導電層CN2に接続され、第２導電層C
N2により運ばれるパワー信号により加勢される。
第９図に示すシステムのフューズ要素56は、保護データ
の或る前記処理機能を果たす或いはそれを実行する他の
シールド回路要素（図示せず）に接続され得る。保護デ
ータの前処理或は保護データの処理のための指示を加え
るような前処理機能は、チップを含むこの製品がこの製
品の使用者に渡る前にのみ適用できる。フューズ要素56
は、フューズ要素56の状態が非可逆的に変更される前に
のみ、他のシールド回路要素の意図した機能が果たせる
ように、他のシールド回路要素に接続される。
第８図並びに第９図に示す保護データ変更防止システム
は、“Prevention of Alternation of Data Stored in
Secure Integrated Circuit Chip Memory"と題する、同
日に出願された本願の関連出願の主題である。
複雑な集積回路チップの製造は、含まれる全ての回路素
子が正確に動作することを確かめるためのテスト操作の
間、内部回路素子への完全なアクセスを必要とする。し
かし、テストのための高いアクセス可能性は、一般に保
護データもしくは変更されてはならないデータを含むチ
ップに対しては安全上弱点となる。
第10図は、テスト動作が完了した後に、テスト信号パス
を永久的に無能にし、この結果チップの外部ピンからの
内部保護データ回路要素へアクセスをもはや不可能にす
るシステムを示す。このシステムはフューズ要素70と、
第１並びに第２のインバータ72,74と、抵抗75と、第１
並びに第２のNANDゲート76,78と、フューズ変更素子79
とを有する。
前記フューズ要素70は最初の状態と、非可逆的に変化し
た状態とを有する。フューズ変更素子79はフューズ要素
70に接続され、保護領域11の外部の端子81からライン80
に受信する所定の制御信号に応答して、フューズ要素70
の状態を非可逆的に変化させる。或いはまた、ライン80
の制御信号は保護領域11の内部の端子（図示せず）から
受信される。このフューズ要素70は第１および第２のNA
NDゲート76,78に接続されて、チップ10の保護領域がフ
ューズ要素70の状態が非可逆的に変化される以前にのみ
テストのためにアクセスされ得るようにする。
前記フューズ要素70とインバータ72,74とは直列にさ
れ、第１のNANDゲート76への１つの入力に接続されてい
る。この第１のNANDゲート76の出力信号は外部テストデ
ータ出力端子82に印加される。
前記フューズ要素70とインバータ72,74とは直列にさ
れ、また第２のNANDゲート78の出力端子の１つの入力に
接続される。
前記第２のNANDゲート78は、チップ10の保護領域11内の
テスト指令入力ノード86へ外部テスト指令入力端子84か
らのテスト指令信号を通す。テスト指令入力信号がテス
ト指令入力ノード86に与えられるのに応答して、テスト
データがチップ10の保護領域11内の内部のテストデータ
出力ノード88に与えられる。内部テストデータ出力端子
に与えられるテストデータは、回路要素14,M1,M2…Mn,1
6,17,18,20（第１図に示す）のようなチップ10の保護回
路要素からアクセスされ得る。
前記テストデータは、フューズ要素70が最初の状態のと
きにのみ、テストデータ出力ノード88から、第１のNAND
ゲート76を介して、外部テストデータ出力端子82に与え
られる。
また、テスト指令入力信号は、フューズ要素が最初の状
態の時にのみ、外部テスト指令入力端子84から内部テス
ト指令入力ノード86に与えられる。
前記第２の導電層CN2は、直接的な外部アクセスから、
フューズ要素70と、インバータ72,74と、抵抗75と、NAN
Dゲート76,78とをシールドする。
前記インバータ72,74と、抵抗75と、NANDゲート76,78と
は、全て第２の導電層CN2に接続され、第２の導電層CN2
からのパワー信号により加勢される。
プローブによる攻撃を防止するように、可能な限りチッ
プ10内に深く、フューズ要素70から第１並びに第２のNA
NDゲート76,78への信号通路を埋め込むことにより、付
加的保護がなされる。かくして、フューズ要素70から第
１並びに第２のNANDゲート76,78への信号通路は、主と
してN+,P+拡散部内に形成される。同様により低い安全
性で、ポリシリコン並びに他の導電層が使用され得る。
最上の導電層CNn,CNn-1の使用は避けるべきである。
【図面の簡単な説明】
第１図は本発明による集積回路チップのブロックダイヤ
グラム。 第２図は本発明による集積回路チップにおけるMOS回路
要素のシールディングを示す断面図。 第３図は回路要素をシールドし、シールドされたMOS回
路要素へ所定の信号を送る重った導電層を示す平面図。 第４図は本発明の集積回路チップにおけるバイポーラ回
路要素のシールディングを示す断面図。 第５図は回路要素はシールドし、シールドされた回路要
素に電力を供給するための重った導電層を示す断面図。 第６図は複数の揮発性メモリをシールドしている別の実
施例のブロックダイヤグラム。 第７図は回路要素の機能へ必要な信号を送る重った導電
層を示す平面図。 第８図はチップの保護領域内で所定のメモリ位置に記憶
された保護データを変更することを妨げるシステムの１
つの実施例のブロックダイヤグラム。 第９図はチップの保護領域内で所定のメモリ位置に記憶
された保護データの変更を防ぐシステムの別の実施例の
ブロックダイヤグラム。 第10図は保護領域がテストのためにアクセスされ得る時
に制限を加えるチップ内保護領域でのシステムの好まし
い実施例のブロックダイヤグラム。 10……チップ、11……保護領域、14……マイクロプロセ
ッサ、M1,M2…Mn……メモリ、16……保護データバス、1
7……保護アドレスバス、18……転送論理回路、20……
パワー制御回路、SC……半導体基板層、DE1……第１絶
縁層、CN1……第１導電層、DE2……第２絶縁層、CN2…
…第２導電層、S,D……拡散部分。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792 8832−4Ｍ Ｈ０１Ｌ 21/82 Ｄ (72)発明者 ポール・マロニー アメリカ合衆国、カリフォルニア州 92007、カーデイフー バイー ザー シ ー、アボセット・コート 1249 (72)発明者 ウイリアム・アレン・シュメイト アメリカ合衆国、カリフォルニア州 92116、サンデイエゴ、ビオナ・プレイス 4202

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】保護データが処理および／または記憶され
    る保護領域（11）を有する集積回路チップ（10）であ
    り、 回路要素部品を形成する拡散部品（S,D）を有する半導
    体層（SC）と； 前記部品を相互に接続して保護データを配分、記憶、処
    理および／またはその処理を実行させるための、マイク
    ロプロセッサ（14），データバス（16），アドレスバス
    （17），転送論理回路（18），クロック並びにパワー制
    御回路（20）及び複数のメモリ（M1,M2…Mn）からなる
    複数の回路要素，を形成するように前記半導体層と結合
    される第１導電層（CN1）と； 前記回路要素を上から覆って、前記回路要素を外部から
    検知出来ない様にシールドする前記保護領域（11）を形
    成すると共に、前記回路要素の意図された機能に対し必
    要な所定の信号を前記回路要素に伝えるために前記回路
    要素と接続される第２導電層（CN2）であり、前記保護
    領域に記憶され或るいはそこで処理されるデータを検知
    および／または修正出来る様にする為に前記第２導電層
    を除去すれば、前記必要な所定の信号が前記回路要素へ
    送られることが妨げられ、従って前記回路要素の意図さ
    れた機能が阻まれる事となる、前記第２導電層と；を具
    備し、 クロック信号を発生させ且つ保護データを記憶および／
    または処理するシールドされた、前記回路要素の内のマ
    イクロプロセッサ（14）及び複数のメモリ（M1,M2…
    Mn）に前記クロック信号を供給する手段（20）を有する
    前記集積回路チップ（10）。
  2. 【請求項２】前記所定の信号がパワー信号であり、前記
    集積回路チップが非保護データと制御信号とを処理およ
    び／または記憶する非保護領域（12）をさらに具備し、
    前記シールドされた回路要素が、非保護データおよび／
    または制御信号を前記保護領域（11）と前記非保護領域
    （12）間で転送する事を可能にする為の、前記パワー信
    号で付勢される前記論理回路（18）を有する請求項
    （１）記載の集積回路チップ（10）。
  3. 【請求項３】前記第１導電層の前記シールドされた回路
    要素が保護データを記憶するための複数のメモリ（M1,M
    2…Mn）と前記メモリにデータを記憶させる様に出来る
    論理回路（14）とを有し、前記第２導電層（CN2）は前
    記論理回路を機能させる事が出来るのに必要な信号を伝
    える様に適合され、その結果前記第２導電層を前記の様
    に除去すれば、データが前記メモリに記憶される事が妨
    げられる請求項（１）記載の集積回路チップ（10）。
  4. 【請求項４】保護データが処理および／または記憶され
    る保護領域（11）を有する集積回路チップ（10）であ
    り、 回路要素部品を形成する拡散部品（S,D）を有する半導
    体層（SC）と； 前記部品を相互に接続して保護データを配分、記憶、処
    理および／またはその処理を実行させるための、マイク
    ロプロセッサ（14），データバス（16），アドレスバス
    （17），転送論理回路（18），クロック並びにパワー制
    御回路（20）及び複数のメモリ（M1,M2…Mn）からなる
    複数の回路要素，を形成するように前記半導体層と結合
    される第１導電層（CN1）と； 前記回路要素を上から覆って、前記回路要素を外部から
    検知出来ない様にシールドする前記保護領域（11）を形
    成すると共に、前記回路要素の意図された機能に対し必
    要な所定の信号を前記回路要素に伝えるために前記回路
    要素と接続される第２導電層（CN2）であり、前記保護
    領域に記憶され或るいはそこで処理されるデータを検知
    および／または修正出来る様にする為に前記第２導電層
    を除去すれば、前記必要な所定の信号が前記回路要素へ
    送られることが妨げられ、従って前記回路要素の意図さ
    れた機能が阻まれる事となる、前記第２導電層と；を具
    備し、 前記所定の信号がパワー信号であり、前記集積回路チッ
    プが非保護データと制御信号とを処理および／または記
    憶する非保護領域（12）をさらに具備し、前記シールド
    された回路要素が非保護データおよび／または制御信号
    を前記保護領域（11）と前記非保護領域（12）間で転送
    する事を可能にする為の、前記パワー信号で付勢される
    前記論理回路要素（18）を有する前記集積回路チップ
    （10）。
  5. 【請求項５】保護データが処理および／または記憶され
    る保護領域（11）を有する集積回路チップ（10）であ
    り、 回路要素部品を形成する拡散部品（S,D）を有する半導
    体層（SC）と； 前記部品を相互に接続して保護データを配分、記憶、処
    理および／またはその処理を実行させるための、マイク
    ロプロセッサ（14），データバス（16），アドレスバス
    （17），転送論理回路（18），クロック並びにパワー制
    御回路（20）及び複数のメモリ（M1,M2…Mn）からなる
    複数の回路要素，を形成するように前記半導体層と結合
    される第１導電層（CN1）と； 前記回路要素を上から覆って、前記回路要素を外部から
    検知出来ない様にシールドする前記保護領域（11）を形
    成すると共に、前記回路要素の意図された機能に対し必
    要な所定の信号を前記回路要素に伝えるために前記回路
    要素と接続される第２導電層（CN2）であり、前記保護
    領域に記憶され或るいはそこで処理されるデータを検知
    および／または修正出来る様にする為に前記第２導電層
    を除去すれば、前記必要な所定の信号が前記回路要素へ
    送られることが妨げられ、従って前記回路要素の意図さ
    れた機能が阻まれる事となる、前記第２導電層と；を具
    備し、 前記第１導電層の前記シールドされた回路要素が保護デ
    ータを記憶するための複数のメモリ（M1,M2…Mn）と前
    記メモリにデータを記憶させる様に出来る論理回路（1
    4）とを有し、前記第２導電層（CN2）は前記論理回路を
    機能させる事が出来るのに必要な信号を伝える様に適合
    され、その結果前記第２導電層を前記の様に除去すれ
    ば、データが前記メモリに記憶される事が妨げられる前
    記集積回路チップ（10）。
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