JPH0787396B2 - Ｍ系列符号発生制御装置 - Google Patents
Ｍ系列符号発生制御装置Info
- Publication number
- JPH0787396B2 JPH0787396B2 JP61163089A JP16308986A JPH0787396B2 JP H0787396 B2 JPH0787396 B2 JP H0787396B2 JP 61163089 A JP61163089 A JP 61163089A JP 16308986 A JP16308986 A JP 16308986A JP H0787396 B2 JPH0787396 B2 JP H0787396B2
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- JP
- Japan
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- code
- sequence code
- unit
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- generation
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
- H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
- H04L9/0662—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher with particular pseudorandom sequence generator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/12—Transmitting and receiving encryption devices synchronised or initially set up in a particular manner
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- Signal Processing (AREA)
- Computer Security & Cryptography (AREA)
- Logic Circuits (AREA)
- Complex Calculations (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はディジタルデータのＭ系列符号発生制御装置に
関する。
関する。
［発明の概要］ マイクロプロセッサ等の制御回路は、Ｍ系列符号発生の
ための初期情報が格納されているメモリの先頭アドレス
及びＭ系列符号のチップ数のみを設定し、Ｍ系列符号発
生に必要な初期情報は、ハードウェアによりメモリから
Ｍ系列符号発生装置へ高速に設定される。前記メモリを
アクセスするハードウェアとしては、高速クロックで動
作するカウンタにより構成される。前記外部制御回路に
より設定されるＭ系列符号のチップ数は高速クロックで
動作するカウンタによりカウントされる。
ための初期情報が格納されているメモリの先頭アドレス
及びＭ系列符号のチップ数のみを設定し、Ｍ系列符号発
生に必要な初期情報は、ハードウェアによりメモリから
Ｍ系列符号発生装置へ高速に設定される。前記メモリを
アクセスするハードウェアとしては、高速クロックで動
作するカウンタにより構成される。前記外部制御回路に
より設定されるＭ系列符号のチップ数は高速クロックで
動作するカウンタによりカウントされる。
［従来の技術］ 従来方式としては、例えば本出願人によって昭和60年６
月５日付けで出願された特願昭60−122071号に記載され
ているようなＭ系列符号発生装置（以下本明細書におい
ては符号発生装置と略称する）がある。
月５日付けで出願された特願昭60−122071号に記載され
ているようなＭ系列符号発生装置（以下本明細書におい
ては符号発生装置と略称する）がある。
［発明が解決しようとする問題点］ しかしながら、上記特願に記載されているような、マイ
クロプロセッサを用いた、ソフトウェアによる符号発生
装置への符号発生のための初期情報の設定を行なう方式
では、設定に要する時間がマイクロプロセッサの処理速
度で決定されてしまう。そのため、許容設定時間が限定
されるようなシステムにおいては、不適当である。
クロプロセッサを用いた、ソフトウェアによる符号発生
装置への符号発生のための初期情報の設定を行なう方式
では、設定に要する時間がマイクロプロセッサの処理速
度で決定されてしまう。そのため、許容設定時間が限定
されるようなシステムにおいては、不適当である。
本発明の目的は、符号発生装置への符号発生のための初
期情報の設定を高速に行なうＭ系列符号発生制御装置を
提供することである。
期情報の設定を高速に行なうＭ系列符号発生制御装置を
提供することである。
［問題点を解決するための手段］ 上記目的を達成するために、本発明によるＭ系列符号発
生制御装置は、Ｍ系列符号発生のための初期情報が格納
されているメモリと、Ｍ系列符号発生装置と、上記メモ
リからＭ系列符号発生装置へＭ系列符号発生に必要な初
期情報を設定する制御装置と、上記メモリの先頭アドレ
ス及びＭ系列符号を規定するチップ数を上記制御装置に
設定する外部制御回路とを備え、前記制御装置が下記の
通り構成されたことを特徴とする。
生制御装置は、Ｍ系列符号発生のための初期情報が格納
されているメモリと、Ｍ系列符号発生装置と、上記メモ
リからＭ系列符号発生装置へＭ系列符号発生に必要な初
期情報を設定する制御装置と、上記メモリの先頭アドレ
ス及びＭ系列符号を規定するチップ数を上記制御装置に
設定する外部制御回路とを備え、前記制御装置が下記の
通り構成されたことを特徴とする。
符号発生装置に供給されるクロックパルスに同期するタ
イミングクロック発生部と、初回の符号発生のためのス
トローブパルス発生部と、カウンタロードパルス発生部
と２回目からのストローブパルス発生部と、符号チップ
数カウント部と、符号発生のための初期情報数をカウン
トするデータ数カウント部と、符号発生のための初期情
報が格納されるメモリの先頭アドレスを設定するアドレ
スカウント部と、上記データ数カウント部及びアドレス
カウント部のカウンタを enable状態またはdisable状態に制御するカウンタ制御
部。
イミングクロック発生部と、初回の符号発生のためのス
トローブパルス発生部と、カウンタロードパルス発生部
と２回目からのストローブパルス発生部と、符号チップ
数カウント部と、符号発生のための初期情報数をカウン
トするデータ数カウント部と、符号発生のための初期情
報が格納されるメモリの先頭アドレスを設定するアドレ
スカウント部と、上記データ数カウント部及びアドレス
カウント部のカウンタを enable状態またはdisable状態に制御するカウンタ制御
部。
［作用］ 外部から与えられる初期カウンタロードパルスにより、
設定された先頭アドレスから符号１発生のための初期情
報をメモリより読出し、Ｍ系列符号発生装置内のラッチ
回路へ設定する。そして、Ｍ系列符号発生装置起動スト
ローブを生成し符号１を出力されると共に、設定された
符号チップ数のカウントを開始する。また、Ｍ系列符号
発生装置起動ストローブをトリガとして内部で生成され
たカウンタロードパルスのタイミングで、新たに設定さ
れた先頭アドレスから符号２発生のための初期情報をメ
モリより読出し、Ｍ系列符号発生装置内のラッチ回路へ
設定する。そして、符号チップ数のカウント終了と同時
に、Ｍ系列符号発生装置起動ストローブを生成し符号２
を出力させると共に、新たに設定された符号チップ数の
カウントを開始する。以降、以上の動作を繰返し、Ｍ系
列符号を発生させる。
設定された先頭アドレスから符号１発生のための初期情
報をメモリより読出し、Ｍ系列符号発生装置内のラッチ
回路へ設定する。そして、Ｍ系列符号発生装置起動スト
ローブを生成し符号１を出力されると共に、設定された
符号チップ数のカウントを開始する。また、Ｍ系列符号
発生装置起動ストローブをトリガとして内部で生成され
たカウンタロードパルスのタイミングで、新たに設定さ
れた先頭アドレスから符号２発生のための初期情報をメ
モリより読出し、Ｍ系列符号発生装置内のラッチ回路へ
設定する。そして、符号チップ数のカウント終了と同時
に、Ｍ系列符号発生装置起動ストローブを生成し符号２
を出力させると共に、新たに設定された符号チップ数の
カウントを開始する。以降、以上の動作を繰返し、Ｍ系
列符号を発生させる。
［発明の実施例］ 以下に、図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず本発明の
枠を越えることなしにいろいろな変形や改良があり得る
ことは勿論である。
一層詳細に説明するが、それらは例示に過ぎず本発明の
枠を越えることなしにいろいろな変形や改良があり得る
ことは勿論である。
第１図は本発明による符号発生制御装置（以下本明細書
においては制御装置と略称する。）の構成を示すブロッ
ク図で、図中、１は符号発生装置に供給されているクロ
ックパルスに同期する以下のブロック２〜８のタイミン
グクロック発生部、２は符号発生装置に与える１回目の
符号発生のための初期情報の設定後動作するストローブ
パルス発生部、３は符号チップ数カウント部５に設定さ
れた符号チップ数のカウント終了後に動作する、２回目
以降のカウンタロードパルス発生部、４は符号チップ数
カウント部５に設定された符号チップ数のカウント終了
後に動作する、２回目以降のストローブパルス部、５は
符号チップ数の設定が可能な、符号チップ数カウント
部、６はデータ数カウント部７及びアドレスカウント部
８のカウンタをenable状態及びdisable状態にする、カ
ウンタ制御部、７は符号発生のための初期情報数をカウ
ントするデータ数カウント部、８は符号発生のための初
期情報が格納されているメモリの先頭アドレスの設定が
可能なアドレスカウント部である。符号チップ数、先頭
アドレスの設定及び１回目のカウンタロードパルスは、
外部制御回路が設定する。
においては制御装置と略称する。）の構成を示すブロッ
ク図で、図中、１は符号発生装置に供給されているクロ
ックパルスに同期する以下のブロック２〜８のタイミン
グクロック発生部、２は符号発生装置に与える１回目の
符号発生のための初期情報の設定後動作するストローブ
パルス発生部、３は符号チップ数カウント部５に設定さ
れた符号チップ数のカウント終了後に動作する、２回目
以降のカウンタロードパルス発生部、４は符号チップ数
カウント部５に設定された符号チップ数のカウント終了
後に動作する、２回目以降のストローブパルス部、５は
符号チップ数の設定が可能な、符号チップ数カウント
部、６はデータ数カウント部７及びアドレスカウント部
８のカウンタをenable状態及びdisable状態にする、カ
ウンタ制御部、７は符号発生のための初期情報数をカウ
ントするデータ数カウント部、８は符号発生のための初
期情報が格納されているメモリの先頭アドレスの設定が
可能なアドレスカウント部である。符号チップ数、先頭
アドレスの設定及び１回目のカウンタロードパルスは、
外部制御回路が設定する。
パワーオン・リセット後、第１図に示す装置の起動前に
外部制御回路は、第１図の符号チップ数カウント部５に
符号チップ数を、また、第１図のアドレスカウント部８
に符号発生のために必要な初期情報が格納されているメ
モリの先頭アドレスを設定する必要がある。
外部制御回路は、第１図の符号チップ数カウント部５に
符号チップ数を、また、第１図のアドレスカウント部８
に符号発生のために必要な初期情報が格納されているメ
モリの先頭アドレスを設定する必要がある。
第５図は本発明が対象とする符号発生装置のブロック図
である。第５図に示すような符号発生装置の符号発生の
ために必要な初期情報には、つぎの（ｉ）〜（iii）が
ある。
である。第５図に示すような符号発生装置の符号発生の
ために必要な初期情報には、つぎの（ｉ）〜（iii）が
ある。
（ｉ）フリップフロップの初期状態 （ii）帰還状態 （iii）フリップフロップの最終段選択状態 第５図中、CLKは供給クロック、STBは符号切換えストロ
ーブ、▲▼はチップセレクト、LEはラッチenable,D
AT1〜ｎは上記（ｉ）〜（iii）のデータ、SEL0〜１はデ
ータセレクトで例えば第１表のようにデータを選択す
る。
ーブ、▲▼はチップセレクト、LEはラッチenable,D
AT1〜ｎは上記（ｉ）〜（iii）のデータ、SEL0〜１はデ
ータセレクトで例えば第１表のようにデータを選択す
る。
FB0〜2,CASはカスケード接続用入出力で、FB2はスリー
ステート出力、PNは符号出力を表す。
ステート出力、PNは符号出力を表す。
第２図は第１図に示す装置の動作を説明するためのフロ
ーチャートである。外部制御回路はメモリの先頭アドレ
スを設定した後、第１図のカウンタ制御部６、データ数
カウント部７及びアドレスカウント部８に対し、１回目
のカウンタロードパルスLOAD1を与える。
ーチャートである。外部制御回路はメモリの先頭アドレ
スを設定した後、第１図のカウンタ制御部６、データ数
カウント部７及びアドレスカウント部８に対し、１回目
のカウンタロードパルスLOAD1を与える。
このカウンタロードパルスLOAD1をトリガとして、第１
図のカウンタ制御部６はデータ数カウント部７及びアド
レスカウント部８をenable状態とし、第１図のアドレス
カウント部８は先に設定された先頭アドレスよりメモリ
をアクセスし、上記（ｉ）〜（iii）のデータを順次読
みだす。
図のカウンタ制御部６はデータ数カウント部７及びアド
レスカウント部８をenable状態とし、第１図のアドレス
カウント部８は先に設定された先頭アドレスよりメモリ
をアクセスし、上記（ｉ）〜（iii）のデータを順次読
みだす。
次に、データ数カウント部７より発生するデマルチプレ
クサ制御信号SEL0〜１により制御されたラッチenableパ
ルスLEは、（ｉ）〜（iii）のデータを第５図に示すよ
うな符号発生装置のラッチ回路へ、順次設定する。
クサ制御信号SEL0〜１により制御されたラッチenableパ
ルスLEは、（ｉ）〜（iii）のデータを第５図に示すよ
うな符号発生装置のラッチ回路へ、順次設定する。
また、データ数カウント部７は（ｉ）〜（iii）のデー
タをカウントし、カウント終了後、カウンタ制御部６に
カウント終了の信号を送り、カウンタ制御部６はデータ
数カウント部７及びアドレスカウント部８をdisable状
態にする（第２図「STEP A」）。
タをカウントし、カウント終了後、カウンタ制御部６に
カウント終了の信号を送り、カウンタ制御部６はデータ
数カウント部７及びアドレスカウント部８をdisable状
態にする（第２図「STEP A」）。
データ数カウント部７より発生させられた（ｉ）〜（ii
i）のデータカウント終了の信号は初期ストローブ発生
部２にも送られ、初期ストローブ発生部２ではその信号
をトリガとしてストローブパルスSTB1を発生する。
i）のデータカウント終了の信号は初期ストローブ発生
部２にも送られ、初期ストローブ発生部２ではその信号
をトリガとしてストローブパルスSTB1を発生する。
したがって、第５図に示すような符号発生装置は、スト
ローブパルスSTB1によって設定された初期情報を基に符
号を発生する。
ローブパルスSTB1によって設定された初期情報を基に符
号を発生する。
また、符号チップ数カウント部５ではストローブパルス
STB1をトリガとし、先に設定された符号チップ数のカウ
ントを開始する（第２図「STEP B」）。
STB1をトリガとし、先に設定された符号チップ数のカウ
ントを開始する（第２図「STEP B」）。
初期ストローブ発生部２で発生させられたストローブパ
ルスSTB1をトリガとして２回目以降のカウントロードパ
ルス発生部３では２回目以降のカウンタロードパルスLO
AD2を発生し、それをトリガとして「STEP Aと同様の動
作を行なう（第２図「STEP C」）。
ルスSTB1をトリガとして２回目以降のカウントロードパ
ルス発生部３では２回目以降のカウンタロードパルスLO
AD2を発生し、それをトリガとして「STEP Aと同様の動
作を行なう（第２図「STEP C」）。
符号チップ数カウント部５は最初に設定された符号チッ
プ数のカウント終了後、２回目以降ストローブパルス発
生部４に符号チップ数カウント終了の信号を送り、２回
目以降ストローブパルス発生部４ではその信号をトリガ
として２回目以降ストローブパルスSTB2を発生する。
プ数のカウント終了後、２回目以降ストローブパルス発
生部４に符号チップ数カウント終了の信号を送り、２回
目以降ストローブパルス発生部４ではその信号をトリガ
として２回目以降ストローブパルスSTB2を発生する。
以後、２回目以降のカウンタロードパルス発生部３では
そのストローブパルスSTB2をトリガとして、カウンタロ
ードパルスLOAD2を発生する（第２図（「STEP D」）。
そのストローブパルスSTB2をトリガとして、カウンタロ
ードパルスLOAD2を発生する（第２図（「STEP D」）。
したがって、以後、「STEP D」で発生させられたストロ
ーブパルスSTB2及びカウンタロードパルスLOAD2をトリ
ガとして、「STEP B」，「STEP C」の動作を繰り返す。
ーブパルスSTB2及びカウンタロードパルスLOAD2をトリ
ガとして、「STEP B」，「STEP C」の動作を繰り返す。
第３図は符号の種類を変更するタイミングを示すタイミ
ングチャートである。
ングチャートである。
（１）先ず、外部制御回路は、符号１を発生するための
初期情報が格納されているメモリの先頭アドレス及び符
号１発生チップ数の設定を行ない、その設定終了後、カ
ウンタロードパルスLOAD1を与え、それをトリガとして
（第３図イ）、制御装置は符号１発生のための準備を行
なう。
初期情報が格納されているメモリの先頭アドレス及び符
号１発生チップ数の設定を行ない、その設定終了後、カ
ウンタロードパルスLOAD1を与え、それをトリガとして
（第３図イ）、制御装置は符号１発生のための準備を行
なう。
（２）符号１発生のための準備を制御装置が行なってい
る間に、外部制御回路は、符号２発生のための初期情報
が格納されているメモリの先頭アドレスを設定する。
る間に、外部制御回路は、符号２発生のための初期情報
が格納されているメモリの先頭アドレスを設定する。
（３）符号１発生のための準備が終了した後、ストロー
ブパルスSTB1が発生させられ符号発生装置は符号１を発
生する（第３図ロ）。
ブパルスSTB1が発生させられ符号発生装置は符号１を発
生する（第３図ロ）。
（４）ストローブパルスSTB1をトリガとして発生した２
回目以降のカウンタロードパルスLOAD2をトリガとして
（第３図ハ）、制御装置は符号２発生のための準備を行
なう。
回目以降のカウンタロードパルスLOAD2をトリガとして
（第３図ハ）、制御装置は符号２発生のための準備を行
なう。
（５）符号２発生のための準備を制御装置が行なってい
る間に、マイクロプロセッサは、符号２発生チップ数及
び符号３発生のための初期情報が格納されているメモリ
の先頭アドレスの設定を行なう。
る間に、マイクロプロセッサは、符号２発生チップ数及
び符号３発生のための初期情報が格納されているメモリ
の先頭アドレスの設定を行なう。
（６）符号チップ数カウント終了後発生する２回目以降
ストローブパルスSTB2が、符号１発生チップ数カウント
終了後発生させられ、符号発生装置は符号２を発生する
（第３図ニ）。
ストローブパルスSTB2が、符号１発生チップ数カウント
終了後発生させられ、符号発生装置は符号２を発生する
（第３図ニ）。
以後、符号３に関しても上記の動作がストローブパルス
STB2をトリガとして行なわれる。このようにして、本発
明による装置を用いて符号を次々と切換えることが可能
である。
STB2をトリガとして行なわれる。このようにして、本発
明による装置を用いて符号を次々と切換えることが可能
である。
第４図は本発明の一実施例であるＭ系列符号発生制御装
置の構成を示すブロック図で、図中、９は制御装置、10
はメモリ、11は第５図に示すＭ系列符号発生装置で、▲
▼クロックはアウトプットenableクロック、▲
▼はチップenableを表す。
置の構成を示すブロック図で、図中、９は制御装置、10
はメモリ、11は第５図に示すＭ系列符号発生装置で、▲
▼クロックはアウトプットenableクロック、▲
▼はチップenableを表す。
この実施例ではＭ系列符号発生装置への初期情報の設定
を数μsec以下の時間で実現することができる。
を数μsec以下の時間で実現することができる。
また、応用としては、送信側からのＭ系列符号と当該受
信側で発生させたＭ系列符号との相関出力により、所望
の情報伝送を行なうスペクトラム拡散通信方式におい
て、送信側及び受信側の両Ｍ系列符号の種類及び位相を
任意に変えられるようなＭ系列符号発生装置の制御装置
として用いられる。
信側で発生させたＭ系列符号との相関出力により、所望
の情報伝送を行なうスペクトラム拡散通信方式におい
て、送信側及び受信側の両Ｍ系列符号の種類及び位相を
任意に変えられるようなＭ系列符号発生装置の制御装置
として用いられる。
［発明の効果］ 以上説明した通り、本発明によれば、符号発生装置への
符号発生のための初期情報の設定を高速に行なうＭ系列
符号発生制御装置を得ることができる。
符号発生のための初期情報の設定を高速に行なうＭ系列
符号発生制御装置を得ることができる。
第１図は本発明による符号発生装置のブロック図、第２
図は第１図に示す装置の動作を説明するためのフローチ
ャート、第３図は第１図に示す装置の動作を説明するた
めのタイミングチャート、第４図は実施例のブロック
図、第５図は本発明が対象とする符号発生装置のブロッ
ク図である。 １……タイミングクロック発生部、 ２……初期ストローブ発生部、 ３……２回目以降カウンタロードパルス発生部、 ４……２回目以降ストローブパルス発生部、 ５……符号チップ数カウント部、 ６……カウンタ制御部、 ７……データ数カウント部、 ８……アドレスカウント部、 ９……制御装置、 10……メモリ、 11……Ｍ系列符号発生装置。
図は第１図に示す装置の動作を説明するためのフローチ
ャート、第３図は第１図に示す装置の動作を説明するた
めのタイミングチャート、第４図は実施例のブロック
図、第５図は本発明が対象とする符号発生装置のブロッ
ク図である。 １……タイミングクロック発生部、 ２……初期ストローブ発生部、 ３……２回目以降カウンタロードパルス発生部、 ４……２回目以降ストローブパルス発生部、 ５……符号チップ数カウント部、 ６……カウンタ制御部、 ７……データ数カウント部、 ８……アドレスカウント部、 ９……制御装置、 10……メモリ、 11……Ｍ系列符号発生装置。
Claims (1)
- 【請求項１】Ｍ系列符号発生のための初期情報が格納さ
れているメモリと、Ｍ系列符号発生装置と、上記メモリ
からＭ系列符号発生装置へＭ系列符号発生に必要な初期
情報を設定する制御装置と、上記メモリの先頭アドレス
及びＭ系列符号を規定するチップ数を上記制御装置に設
定する外部制御回路とを備え、前記制御装置が、 Ｍ系列符号発生装置に供給されるクロックパルスに同期
するクロック発生部（１）、 初回のＭ系列符号発生のためのストローブパルス発生部
（２）、 カウンタロードパルス発生部（３）、 ２回目からのストローブパルス発生部（４）、 符号チップ数カウント部（５）、 Ｍ系列符号発生のための初期情報をカウントするデータ
数カウント部（７）、 Ｍ系列符号発生のための初期情報が格納される前記メモ
リの先頭アドレスを設定するアドレスカウント部
（８）、 上記データ数カウント部（７）及びアドレスカウント部
（８）のカウンタを動作可能状態または動作停止状態に
制御するカウンタ制御部（６）、を有し、 クロック発生部（１）は上記各部（２）〜（８）及び前
記メモリに所定のクロックパルスを供給するように接続
され、ストローブパルス発生部（２）はカウンタ制御部
（６）及びデータ数カウント部（７）によって制御され
て初期起動ストローブパルスをＭ系列符号発生装置に出
力し、前記外部制御回路は初期カウンタロードパルス
を、カウンタロードパルス発生部（３）、データ数カウ
ント部（７）及びアドレスカウント部（８）に、符号チ
ップ数を符号チップ数カウント部（５）、初期情報格納
先頭アドレスをアドレスカウント部（８）に夫々供給
し、ストローブパルス発生部（４）は符号チップ数カウ
ント部（５）によって制御されて２回目からのストロー
ブパルスをＭ系列符号発生装置、カウンタロードパルス
発生部（３）及び符号チップ数カウント部（５）に与
え、データ数カウント部（７）はデータセレクト情報を
Ｍ系列符号発生装置に出力するようになっている、こと
を特徴とするＭ系列符号発生制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163089A JPH0787396B2 (ja) | 1986-07-11 | 1986-07-11 | Ｍ系列符号発生制御装置 |
| US07/070,486 US4845726A (en) | 1986-07-11 | 1987-07-07 | Maximum length linearly recurring sequence generator control device |
| GB8716155A GB2194712B (en) | 1986-07-11 | 1987-07-09 | Maximum length linearly recurring sequence generator control device |
| DE3722906A DE3722906C2 (de) | 1986-07-11 | 1987-07-10 | Steuerbare Maximallängen- Linearwiederholungsfolgegeneratoranordnung |
| FR878709876A FR2601532B1 (fr) | 1986-07-11 | 1987-07-10 | Dispositif de commande ou de controle d'une generateur de sequence lineairement recurrente |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163089A JPH0787396B2 (ja) | 1986-07-11 | 1986-07-11 | Ｍ系列符号発生制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6318836A JPS6318836A (ja) | 1988-01-26 |
| JPH0787396B2 true JPH0787396B2 (ja) | 1995-09-20 |
Family
ID=15766976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163089A Expired - Lifetime JPH0787396B2 (ja) | 1986-07-11 | 1986-07-11 | Ｍ系列符号発生制御装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4845726A (ja) |
| JP (1) | JPH0787396B2 (ja) |
| DE (1) | DE3722906C2 (ja) |
| FR (1) | FR2601532B1 (ja) |
| GB (1) | GB2194712B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2577999B2 (ja) * | 1989-09-28 | 1997-02-05 | クラリオン株式会社 | 擬似雑音符号発生装置における先頭又は任意ビットパルス生成回路およびサンプリングパルス生成回路 |
| US5126959A (en) * | 1989-11-20 | 1992-06-30 | Clarion Co., Ltd. | Code generation control device |
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- 1987-07-09 GB GB8716155A patent/GB2194712B/en not_active Expired - Lifetime
- 1987-07-10 DE DE3722906A patent/DE3722906C2/de not_active Expired - Fee Related
- 1987-07-10 FR FR878709876A patent/FR2601532B1/fr not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2194712B (en) | 1990-08-15 |
| JPS6318836A (ja) | 1988-01-26 |
| FR2601532A1 (fr) | 1988-01-15 |
| GB8716155D0 (en) | 1987-08-12 |
| US4845726A (en) | 1989-07-04 |
| DE3722906C2 (de) | 1995-01-26 |
| DE3722906A1 (de) | 1989-01-19 |
| GB2194712A (en) | 1988-03-09 |
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