JPH0789372B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、再構成可能なパイプライン式画像処理システ
ム、特に任意の近傍の窓処理を用いた処理システムに関
する。

パイプライン式画像処理装置の２進近傍窓処理能力が任
意の窓関数を取り扱うように拡張され、従つて多種多様
なモルフイツク構成要素を単一の処理要素中に実現でき
る。その結果、完全なモルフイツク・アルゴリズムが、
より少ないステップ従つてより少ない処理要素で実行さ
れる。

B.従来技術 例えばMITE（モルフイツク画像変換エンジン）等の従来
技術のシステムでは、あるクラスの画像近傍窓しか処理
できなかつた。MITEシステムは、“MITE:Mophic Image
Transform Engine An Architecture for Reconfigurabl
e Pipelines of Neighborhood Processors",M.J.Kimmel
外著,1985 IEEE Computer Society Workshop on Compu
ter Architecture for Pettern Analysis and Image Da
tabase Management,November 18−20,1985,Miami Beac
h,Florida及び米国特許出願第06/759640（1985年７月26
日出願）に記載されている。

MITEシステムは、２進近傍窓画像を並列パイプライン方
式で並列に処理する複数処理画素の再構成可能な配列で
ある。これまで、近傍処理装置は、最近傍の３画素×３
画素の矩形アレイより成る近傍に制限されていた。この
制限は、画像処理のスピードと同期が最も重要な基準で
ある並直列パイプラインにおいて特に当てはまる。

ある応用では、モルフイツク処理中の処理要素として異
なつた近傍が好ましい。例えば、画像をより小さなスケ
ールに縮小するために、下記の方式を使用しうる。２画
素×２画素の矩形窓により平均化又は多数値関数を取り
データを平滑化する。平滑化されたデータは、１つおき
の行の１つおきの画素を使用する窓により処理される。
以前の平滑化プロセスにより、近傍変換の４分の１は興
味がないが、１つおきの行の１つおきの画素はハーフ・
スケールの結果となるであろう。同じくシーケンスと反
復して行なつてもよく、各反復毎に２つの因子づつスケ
ールが減少する。各反復に伴ない、興味のあるビツトは
４の因子づつ減少し、処理窓中の画素間の空間的関係は
間隔が２倍になる。従つて各反復毎に異なつた近傍ある
いは窓が必要になる。

光学的文字認識を含む、他の画像処理の応用は、近傍窓
処理に関係した２進特徴抽出を使用する。但し捜される
各特徴又は測定は、処理に対して異なつた入力画素の組
（窓）を必要とする。特徴のビツト間の異なつた空間的
関係窓の例は文献“The IBM 1975 0ptical page Reade
r PartIII:Recognition Logic Developoment",D.R.Andr
ews他,IBM Journal of Research and Developement,196
8年９月号、pp.364〜371に示されている。そこに解説さ
れている応用は、また、窓を構成する要素の数が変化す
ることも要求しうる。

過去において、異なつた窓の形成は種々の方法で行なわ
てきた。処理のために画像を回転させるシフトレジスタ
を用いたハードワイヤ式の組み合せ理論の実現法は柔軟
性に欠ける方式である。また、汎用計算機はこの情報の
抽出をシミユレートすることができる。しかし、そのよ
うな構成は非常に柔軟ではあるが、また非常に低速であ
る。また近傍窓はPRIME等の専用画像処理プロセツサで
実現することもできる。PIMEシステムは、文献“PRIME
‥A Processor Design for Character Recognition",M.
J.Kimmel,ACM SigMicro6 Preprint,September24〜25,19
73,pp.106〜112に記載されている。

PRIMEシステムに関する別の従来技術は、米国特許第395
9777号；同第4001787号；及び同第4011547号に見い出さ
れる。プロセツサを使用する従来技術の方式はかなり一
般的であるが、それは比較的低速であり、直列同期式再
構成可能パイプライン・プロセツサに良く適合していな
い。これらのシステムでは、近傍変換又は特徴抽出は、
近傍関数の論理の複雑さに依存して、可変な時間を要す
る。これは、PRIMEシステムの並行動作により近傍関数
が一時に２以上のシフト位置に関して計算されることが
可能であるとしても、プログラムの走行時間がデータ依
存的だからである。

近傍変換を利用した他の従来技術のパイプライン画像処
理システムが多数存在する。その典型例は、米国特許第
4395700号であり、そこでは解析のために近傍窓に充分
にアクセスするために異なつたラスタ走査線長を収容す
るための再巡回線記憶回路装置としてRAMを用いてい
る。窓は通常の近傍の３画素×３画素の矩形アレイに制
御される。

他の公知のシステムは、固定的な空間的関係の９画素以
下より成る近傍関数を含む。Golayヘキサゴナル・パタ
ーン変換として知られる１つのそのようなシステムが、
“Feature Extracion by Golay Hexagonal Pattern Tra
nsform",Kendall Preston,Jr.,IEEE Transacions on Co
mputers,Vol.C−20,No.9,September1971,pp.1007−1014
に記載されている。

C.発明が解決しようとする課題 従つて、本発明の目的は、再構成可能な近傍関数及び再
構成可能な窓の再構成可能なネツトワークを構成する再
構成可能な２審近傍窓画像プロセツサを提供することで
ある。そこでは所定の大きさ及び画素の空間的関係の任
意の一般化された近傍又は窓関数が構成可能である。

本発明の他の目的は、画像幅に対して処理要素を構成す
ると共に一般化された窓を可変に提供する、ネツトワー
クを構成する処理要素間の相互接続、各処理要素の特別
な論理機能、及び遅延を提供することである。従つて、
論理バツクアップ機能のためのRAMメモリ及び遅延を達
成するためのRAMメモリの組み合わせが各処理要素共に
使用される。またRAMメモリ処理要素を相互接続するネ
ツトワークを構成するためにも使われる。

本発明の他の目的は、各処理要素が異なつた一般化近傍
関数を処理でき、従つて全体的システムの有用性を大幅
に増加及び強化するように、プログラマブルに再構成可
能な近傍処理要素の直列同期パイプラインを提供するこ
とである。

本発明のさらに別の目的は、高密度VLSI回路の形で実現
でき、実施のコスト及び全体的サイズを低減できる画像
処理装置を提供することである。

D.課題を解決するための手段 一般化近傍関数処理装置は、画像が走査されるのと同じ
画素速度で、参照された画素当りＮビツトの一般化され
た近傍関数信号を計算する。走査された各々の新しい画
素は新しい画像の画素になり、これはその御の一般化近
傍関数により変換される。本発明では、従来技術のモル
フイツク変換システムの８又は６個の最近接近傍以外の
事前に選択された又は事前に指定されたビツト群からモ
ルフイツク画像変換が生成される。画像画素速度で動作
する、プログラム可能又は再構成可能で且つVLSI実装に
適した、非常に任意的又は一般的な近傍選択及び計算機
能が解説される。

すべての２進近傍画像処理要素は画像のいくつかの画素
に対して論理機能を実行できなければならない。画素
は、所望の画素間に遅延を与え、そして遅延を画素オフ
セットの関数として変化させることによつて、選択され
る。このオフセツトは画像幅に依存する。本発明では、
遅延機能及び論理機能の両者がプログラム可能、可変で
あり、所望の画像操作を実行するために遅延ハードウエ
ア及びルツクアツプ・ハードウエアを構成する。固定量
のRAMが可変数の処理要素を生じるその数は近傍操作の
複雑さに依存する。そのような実施例は高密度VLSIで実
現でき、従つてハードウエアの大きさ及びコストを減少
させる。

MITEシステムは、近傍の選択に関して制限を有する再構
成可能な近傍関数の再構成可能な回路網を得るための方
法を提供する。本発明は、MITEシステムで得られる機能
又は柔軟性を失なうことなしに、一般化された近傍又は
窓関数及び画素の空間的関係を実現するようにMITEシス
テムを拡張する。

E.実施例 MITEシステムでは、ブール組み合せ（combiner）メモリ
により処理要素の再構成可能な回路網及び論理テーブル
・ルツクアツプ・メモリにより再構成可能近傍関数を提
供するために必要なスイツチングが知られている。本発
明は、画素間の空間的関係及び近傍関数を構成する画素
の数を変化させるために各処理要素中の異なつたRAMを
構成する要素の再構成を行なうように従来技術の能力を
拡張する。

本発明によれば、所定の大きさの遅延メモリを有する近
傍関数処理要素に対して選択された入力を与えるための
一般化された近傍窓において、画像幅が近傍窓を生成す
る時の制限因子になる。

下記の説明中では近傍窓は９画素の窓として説明されて
いるが、これは単に既存の多くのパイプライン式プロセ
ツサが９画素を構成する３×３の矩形アレイを用いてい
るという理由による。しかし、本発明は９以下又は以上
の任意の画素数の近傍窓に適用でき、主にメモリの大き
さ及び窓の幅によつてしか制約されない。窓の幅は、近
傍の最初の近傍画素と最後の近傍画素の間の全体の画素
数として定義される。

図面、特に第1A〜1E図を参照すると、いくつかの一般化
された近傍窓が示されている。各々の図は４つの別々の
近傍窓パターンPT1、PT2、PT3及びPT4を示している。近
傍窓を代表する画素は影付けされ、また他の非窓画素は
白い箱として示されている。第1A図のPT1は通常の３×
３の矩形９画素アレイである。MITEシステムでは、近傍
画素が３つの直接隣り合つた水平画素の組から選択され
なければならず、各々の３つの組は互いに等距離になり
少なくとも９画素だけ離れていなければならないという
近傍窓に対する制約が課される。第1A図はそのような近
傍窓の例を示す。

第1B図のPT1に示すような窓は、各画素組が画像中で等
しく隔つていないので上記の基準を満足しない。第1B図
のPT2では、各組中の３つの画素が直接隣接してはい
ず、従つてその型の窓は基準を満足していない。一方第
1B図のPT3では組間の分離又は最小間隔が存在しない。
同様の相違が第1B図〜第1E図に示される窓の各々に見い
出され、それらは既存の画像プロセツサがその窓の各々
の画像データを処理することを不可能にしている。

最悪の場合、第1D図のPT1に示す、完全なランダムな間
隔の画素から成る型の近傍型が所望の近傍窓であ。本発
明によれば、そのようなランダム画素の的は、遅延を与
えるための最小RAMメモリを用いて画素間に遅延を含ま
せることによつて発生される。

従来の画像プロセツサでは、画像データは、シフトレジ
スタにより近傍関数論理プロセツサに順次にシフトされ
る。公知の代替的な方法では、可変長シフトレジスタ、
タツプ付き遅延線又は適当にプログラムされたメモリを
使用する。

第２図は従来の近傍窓の一部を生成する時に使用される
公知のプログラマブル遅延10を示す。書込アドレス（WA
D）12及び読取アドレス（RAD）14はメモリ（MEN）16に
到来する二進数表現の入力画素ストリーム中の各入力画
素（以下、画素PIXIと呼ぶ）を順次に１画素取得時間に
１画素づつ記憶させる。書込アドレス・カウンタ（単に
書込アドレスと略称する）12は次の画素が書込まれるメ
モリ位置を制御し、他方、読取アドレス・カウンタ（単
に読取アドレスと略称する）14は次に読取られるべき各
出力画素（画素PIXO）が記憶されているメモリ位置を制
御する。書込アドレス12及び読取アドレス14は各画素取
得時間に増計数される増計数カウンタである。

書込アドレスと読取アドレスの内容の間の所定の差は、
画素の書込みとその後の同じ画素の読み出しの間の時間
遅延又は空間的オフセツトを決定する。

もし到来する画素PI×Ｉが出力画素PI×Ｏの読み取りの
前に欠き込まれるならば、遅延は１＋（WAD−RAD）であ
る。もしWAD−RADがゼロならば、即ち書込まれた同じ画
素が即座に読み出されるならば、遅延はメモリのサイク
ルに関する１画素時間である。またその代りに、到来画
素が書込まれる前に出力画素が読み取られるならば、遅
延は依然として１＋（WAD−RAD）であるが、WAD−RADが
ゼロならば、遅延はメモリ16のサイズよりも１サイクル
時間大きい。というのは読み出される画素は、書込アド
レス12がそのメモリ位置のアドレスを巡回した以前の時
間にそのメモリ位置に書込まれたからである。

第２図に示すプログラマブル遅延10は、プログラム可能
に１から１＋メモリ・ワード・サイズまでの任意の遅延
を実現するために使用される。

プログラマブル遅延10への制御入力であるCFBUS入力
は、書込アドレス及び読取アドレス・カウンタを初期設
定するために使用される。

入力画像画素（PI×Ｉ）信号の発生は当業者に良く知ら
れており、従つて詳細な説明はしない。RAM及びスイツ
チにロードするために汎用バスを経由して情報を伝送す
ることによるパーソナリゼーシヨンの方法は例えば米国
特許出願第06/759640号に記載されており、また当業者
に周知である。

本発明の良好な実施例は、下記に示すように、余分の遅
延メモリ及び遅延メモリのアドレシングなためのアクセ
ス・ハードウエアを削減したプログラム可能且つリロケ
ータブルな遅延ユニツトを提供する。

プログラブル遅延10の基本的要素を用いて、近傍中の各
画素が近傍中の他の画素から１〜１＋ｎ位置までの任意
の大きさだけ隔つているような任意の近傍窓関数を発生
することが可能である。

第２図のプログラマブル遅延に使用されているよりも少
ないハードウエアを用いると、１又は１＋2^kのいずれか
に等しい遅延しか形成できない。第３図では、２アドレ
ス12、14が単一の読取書込アドレス・レジスタ（RWA）
が18に置きかえられ、前述のように、読取りサイクルが
書込みサイクルに先行するように選択されるならば、メ
モリ20のサイズ2^Kが（１＋2K）画素取得時間に相当する
固定遅延を与えることになる。レジスタの大きさが減少
する一方で、遅延の大きさは固定である。というのは単
一レジスタ18を用いた図示の方式では可変遅延を不可能
だからである。最大カウントが２の整数べき乗に等しい
カウンタはカウンタをリセツトするための最小カウント
検出を必要としない。従つて、メモリ・サイス2^kが好ま
しい。そのような構成は第３図に遅延段（DS）22として
示されている。

遅延段はまた、単一ビツトのシフトジスタ（SR）24、１
ビツトの制御レジスタ（Ｓ）26及び２ウエイ・マルチプ
レクサ28を含んでいる。

入力画素ストリーム（PI×Ｉ）はシフトレジスタ24及び
メモリ20の両者に供給される。シフトレジスタの出力は
マルチプレクサ28の１入力に供給される。メモリ20から
読み出された画素はマルチプレクサ28の他入力に供給さ
れる。制御レジスタ（Ｓ（ｉ、ｊ））26からの信号の制
御の下で、マルチプレクサ28の出力（PI×Ｏ）は、シフ
トレジスタ24により与えられた１画素時間の固定遅延又
はメモリ20により与えられた１＋2^K画素時間の固定遅延
のいずれかの遅延を受けた入力画素ストリーム（PI×
Ｉ）である。遅延段22は０又は2^K画素時間の可変プログ
ラマブル遅延と考えることができる。固定の１画素時間
の遅延は全体的な処理装置のタイミグ同期には何の影響
も持たないようにできることが以下の説明から明らかに
なるであろう。

任意の正整数Ｉが値2^K（ｋは正整数）を有する整数の選
択された和として生成され得る。正整数Ｉ（ｉ）は下記
の式に従つて同時に生成できる。

Ｉ（ｉ）＝（Ｓ（ｉ、０）×2^K） ＋（Ｓ（ｉ、１）×2^K-1）＋…… ＋（Ｓ（ｉ、ｋ）×2⁰） 又は 第４図に示すように、最初の遅延段DS（Ｏ）が2^Kのメモ
リ・サイズを有し各連続した遅延段が直前の遅延段の半
分のメモリ・サイズを有するようにｋ＋１個の遅延段22
を直列に結合することによつて、2^K+1−１サイクルまで
の任意の大きさの可変遅延が得られる。任意の遅延Ｉ
（ｉ）に関して、制御レジスタ26（Ｓ（ｉ、ｊ））はＪ
番目の段DS（Ｊ）22の遅延段中の適当な経路を選択す
る。各遅延段22中に、２つの経路が存在する。１つの経
路は、もしＳ（ｉ、ｊ）がゼロであればシフトレジスタ
24を経由する１サイクルの遅延を有する。もしＳ（ｉ、
ｊ）が１であれば他の経路は１＋2^K-jの遅延を有する。
従つて、遅延連鎖（DC）のプログラマブル遅延Ｉ（ｉ）
は、遅延を制御する制御レジスタ26からのＳ（ｉ、ｊ）
ビツト中の２進数値に等しい。

第４図は遅延段の数を減少させるために修正された上述
の型の遅延連鎖の概略図である。

この修正によれば、最終遅延段を含むＬ個の遅延段22を
単一のプログラマブル遅延10で置き換えることを必要と
する。遅延連鎖30は遅延段22、DS（Ｏ）〜DS（Ｊ）の直
列接続より成る。各遅延段DS（ｊ）（但しｊ＝０、１、
２、…Ｊ）は2^J+L-j（但しＪ、Ｌ及びｊは整数）のメモ
リ・サイズを有している。

Ｊ番目の遅延段DS（Ｊ）の出力は、プログラマブル遅延
10に接続される。遅延連鎖30への入力画像ストリームPI
×Ｉ（ｉ）は最大のメモリを有する遅延段DS（Ｏ）の入
力に接続され、出力ストリームPI×Ｏ（ｉ）はプログラ
マブル遅延10から出力される。

入力画像ストリームPIXI（ｉ）には、各入力画素に対し
て、（Ｊ＋２）画素取得時間に相当する固定のプリセッ
ト遅延を与えるシフトレジスタ32も接続されている。そ
の遅延は遅延連鎖30の固定最小遅延に等しい。従つて、
プログラマブル遅延10からの出力PI×Ｏ（ｉ）はＪ＋２
＋１（ｉ）サイクルの等しい遅延を有し、シフトレジス
タ32からの出力FRはＪ＋２サイクルに等しい遅延を有す
る。再び、遅延連鎖はゼロ又はＩ（ｉ）の可変遅延を与
えるものと考えられる。

プログラマブル遅延10の遅延は、Ｌ個の最も小さなメモ
リ・サイズの段を単一のメモリで置換しＬ段の遅延全体
を１サイクルに制限するために、１から１＋2^Lまで可変
である。

当業者にとつて、遅延連鎖30の実施例の単純化が可能な
ことは明らかである。第１に、遅延連鎖30の各遅延段22
の読取書込アドレス18は、アドレス18の初期アドレスに
かかわりなく、異なつた最大カウントの２進カウンタと
して互いに関係付けられる。従つて、遅延連鎖30中の全
ての読取書込アドレス18レジスタを廃して、代りに共通
の単一のアドレス18によつて置き換えることができる。
各遅延段22はアドレスからの適当な２のべき乗の単一出
力ビツトによつて制御される。このようにして、上述の
ように合成Ｉ（ｉ）が形成される。アドレス18はCFBUS
上の信号によつて初期設定される。前述のように、各遅
延段22におけるメモリ・サイズが順々に半減し、従っ
て、それらのアドレス・ビット幅も１桁ずつ減少してい
る。単一のアドレス18を共通に使用する例としては、先
ず、アドレス18のＫ＋１ビットの全部のビット位置をゼ
ロ番目の遅延段22のメモリ20のアドレス・デコーダに接
続し、次位以下のＫビット位置を第１番目の遅延段22の
メモリ20のアドレス・デコーダに接続し、そして、同様
に、Ｊ位以下のＫ＋１−ｊビット位置をＪ番目の遅延段
22のメモリ20のアドレス・デコーダに接続する。この連
鎖30の最終遅延段である。プログラマブル遅延10の書込
アドレス12は任意的にゼロにセツトできる。これは読取
り書込アドレス18からのいくつかの下位ビツトにより実
現できる。従つて、遅延連鎖を構成する遅延段の数に無
関係に、プログラマブル遅延10の読取アドレス・カウン
タ14に加えて、各遅延連鎖30毎に１つだけのカウンタ18
しか必要でない。

入力画像画素ストリームに関して可変遅延機能を与える
ための構成を説明してきたが、以下、一般化された近傍
窓を抽出するための良好な実施例について説明する。基
本的には、近傍画素の各々は、最も最近に走査された近
傍画素に対する画素位置により定義できる。例えば、第
1D図のパターンPT1を参照すると、左上隅から出発し
て、左から右へそして上から下へ走査するので、第２近
傍画素は画像の第１行第１列にある第１近傍画素からち
ようど１画像幅プラス７画素距離だけ離れている。同様
に、第３近傍画素は、第２近傍画素から２画素幅分より
も２位置だけ小さな位置にある。第４〜第９近傍画素に
ついても同様である。

各近傍画素対の間の距離が各遅延連鎖30の固定遅延より
も大きい限り、窓の中のｉ番目の近傍画素とｉ＋１番目
の近傍画素との間の遅延を与えるように遅延連鎖の単純
な構成が可能である。Ｎ−１の遅延連鎖30から成る第５
図の一般的な近傍回路34は、近傍窓を構成するＮ画素の
間の遅延を与えるために使われる。

第５図には、Ｎ−１個の直列接続された遅延連鎖回路30
より成る一般的な近傍回路34が示されている。２つの連
続した遅延連鎖30の間における入力間の固定最小遅延は
前述と同様に、出力点FRにおいて（Ｊ＋２）画素時間に
等しい。ALGNとラベル付けされたボツクス36の回路は
（Ｆ＋２）×（Ｎ−１）＋１個の画素を受け取り（Ｎ−
１個の遅延連鎖のFR出力の各々からＪ＋２個として遅延
連鎖DC（Ｎ−２）のPI×Ｏ出力から１個）、任意の遅延
連鎖30の一定のＪ＋２サイクルの遅延よりも小さなオフ
セツトが必要ならば出力を整列（align）させる。ALGN
と記述された論理回路からの窓選択用出力（WINDと称す
る）は、所望の一般近傍関数である。複数の遅延連鎖回
路が単一の近傍回路に組み合される１つの可能な方法を
説明するために、解説する例は単純化されている。下記
の説明中で、より一般的な窓選択関数が多数の一般的な
近傍回路にいかにして役立ち得るかが示される。

ちようど遅延連鎖30の遅延段22中の読取書込アドレス18
が単一アドレス18に置換されるように、一般近傍回路34
の各遅延連鎖回路30のアドレス18は単一の読取書取アド
レス18によつて置換可能である。値のプログラミングが
制御レジスタ26の制御変数Ｓ（ｉ、ｊ）によつて達成さ
れるので、単一アドレス18の使用が可能である。

複数の一般近傍回路34が存在するので、回路34を構成す
るメモリの構成を変化させることによつてさらに単純化
を行なうことができる。各遅延連鎖DC（ｉ）（但しｉは
１組の整数）のゼロ番目の遅延段DS（０）は同じサイズ
のメモリを有する。同様に、各遅延連鎖DC（ｉ）の第１
番目の遅延段DS（１）は同じサイズのメモリを有し、遅
延段DS（ｊ）の組の各々も同様である。特定の遅延段中
のメモリの大きさは連鎖の遅延全体に関係し、且つ連鎖
中のどの段にメモリが存在しているかにも関係する。従
つて、もしＮ個の一般近傍回路34が存在するならば、Ｎ
個の遅延段DS（０）中のＮ個の単一ビツト・メモリが、
ワード当りＮビツトの１つのメモリ及び共通アドレシン
グ論理の形に組み合される。同じことが遅延段DS（１）
〜DS（ｊ）のメモリを組み合せることに関しても成り立
つ。

第６図は、Ｎ個の一般近傍回路34のｉ番目の遅延連鎖30
の各々の中のｊ番目の遅延段を構成するＮ個の遅延段22
の構成を示している。単一のメモリは単一の読取−書込
アドレス18により制御可能である。

第６図及び後の図で、記号＊Ａは、図示されている要素
が実施例中でＡ回反復されているが、抽画上の理由及び
図面を不必要に複雑化するのを避けるために１回しか示
していないことを意味する。

制御レジスタ26がシステムの遅延構成を決定し、システ
ムの初期設定中に制御レジスタに値が設定されること
が、本発明の理解にとつて本質的である。MITEに説明さ
れているものに類似の他で使用されている他の制御レジ
スタも初期設定される。

直接隣接している近傍の使用は、通常の３×３矩形配列
窓を含む最も普通の窓に見い出される。この単純な近傍
は以前に説明した第５図の一般近傍回路では実現できな
かった。これは、遅延連鎖30の遅延手段22中のシフトレ
ジスタ24が一般近傍回路34の遅延連鎖間にＪ＋２の固定
遅延を導入するという事実による。しかし、この問題に
対する１つの解法は、第２のシフトレジスタSR（Ｊ＋
２）32の全ての要素を、ALGN回路36よりも一般的な選択
回路に利用可能にすることである。そのような回路は以
下、窓選択回路と呼ぶ。窓選択回路は、多数の一般近傍
回路がどのようにしてシステムの次の高位レベルの群に
組み合わされるかを説明した後で、説明する。

第7A〜7C図は、窓選択回路38、近傍関数ルツクアツプ・
テーブル40、処理要素サイズ選択回路90、ブール組み合
せ回路48、入力選択論理49、及びバス分配論理51と共
に、多数の一般近傍回路34から成る処理要素群（PEG）3
5を示す。これと同じ一般的要素及び各要素間の信号母
線／入出力母線（例えばPEPE、FEPE、EBUSI、EBUSOな
ど）は前述のMITEシステムに見い出される。遅延連鎖30
中のシフトレジスタ32はここでSR8とラベル付けされ、
それに関連する遅延連鎖DC（ｉ）から分離されている。
遅延連鎖の各対に関する列２に付加的なシフトレジスタ
SR8が付加されている。処理の理解を容易にするため
に、シフトレジスタ及び遅延連鎖は３列及び９行に配列
されている。また、以前の第２図〜第６図に存在しなか
つた経路選択スイツチS2、S3も存在する。シフトレジス
タSR8が近傍窓中の非常に近い近傍画素の処理を可能に
する方法を以下説明する。各シフトレジスタSR8の全位
置からの出力信号は窓選択回路38（これは第５図の複数
のALGN回路36に置き換わるものである）に供給される。
窓選択回路38からの出力信号は論理ルツクアツプ・テー
ブル（LUT）40に関するアドレスとして使用される。窓
選択回路38の動作は第９図を用いて詳細に説明する。

第8A〜8B図は、スイツチS2及びS3が後述する所定位置に
ある第７図の一般近傍回路の一部を示している。また、
以下説明するいくつかの近傍窓の１つの画素の位置を示
すために、選択されたシフトレジスタSR8のある位置が
影付けされている。

行４、列０および１のDC（８）及びDC（９）並びに行４
の関連のスイツチS2及びS3を参照すると、入力画像スト
リームPEPE（４）、即5i＝４、がスイツチS3を経て行４
列０の遅延連鎖DC（８）及びシフトレジスタSR8の両者
に与えられる。遅延連鎖DC（８）の出力はスイツチS2を
経て行４、列１のシフトレジスタSR8及び遅延連鎖DC
（９）の両者に与えられる。遅延連鎖DC（９）の出力
は、スイツチS2を経て行４、列２のシフトレジスタSR8
に与えられる。固定遅延を含む、遅延連鎖DC（８）及び
遅延連鎖DC（９）の遅延が各々１画像幅にセツトされる
時、行４の３つのシフトレジスタS8の各々からの最初の
３位置は正確に通常の３×３矩形配列近傍窓を含む。即
ち、第1A図のパターンPT1が第８図の一般近傍回路の行
４に現れるかのように示されている。

９つの行の各々の３つのシフトレジスタSR8の各々から
の全部で８つの出力は、第７図に示すように窓選択回路
38に入力として供給される。窓選択回路38は、第９図に
関連して説明するように論理ルツクアツプ・テーブル40
の１つに上記９つの近傍画素を供給する。

他の例としては、第1E図のパターンPT4のように９つの
垂直の隣接近傍画素より成る近傍窓を想定する。

窓の選択は、１つの遅延連鎖DC中の最大遅延に対する画
像幅の大きさに依存する。第１に、画像が８画素よりも
広いが１遅延連鎖に収容される位充分に小さいと仮定す
る。適当な近傍窓が第８図の行０〜３に示されている。

入力画像ストリームPEPE（０）は、スイツチS3を経て、
行０列０（最初の近傍位置）のシフトレジスタSR8及び
遅延連鎖DC（０）の両者の入力に供給される。遅延連鎖
DC（０）による完全な１画像幅の遅延の後に、遅延連鎖
DC（０）からの出力はスイッチS2を経て、行０列１（第
２近傍位置）のシフトレジスタS8及び遅延連鎖DC（１）
の両者の入力に供給される。遅延連鎖DC（１）による完
全な１画像幅のさらに別の遅延の後、遅延連鎖DC（１）
からの出力はスイッチS2及びS3を経由して、行１列０
（第３近傍位置）のシフトレジスタSR8及び遅延連鎖DC
（２）の入力に供給される。この同じシーケンスが、行
３列３（第９の近傍位置）のシフトレジスタSR8に最終
的に信号が供給されるまで継続する。従つて、遅延連鎖
DC（０）〜遅延連鎖DC（７）の遅延を画像幅に等しく設
定することにより、影付けされ且つ上述したように近傍
窓の９つの垂直近傍画素が位置付けられる。

第8A図の行０〜３のシフトレジスタSR8に示されている
９つの近傍画素は、遅延連鎖によつて提供される分離遅
延に等しい分離を有する任意の一般的な９つの近傍画素
でありうる。各遅延連鎖DC（ｉ）の遅延は、それぞれの
制御レジスタＳ（ｉ、ｊ）により決定される。遅延全体
はプログラマブル可量な大きさよりも８サイクル大き
い。従つて制御レジスタＳ（ｉ、ｊ）は実際の変位より
も８小さくなければならない。もし２つの近傍画素、例
えば第1D図のパターンPT1の５及び６の対が遅延連鎖の
８画素の最小遅延よりも近いならば、遅延連鎖DC（５）
及び遅延連鎖DC（６）の全体の遅延は、加算された時、
近傍画素５から７までの距離に等しくなければならな
い。これはこの例では行４列１のシフトレジスタSR8の
最初の位置に置かれている。この例では、近傍画素、５
及び６は同じSR8に見い出される。

画像幅又は画像が単一の遅延連鎖で得られる最大遅延を
越える場合、必要な画像幅遅延に等しくなるように複数
の遅延連鎖が組み合される。第8B図の行６〜８は、遅延
連鎖DC（12）、DC（13）及びDC（14）による遅延全体が
画像幅を越えるような場合を示している。これらの直列
の遅延連鎖の使用は、第1C図のパターンPT1のように１
つのDCよりも狭い画像中の３つの行の遅延、又は第1E図
のパターンPT1のように１つの遅延連鎖の遅延よりも画
像が広い時の遅延を提供できる。第1E図のパターンPT1
又は第1C図のパターンPT1は、画像幅に対する遅延連鎖D
C中の遅延量に依存して、行６、列0;行７、列1;及び行
８、列２のSR8の影付けしたビツト中に生じる。

遅延連鎖段中の遅延の調整は２つの機能に役立つ。第１
に、それは、異なつた入力装置を用いた時に見い出され
る可変な画像幅に関してプロセツサを調整する。第２
に、それは、近傍画素間に可変のオフセツトを提供す
る。オフセツトは画像幅の関数なので、両者の調整は同
時に行なわれる。

窓が画像幅よりも小さい時、利用されていないメモリ部
分が存在する。最終目標がVLSIチツプを使用することで
あるようなシステムにおいて、利用可能なメモリの最大
限の利用が望ましい。メモリはハードウエア中にあるが
ハードウエアは特定の応用又は窓構成では不必要なの
で、問題が生じる。

この問題は、異なつた近傍回路に見い出される遅延ハー
ドウエアの異なつた組み合せが所望の遅延を達成するよ
うにゲートできるように、処理要素中の一般近傍回路を
構成及び再構成できる時に克服される。即ち、異なつた
一般近傍回路中の遅延連鎖から遅延連鎖へ画像ストリー
ムを選択的にルート付けることにより固定量の遅延連鎖
を用いて大きさが可変の近傍窓が形成できる。例えば、
画像幅が遅延連鎖中の最大遅延よりも小さい場合、第７
図の18個の遅延連鎖は９つの単純な３×３近傍を取り扱
うことができる。またその代りに、第８図の行０〜３に
示すような近傍は、行０〜３及び行４〜７に示す18個の
遅延連鎖中に２つしか収容できない。また、もし画像幅
が最大DC遅延の大きさの８倍であれば、単純な３×３配
列は16個の遅延連鎖を必要とし、窓を形成する画素は行
０列０、行４列０及び行８列０（又は行７、列２）のシ
フトレジスタSR8の位置０、１及び２に存在するであろ
う。

第７図の一般近傍回路は１つの処理要素を構成する１つ
の完全な近傍として使用できる。この回路は２つの処理
要素を形成するために半分（行０〜３及び行４〜７）に
分割することができる。また３又は４個の処理要素が構
成されるように各半分を半分（行０〜１及び行２〜３）
に分割することもできる。さらに分割を行なえば各行が
１つの処理要素を与え、従つて５〜８個の処理要素を実
現することができる。処理要素は、行６〜８に示す例の
ように任意の数の行を用いることができる。その場合、
３つの処理要素が形成されうる。上記の全ての場合は、
遅延の開始（及び窓の最初の近傍画素）が、行を開始す
るシフトレジスタSR8及び遅延連鎖DCで開始することを
仮定している。

一般近傍回路の関連ビツトをゲートする能力は、大きさ
可変の近傍窓の生成に固定量のメモリを使用することを
可能にしている。回路を再構成する能力は、さらに限ら
れた量のメモリを使用する結果を生じる。

第9A図及び第9B図に詳細に示されている窓選択回路38
は、シフトレジスタSR8処理要素群35中のど画素が実際
の近傍窓を形成するかを選択する事に関してプログラム
される。第８図で９行の各々の３つのシフトレジスタS8
の各々からの全８個の入力が窓選択回路38に入力として
供給される。窓選択回路は効率的な方法で近傍ルツクア
ツプ・テーブル40に窓選択情報を供給するように構成さ
れる。

窓選択回路38は、２レベルのスイツチングを提供する。
単一行に関する第１レベルのスイツチングは第9A図に示
されている。各行毎に１つ、９つの同様の構造が存在す
る。各シフトレジスタSR8は９個の８−１マルチプレク
サ（Ｍ×８）42に接続される。マルチプレクサ42は、シ
フトレジスタSR8の値を再配列しコピーする。単一行中
の３つのシフトレジスタSR8の各々からの９つの値は９
つの３−１マルチプレクサ（Ｍ×３）44に供給される。
単一行の各マルチプレクサＭ×３（ｉ）は、その行に付
属する３つのマルチプレクサ（Ｍ×８）の各々からの出
力のｉ番目のビツトから１つの値を選択する。その結果
は、マルチプレクサ44からREG48に供給される３ビツト
であり、REG46は所定の行の３つのSR8の24ビツトからの
（重複を含む）任意の９ビツトでありうる。

この例では近傍窓は９つの画素から成るべきであるの
で、８の代りに、９つの位置が必要である。選択された
９ビツトは、所定の行に関する選択された近傍ビツトで
ある。レジスタREG46は、スイツチング経路中に過度の
論理遅延が蓄積するのを防ぐために設けられる。レジス
タREG46の付加は実施上の細部であつて、本発明の適正
な理解には本質的でない。また窓選択回路に何の悪影響
を与えずに付加的な「シフト遅延」を付加することがで
きるが、所定の画像に対する処理要素の全計算時間を計
算する時にシフト遅延を考慮しなければならない。

行ベースの第１レベルのスイツチングにより、１行中の
24のシフトレジスタSR8位置の任意の１つが、重複を含
んで、所定行に関するレジスタREG46の任意の９つの位
置にゲートできる。

９個のREG46における９個の９ビツト行選択は、第9B図
に示す第２レベルのスイツチング構造によりさらに選択
される。選択回路45は１以上の行レジスタREG46から出
力を受け取り、９ビツトの出力を与える。選択回路はＮ
−１マルチプレクサであり、Ｎは各選択回路45に接続さ
れたレジスタREG46の数に等しい。ビツト毎の選択を用
いることにより、異なつた行窓からの値が選択されるこ
とが可能になる。第１レベルのスイツチングにおいて行
ビツトの再配列により、互いに干渉することなく同じLU
T40を用いて異なつた行窓ビツトの使用が可能になる。

全ての行窓が各窓選択回路45に接続される必要はない。
表１は、その後LUT40及びサイズ選択回路90に供給され
る窓選択回路出力N0〜N7とレジスタREG46との間の１つ
の可能な接続関係を示している。

表１ REG（ｎ）−SEL（ｉ）接続 SEL（ｉ） REG（ｉ）からの入力 ０ ０、１、２、３、４、５、６、７、８ １ １ ２ ２、３ ３ ３、４、５ ４ ４、５、６、７、８ ５ ５ ６ ６、７、８ ７ ７ この接続は、多数の行にわたる近傍窓が任意の行位置か
ら始まる必要のないことを示している。

ゲート機能は、窓選択を単純化するように構成される。
例えば各々１行にわたる８個の窓が望まれるならば、制
御レジスタ（図示せず）から制御される第9B図の各SEL
（ｉ）マルチプレクサが、対応するREG（ｉ）入力を選
択する。別の例として、もし各２行の４個の近傍窓が望
まれるならば、マルチプレクサSEL（０）がレジスタREG
（０）及びレジスタREG（１）からの入力を選択し、マ
ルチプレクサSEL（２）がレジスタREG（２）及びレジス
タREG（３）からの入力選択し、マルチプレクサSEL
（４）がレジスタREG（４）及びレジスタREG（５）から
の入力を選択し、マルチプレクサSEL（６）がレジスタR
EG（６）及びレジスタREG（７）からの入力を選択す
る。各３行の３つの窓、各４行の２つの窓又は５〜９行
にわたる１つの窓等に、同様の構成が可能である。

画像幅が利用可能なメモリ・サイズを越える場合、窓選
択機能が９行のメモリから得られるよりも大きな遅延を
必要とすることがありうる。１つの解決法は第７図に示
す型のハードウエアの２つの群を一緒に結合することで
ある。この群はシステム・バスを介して接続され、画像
ストリームは８個の窓機能の第２の群にゲートされる。
転送は計数バス（Ｅバス）（第13図）により効率化され
る。第７図で、入力選択論理49はＥバスからサイズ選択
回路90出力を受け取り、バス分配論理51はサイズ選択回
路90出力をＥバスの選択された線に出力する。PEサイズ
選択回路90及びシステム・バスから信号を受け取ること
ができるブール組み合せ回路48並びにサイズ選択回路90
出力信号をバスを介して他の処理要素に転送する方法の
使用により、例えばMITEシステムで知られているように
処理要素の完全な構成可能性が可能になる。

メモリの利用度を最大にし且つシステムの柔軟性を増加
させるために、もし全てのメモリが常時、同一のアドレ
ス値を有するならば、多数の異なつた小さなメモリが、
あたかも１つの大きなメモリであるかのように見せるこ
とができる。８個の近傍機能RAM又は８個のルツクアツ
プ・テーブルLUT40が異なる近傍窓を受け取る時、メモ
リは独立に動作する。その代りに、もし９個の近傍窓ビ
ツトが同時に全部の８個のRAMにゲートされる場合、８
個のメモリは大きなメモリの８個の部分として機能す
る。

処理要素サイズ選択回路90の良好な実施例が第10図に示
されている。独立なアドレシング能力を有するか又はそ
のアドレスが同じに強制された２つのメモリを使用でき
る。アクセスされる時、各メモリは、選択されたアドレ
スの内容を出力として供給する。付加的なアドレス・ビ
ツトは２つの出力のどちらがさらに選択されるかを決定
する。第10A図はこの動作原理を示し、これは第10図の
回路で反復的に使用されるビルデイング・ブロックであ
る。2⁹ビツトの２個の単一ビツト・メモリLUT59は、そ
の入力で関連の窓選択回路ルツクアツプ・テーブルから
同じ９ビツトのアドレスN7を受け取る。各LUT59から１
つづつの２つの出力はマルチプレクサ60に入力として供
給される。マルチプレクサ60は制御ビツト又はアドレス
の10番目のビツトにより制御され、導体N7Yに出力を発
生する。MITEシステムでは、10番目のビツトは、先行す
る近傍機能画素からのフイードバツク・ビツトであり得
る。制御装置66によつて制御される他のマルチプレクサ
62は、フイードバツク・レジスタ64からのフイードバツ
ク・ビツト又は窓選択回路38からの他の入力N7×１のど
ちらが10番目のビツトとして使用されるかを選択する。
同様にして、２つのそのような10ビツト・アセンブリの
出力が11番目のビツト等々毎に選択できる。第10図で、
マルチプレクサ72を介して11番目の近傍画素N0×２又は
フイードバツク・レジスタ70からのフイードバツク・ビ
ツトのいずれかを選択する制御装置68と有するそのよう
な構成が示されている。

レジスタ70を経由するマルチプレクサ72への入力は、マ
ルチプレクサ74及び76からマルチプレクサ78によつて選
択された、２つの以前の10ビツト段の出力である。

当業者にとつて、上記の方法が任意のサイズのメモリに
拡張できることは明白であろう。第10図の選択連鎖は単
一の2¹³ビツトのメモリ（13番目のビツトは近傍又はフ
イードバツク・ビツトのいずれか）又は２個の2¹²ビツ
ト・メモリとして使用できる。同様に各々の2¹²ビツト
・メモリは２個の2¹¹ビツト・メモリ等々として使用で
きる。制御ビツトは以前の出力又は独立な入力のいずれ
かである。また、複数の出力マルチプレクサ75、77、7
9、81は、サイズ選択回路の出力NFとしてどのデータが
供給されるかを決定するために使われる。

メモリに異なるサイズの近傍を収容させる時の重要な側
面は、異なる又は同一の近傍窓を異なるLUT59メモリ・
アドレスに切り換える能力である。切り換え能力は、上
掲の表１に変更をほどこして第９図の窓選択回路を用い
れば、可能である。

例えば、第７図の遅延連鎖の９行の完全な群にわたる１
つの13ビツト近傍を計算するために、全部で８個の近傍
窓が９つの同一ビツトを必要とする。従つて、第9B図の
マルチプレクサは行レジスタの完全な組に対するアクセ
スを必要とする。従つて表２の完全な選択能力が必要で
ある。また、第10図の近傍サイズ選択回路に関する付加
的な４近傍ビツトを与えるために、第9A図の第１レベル
・スイツチングは９から13ビツトへ拡張されなければな
らない。

実施例中の他の制御レジスタの全部と同様に、所定の処
理タスクのためにハードウエアを構成する制御ビツト
は、セツトアツプ時又は再構成時にホスト・コンピユー
タからロードされる。

表２ REG（ｎ）−Ｎ（ｎ）接続 Ｎ（ｎ） REG（ｎ）からの入力 ０ ０、１、２、３、４、５、６、７、８ １ ０、１、２、３、４、５、６、７、８ ２ ０、１、２、３、４、５、６、７、８ ３ ０、１、２、３、４、５、６、７、８ ４ ０、１、２、３、４、５、６、７、８ ５ ０、１、２、３、４、５、６、７、８ ６ ０、１、２、３、４、５、６、７、８ ７ ０、１、２、３、４、５、６、７、８ 所定の窓において、入力信号PI×Ｉがシフトレジスタ24
を経て固定遅延を受けるように特定の遅延段22（第３
図）のカウンタ・レジスタ26がセツトされていると、関
連のメモリ20は使用されない。しかし、余分のメモリを
用いずにシステムの能力を柔軟に拡張するためにこのメ
モリを使うことができる。

第11A図を参照すると、２つの入力画像ストリームPI_0
及びPI_1が示されている。両者の信号は、制御レジスタ
26によつて制御される２ウエイ・セレクタ50に入力とし
て供給される。制御は、もし入力PI_0〜シフトレジスタ
24がマルチプレクサ56によつて出力PO_0に供給されるな
らば他の入力PI_1がメモリ20に接続されるように行なわ
れる。また逆も正しい。第２の制御レジスタ52を用いる
と、メモリ20又はシフトレジスタ54のいずれかからセレ
クタ58で出力PO_1が選択される結果を生じる。またセレ
クタ50及びセレクタ56と同様に、制御レジスタ26がセレ
クタ58を制御することが可能である。出力PO_0及びPO_1
は常に反対向きに遅延され、一方はシフトレジスタによ
り固定された大きさだけ遅延され、他方はメモリにより
決定される大きさだけ遅延される。従つて、PI_0とPO_0
との間に可変遅延が望まれないならば、代りにPI_1とPO
_0との間で使用するためにメモリ遅延が利用可能であ
る。

第11B図の遅延連鎖30′を参照すると、任意の遅延連鎖
において不使用メモリ遅延を使用することができる。入
力PI_0は以前のように遅延連鎖中に供給される。Ｊ番目
の遅延連鎖DS（Ｊ）の出力はゼロ番目の遅延段DS（０）
のPI_1入力にフイールドバツクされる。PI_1で始まる第
２の経路は、遅延段22′の各々において、もしあれば、
不使用のメモリ20だけから、プログラマブルに第２の遅
延を形成するために使うことができる。この構成は第11
C図に示されており、２つの直列接続された遅延連鎖3
0′間に付加的な遅延が、第２のスイツチS2（Ｂ）の付
加により達成されている。第１の経路は、２つの隣接し
たシフトレジスタSR8の間の遅延を決定する。第２の経
路は、１行の中の第２及び第３のシフトレジスタの間に
より大きな全体的遅延を可能にする。

次のステツプはVLSIチツプのための実施例を実現するた
めのものである。

第12図は、MITEシステムで使われる型の処理要素（PE）
群104を概略的に示している。PE群はＮ個の処理要素8
8、ブール組み合せ回路92、バス分配論理94、入力選択
論理96、ゲート論理98及び制御論理100から構成され
る。これらの要素についての説明は、米国特許出願第06
/759640号及び上記Kimmel他の論文に見い出される。各
処理要素88は制御論理100からの入力信号によつて再構
成可能であり、制御論理100はホスト・コンピユータか
ら導体102を経て初期設定される。同様に、処理要素88
に含まれるLUT、RAM、窓選択回路及び近傍サイズ選択回
路は全てホスト・コンピユータから再構成可能である。
処理要素を再構成することは従来技術で周知であり、そ
の詳細な説明は省略する。また、多数の処理要素群を結
合して、並列パイプライン・プロセツサの再構成可能な
ネツトワークを形成することも従来技術で知られてい
る。

第７図に示す実施例の入力及び出力は第12図と同じであ
る。しかし、本発明により、各処理要素88に関する窓は
任意の空間的パターンの一般化された近傍であり、窓を
構成する画素の数は可変である。窓の幅及び窓の大きさ
のある組み合せに関して、群内の８以下の処理要素が構
成されることは明らかである。

VLSIによる実施の時にはチツプに対する入力及び出力は
最小限であるべきである。この結果を達成するために、
処理要素群（PEG）に関する全ての論理がチツプ上に置
かれる。これは第７図の処理要素群35と等価である。I/
Oピンを減少させるために再構成のためのマルチバス・
インターフエースがいくつかのPEGに共通に形成され
る。これは、チツプに対してマルチバスをインターフエ
ースする共通構成論理110（第13図）によつて行なうこ
とができる。この１つの度型では、PEG35はI/Oの機能及
びI/Oピンの数の両者においてPEG104（第12図）と等価
である。導体102に、クロツク、チツプ選択線、３本の
コマンド信号線（シフト、LLUTロード、BCロード）、及
び約８ビツトの構成データバスが設けられる。計数バス
に対する出力は近傍窓信号の部分集合である。導体82上
の８本のPEP信号及び導体84上の８本のSEPE信号は依然
として必要である。説明したハードウエア及び基本シス
テム構成の区分に関するI/Oの総計はチツプに関して64
〜72ピンの間である。

第13図に示すような構成が可能である。必要な論理全体
は、各チツプ又はPEG35に必要なRAMの量から決定でき
る。各遅延連鎖30に関する遅延の大きさは、近傍窓の連
続した近傍画素の間の最大オフセツト（MAX）を越えな
ければならない。例えば、Ｎ近接窓又はＮ−１遅延連鎖
で画像幅IWを有する画像画像においてＲ行の最大間隔の
場合、MAX＝Ｎ×Ｒ×IWである。IWが2¹¹に等しく、Ｒが
２行、そして９近傍窓を仮定すると、最大総計32Kビツ
トが必要である。

各遅延連鎖が2Kの遅延を近似しているならば、９行の画
像遅延は、１つの1K×18、１つの0.5K×18、１つの256
×18等の構成を有する36KビツトのRAMを必要とする。フ
イードバツク・ビツトが全部で8KビツトのRAMに関して
保持されるならば、８個のLLUT40は各々1Kを必要とす
る。ブール組み合せ回路は4K×16（即ち12入力及び16出
力−8PEPE信号及び8SEPE信号）又は全部で64Kビツトで
ある。RAM全体は従つて108Kビツトである。スイツチに
おける付加的な論理、窓選択回路、及びアドレス・カウ
ンタ等は全体に付加的な10〜20％を付け加える。結果と
して得られる論理は現在の技術水準内のものである。ま
た、バスから１つ以上の入力を削除することによりブー
ル組み合せ回路の容量を減少させることによりブール組
み合せ回路RAMを半分以上減少させることができる。

従つて、現在必要な遅延ハードウエアの量の８分の１を
用いることにより１つのVLSIチツプ中に８個の処理要素
を設計することができる。画像幅が2Kまでの時、処理要
素群の機能は、現在利用可能なシステムと同じである。
より広い画像幅又は2¹²ビツト以上の広がりの近傍が処
理される時には限界が明らかになる。そのような場合、
８個よりも少ない処理要素を単一チツプ内に構成でき
る。

【図面の簡単な説明】

第1A図〜第1E図は一般化近傍の図、 第２図はプログラマブル遅延回路の図、 第３図は遅延段回路の図、 第４図は遅延連鎖回路の図、 第５図は一般近傍回路の図、 第６図は複数の一般近傍回路中で使われる遅延連鎖内の
同じ位置からの複数の遅延段回路の図、 第７図は第7A図〜第7C図の関係を示す図、 第7A図〜第7C図は処理要素群を構成する複数の一般近傍
回路及び関連のスイツチング機能を示す図、 第８図は第8A図及び第8B図の関係を示す図、 第8A図及び第8B図は特定のシフトレジスタ位置が近傍窓
を形成している状態を示した第7A図〜第7C図の回路の一
部を表わす図、 第9A図及び第9B図は窓選択回路の一部を示す図、 第10図は第10B図〜第10E図の関係を示す図、 第10A図は第10B図〜第10E図で繰り返使用されるビルデ
イング・ブロツクの図、 第10B図〜第10E図は処理要素サイズ選択回路の図、 第11A図、第11B図及び第11C図はそれぞれ遅延段回路、
遅延連鎖回路、及び一般近傍回路の他の実施例の図、 第12図はMITEシステムで使われている型の処理要素群の
図、 第13図は本発明のシステム・レベルの図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/68 ４００ Ｊ

Claims (1)

【特許請求の範囲】
1. 【請求項１】二進法表現の画像に対応する画素信号スト
   リームを受信しそれらの各画素値を順次に記憶するため
   の複数の固定遅延素子及び該固定遅延素子の対応するも
   のに並列接続された一連の記憶素子手段を含み、前記画
   素値が前記固定遅延素子又は記憶素子手段を通って順次
   に搬送されるように構成されている第１の記憶手段と、 前記固定遅延素子の対応するものに結合され、固定遅延
   素子からの画素値を選択し順序付けるための第１のマル
   チプレクサ手段、該マルチプレクサ手段の出力を受信し
   て再順序付けられた複数の出力を供給するための第２の
   マルチプレクサ手段及び該第２のマルチプレクサ手段の
   出力に結合され、前記再順序付けられた出力を複数の予
   め定められた組み合せに従って組み合わせて窓選択回路
   出力を発生するための窓選択スイッチ手段を含み、前記
   第１のマルチプレクサ手段、第２のマルチプレクサ手段
   及びスイッチ手段が一般化された近傍関数に従って再構
   成可能に形成されていて近傍関数に従って前記記憶中の
   予め定めた画素値を検索し処理するように前記第１の記
   憶手段に結合されている処理手段と、 前記処理手段に結合され、前記窓選択スイッチからの前
   記窓選択回路出力信号を受信して、各入力画素ストリー
   ムの画素時間毎に近傍関数に相当する近傍変換信号を発
   生するための論理的なルックアップ・テーブルの第２の
   記憶手段と、 より成る一般化された近傍関数により入力画像の画素ス
   トリームを画像処理する装置。