JPH0789587B2 - 絶縁ゲート型電界効果トランジスタおよびその製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタおよびその製造方法Info
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- JPH0789587B2 JPH0789587B2 JP60296001A JP29600185A JPH0789587B2 JP H0789587 B2 JPH0789587 B2 JP H0789587B2 JP 60296001 A JP60296001 A JP 60296001A JP 29600185 A JP29600185 A JP 29600185A JP H0789587 B2 JPH0789587 B2 JP H0789587B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、絶縁ゲート型の電界効果トランジスタ（以
下、FETという）の構造およびその製造方法に関する。
下、FETという）の構造およびその製造方法に関する。
例えば、従来のLDD（lightly doped drain）nMOS FETの
構造およびその製造方法を第２図を参照しながら説明す
る。
構造およびその製造方法を第２図を参照しながら説明す
る。
まず、５Ω−cmのＰ型シリコン基板１の表面に熱酸化膜
２を約200Åの厚みに形成し、その上に燐ドープト多結
晶シリコン３を4000Å程度堆積し、これを写真蝕刻法等
によりパターニングしてゲート電極を形成する（同図
（ａ））。その後、ボロンイオンおよびリンイオンを基
板１へイオン注入してパンチスルー防止用のP-層４およ
びn-層５を形成する（同図（ｂ））。次に、全表面にCV
D二酸化シリコン６を3000Å程度堆積し、これをRIEでエ
ッチングして、多結晶シリコン３の側壁のみに二酸化シ
リコン６を残す（同図（ｃ））。次に、ゲート耐圧向上
のため、多結晶シリコン３を酸化した後、ひ素をイオン
注入してここにソース・ドレイン各領域となるn+層７を
形成し、これでLDD nMOS FETが出来上がる（同図
（ｄ））。
２を約200Åの厚みに形成し、その上に燐ドープト多結
晶シリコン３を4000Å程度堆積し、これを写真蝕刻法等
によりパターニングしてゲート電極を形成する（同図
（ａ））。その後、ボロンイオンおよびリンイオンを基
板１へイオン注入してパンチスルー防止用のP-層４およ
びn-層５を形成する（同図（ｂ））。次に、全表面にCV
D二酸化シリコン６を3000Å程度堆積し、これをRIEでエ
ッチングして、多結晶シリコン３の側壁のみに二酸化シ
リコン６を残す（同図（ｃ））。次に、ゲート耐圧向上
のため、多結晶シリコン３を酸化した後、ひ素をイオン
注入してここにソース・ドレイン各領域となるn+層７を
形成し、これでLDD nMOS FETが出来上がる（同図
（ｄ））。
かかる構造のLDD FETは、チャネル部の不純物濃度が低
く、かつソース・ドレイン両領域付近のＰ型不純物の濃
度は高いため（P-層４）、しきい値電圧の基板バイアス
効果を抑え、かつパンチスルー耐圧も高い等の多くの利
点を有する。
く、かつソース・ドレイン両領域付近のＰ型不純物の濃
度は高いため（P-層４）、しきい値電圧の基板バイアス
効果を抑え、かつパンチスルー耐圧も高い等の多くの利
点を有する。
しかし、第２図（ｂ）に示すように、ドレインエッジか
ら濃度の比較的高いP-層４が延びているため、ドレイン
バイアスを印加した時の空乏層の広がりが抑えられドレ
ンエッジからピンチオフ点までの距離が短くなるため
に、ドレイン側の電界が高くなってホットエレクトロン
が多く発生し、トランジスタの信頼性が悪化するという
問題が、素子の微細化に伴って大きくなって来ている。
ら濃度の比較的高いP-層４が延びているため、ドレイン
バイアスを印加した時の空乏層の広がりが抑えられドレ
ンエッジからピンチオフ点までの距離が短くなるため
に、ドレイン側の電界が高くなってホットエレクトロン
が多く発生し、トランジスタの信頼性が悪化するという
問題が、素子の微細化に伴って大きくなって来ている。
本発明は、上記に鑑みなされたもので、しきい値電圧の
基板バイアス効果が少なく、パンチスルー耐圧も高く、
かつ信頼性も高い絶縁ゲート型FETの構造およびこの構
造を簡単に作ることができる製造方法を提供することを
目的とする。
基板バイアス効果が少なく、パンチスルー耐圧も高く、
かつ信頼性も高い絶縁ゲート型FETの構造およびこの構
造を簡単に作ることができる製造方法を提供することを
目的とする。
上記目的を達成するために本発明は、ソース領域および
ドレイン領域の各一方からそれぞれゲート電極の下へ延
びた、チャネル領域と同導電型でかつそれより高不純物
濃度のパンチスルー防止用の半導体層を備え、この各半
導体層のゲート電極の下へ延びた長さはソース領域から
のものは比較的長く、ドレイン領域からのものは比較的
短いことを特徴とする絶縁ゲート型FETを提供するもの
である。このFETはLDD構造を有する、つまり、ソース・
ドレイン領域が、高濃度の主部分と、この主部分からチ
ャネル領域へ向って延出した低濃度部分とを有する。こ
こで、主部分と低濃度部分の基板表面からの深さを比較
すると、主部分は比較的深い位置まで形成され、低濃度
部分は比較的浅く形成されている。主部分からは、パン
チスルー防止用半導体層がチャネル領域に向かって延出
している。そして、ソース領域側のパンチスルー防止用
半導体層は、ソース領域の主部分からチャネル領域へ向
って、低濃度部分よりも長く延出し、一方、ドレイン側
のパンチスルー防止用半導体層は、ソース領域の主部分
からチャネル領域へ向って、低濃度部分よりも短く延出
している。
ドレイン領域の各一方からそれぞれゲート電極の下へ延
びた、チャネル領域と同導電型でかつそれより高不純物
濃度のパンチスルー防止用の半導体層を備え、この各半
導体層のゲート電極の下へ延びた長さはソース領域から
のものは比較的長く、ドレイン領域からのものは比較的
短いことを特徴とする絶縁ゲート型FETを提供するもの
である。このFETはLDD構造を有する、つまり、ソース・
ドレイン領域が、高濃度の主部分と、この主部分からチ
ャネル領域へ向って延出した低濃度部分とを有する。こ
こで、主部分と低濃度部分の基板表面からの深さを比較
すると、主部分は比較的深い位置まで形成され、低濃度
部分は比較的浅く形成されている。主部分からは、パン
チスルー防止用半導体層がチャネル領域に向かって延出
している。そして、ソース領域側のパンチスルー防止用
半導体層は、ソース領域の主部分からチャネル領域へ向
って、低濃度部分よりも長く延出し、一方、ドレイン側
のパンチスルー防止用半導体層は、ソース領域の主部分
からチャネル領域へ向って、低濃度部分よりも短く延出
している。
また、本発明はかかる構造の絶縁ゲート型FETを製造す
るために、半導体基体の表面にゲート電極を形成した後
に、基体表面に対し、この基体と同導電型の不純物イオ
ンを、ソース領域側へ傾斜した入射角度で注入する工程
を備えたことを特徴とする絶縁ゲート型電界効果トラン
ジスタの製造方法を提供するものである。
るために、半導体基体の表面にゲート電極を形成した後
に、基体表面に対し、この基体と同導電型の不純物イオ
ンを、ソース領域側へ傾斜した入射角度で注入する工程
を備えたことを特徴とする絶縁ゲート型電界効果トラン
ジスタの製造方法を提供するものである。
以下、本発明に係る絶縁ゲート型FETの一実施例の断面
構造をその製造過程に従って示した第１図（ａ）〜
（ｄ）を参照して本発明を説明する。尚、同図において
第２図と同一物には同一符号を付してある。
構造をその製造過程に従って示した第１図（ａ）〜
（ｄ）を参照して本発明を説明する。尚、同図において
第２図と同一物には同一符号を付してある。
まず、第２図の場合と同様に、５Ω−cmのＰ型シリコン
基板１の表面に熱酸化膜２を約200Åの厚みに形成し、
その上に燐ドープト多結晶シリコン３を4000Å程度の厚
みに堆積し、これを写真蝕刻法等によりパターニングし
てチャネル領域８となるべきところに対応する位置にゲ
ート電極を形成する（第１図（ａ））。その後、基板１
の表面に対して、リンをほぼ垂直方向からイオン注入
し、またボロンをソース領域を形成すべき側へ例えば45
゜だけ傾斜した入射角度でイオン注入してLDD用の比較
的浅い深度のn-層５および基板１より高不純物濃度の比
較的い深い深度のパンチスルー防止用のP-層４を形成す
る（同図（ｂ））。このとき、ボロンイオンがソース領
域側へ傾いた方向から注入されることにより、ソース領
域側には多くのボロンイオンが注入されソース領域側の
P-層4sはゲート電極（多結晶シリコンＳ）の下へ長く延
び、またドレイン領域側はゲート電極の影となるためイ
オンはあまり注入されずドレイン領域側のP-層4dの延び
はn-層よりも短くなる。次に、全表面にCVD二酸化シリ
コン６を3000Å程度の厚みに堆積し、これをRIEでエッ
チングして、多結晶シリコン３の側壁のみに二酸化シリ
コン６を残す（同図（ｃ））。その後、ゲート耐圧向上
のため、多結晶シリコン３を酸化した後、ひ素をイオン
注入してソース・ドレイン各領域となる比較的深い深度
のn+層7s,7dを形成し、これで本発明の特徴を備えたLDD
nMOS FETが製作される（同図（ｄ））。
基板１の表面に熱酸化膜２を約200Åの厚みに形成し、
その上に燐ドープト多結晶シリコン３を4000Å程度の厚
みに堆積し、これを写真蝕刻法等によりパターニングし
てチャネル領域８となるべきところに対応する位置にゲ
ート電極を形成する（第１図（ａ））。その後、基板１
の表面に対して、リンをほぼ垂直方向からイオン注入
し、またボロンをソース領域を形成すべき側へ例えば45
゜だけ傾斜した入射角度でイオン注入してLDD用の比較
的浅い深度のn-層５および基板１より高不純物濃度の比
較的い深い深度のパンチスルー防止用のP-層４を形成す
る（同図（ｂ））。このとき、ボロンイオンがソース領
域側へ傾いた方向から注入されることにより、ソース領
域側には多くのボロンイオンが注入されソース領域側の
P-層4sはゲート電極（多結晶シリコンＳ）の下へ長く延
び、またドレイン領域側はゲート電極の影となるためイ
オンはあまり注入されずドレイン領域側のP-層4dの延び
はn-層よりも短くなる。次に、全表面にCVD二酸化シリ
コン６を3000Å程度の厚みに堆積し、これをRIEでエッ
チングして、多結晶シリコン３の側壁のみに二酸化シリ
コン６を残す（同図（ｃ））。その後、ゲート耐圧向上
のため、多結晶シリコン３を酸化した後、ひ素をイオン
注入してソース・ドレイン各領域となる比較的深い深度
のn+層7s,7dを形成し、これで本発明の特徴を備えたLDD
nMOS FETが製作される（同図（ｄ））。
かかる構造のLDD nMOS FETの特徴は、パンチスルー防止
用P-層4s,4dのうちソース領域側のもの4sはゲート電極
（多結晶シリコン３）とのオーバーラップ部分が長く、
ドレイン領域側のもの4dのそれは短いところにある。つ
まり、このFETはソース領域側の方がドレイン領域側よ
りも濃いＰ型不純物層を有していることになる。より詳
細に説明すれば、ソース領域側のパンチスルー防止用P-
層4sは、ソース領域のn-層５よりも長くチャネル領域８
へ向って延びており、そのため、ソース領域のn-層５は
完全にP-層4sに覆われている。一方、ドレイン領域側の
パンチスルー防止用P-層4dは、ドレイン領域のn-層５よ
りも短くチャネル領域８へ向って延びており、そのた
め、ドレイン領域のn-層５はその先端がチャネル領域８
に直接接合している。このため、このFETを五極管動作
させてドレイン電圧を上げると、ドレイン領域側の空乏
層がより延び易いために、ドレイン領域近傍の電界が緩
和されてホットエレクトロンの発生が低減され、よって
トランジスタの信頼性の悪化を防ぐことができる。ま
た、ドレイン領域側の空乏層が延びて行っても、ソース
領域側の濃いP-層4sのためにソース領域付近で空乏層の
延びは止まり、よってパンチスルーも防ぐことができ
る。しかも、チャネル領域８の不純物濃度は薄いので、
しきい値電圧の基板バイアス効果も防ぐことができるの
である。
用P-層4s,4dのうちソース領域側のもの4sはゲート電極
（多結晶シリコン３）とのオーバーラップ部分が長く、
ドレイン領域側のもの4dのそれは短いところにある。つ
まり、このFETはソース領域側の方がドレイン領域側よ
りも濃いＰ型不純物層を有していることになる。より詳
細に説明すれば、ソース領域側のパンチスルー防止用P-
層4sは、ソース領域のn-層５よりも長くチャネル領域８
へ向って延びており、そのため、ソース領域のn-層５は
完全にP-層4sに覆われている。一方、ドレイン領域側の
パンチスルー防止用P-層4dは、ドレイン領域のn-層５よ
りも短くチャネル領域８へ向って延びており、そのた
め、ドレイン領域のn-層５はその先端がチャネル領域８
に直接接合している。このため、このFETを五極管動作
させてドレイン電圧を上げると、ドレイン領域側の空乏
層がより延び易いために、ドレイン領域近傍の電界が緩
和されてホットエレクトロンの発生が低減され、よって
トランジスタの信頼性の悪化を防ぐことができる。ま
た、ドレイン領域側の空乏層が延びて行っても、ソース
領域側の濃いP-層4sのためにソース領域付近で空乏層の
延びは止まり、よってパンチスルーも防ぐことができ
る。しかも、チャネル領域８の不純物濃度は薄いので、
しきい値電圧の基板バイアス効果も防ぐことができるの
である。
また、かかる長さの異なるP-層4s,4dを形成するため
に、ゲート電極の形成後に、ソース領域側へ傾斜した方
向から基板表面へイオン注入を行うという上述の方法
は、マスクなどを用いる方法に比較して、第２図に示し
た従来のFETの製造工程をそのまま利用して行えるとい
う点で大きなメリットを有するものである。尚、上記実
施例ではイオン注入の入射角度を45゜としたが、この角
度に限られるわけではなく、ドレイン領域側のP-層4dの
ゲート電極とのオーバーラップ長が必要な短さ、例えば
n-層５のそれより短くなるような入射角度であればよ
い。
に、ゲート電極の形成後に、ソース領域側へ傾斜した方
向から基板表面へイオン注入を行うという上述の方法
は、マスクなどを用いる方法に比較して、第２図に示し
た従来のFETの製造工程をそのまま利用して行えるとい
う点で大きなメリットを有するものである。尚、上記実
施例ではイオン注入の入射角度を45゜としたが、この角
度に限られるわけではなく、ドレイン領域側のP-層4dの
ゲート電極とのオーバーラップ長が必要な短さ、例えば
n-層５のそれより短くなるような入射角度であればよ
い。
また、本発明に係るFETの構造およびその製造方法は、L
DD MOS FETに限られるわけではなく、もちろんGDDなど
の他のドレイン・ソース構造を持つFETやMOS以外の他の
絶縁ゲート型FETにも適用でき、その場合にも上記と同
様の効果を得ることができる。
DD MOS FETに限られるわけではなく、もちろんGDDなど
の他のドレイン・ソース構造を持つFETやMOS以外の他の
絶縁ゲート型FETにも適用でき、その場合にも上記と同
様の効果を得ることができる。
以上説明したように、本発明によれば、ソース領域およ
びドレイン領域のそれぞれに設けられたパンチスルー防
止用の半導体層のチャネル領域へ延出した長さを、ソー
ス領域側のものはソース領域の低濃度部分よりも長く、
ドレイン領域側ものはドレイン領域の低濃度部分よりも
短くしているため、パンチスルーやしきい値電圧の基板
バイアス効果を防止できるという従来からの効果に加え
て、ホットエレクトロンによる信頼性の悪化も防止でき
るという効果が得られる。
びドレイン領域のそれぞれに設けられたパンチスルー防
止用の半導体層のチャネル領域へ延出した長さを、ソー
ス領域側のものはソース領域の低濃度部分よりも長く、
ドレイン領域側ものはドレイン領域の低濃度部分よりも
短くしているため、パンチスルーやしきい値電圧の基板
バイアス効果を防止できるという従来からの効果に加え
て、ホットエレクトロンによる信頼性の悪化も防止でき
るという効果が得られる。
また、本発明の製造方法によれば、ゲート電極形成後に
ソース領域側へ傾斜した入射角度で基体表面へイオン注
入を行うことにより、ソース領域側とドレイン領域側と
で長さの異なるパンチスルー防止用の半導体層を形成す
るようにしているので、従来からのFETの製造工程をそ
のまま利用して上記構造のFETを簡単に作ることができ
るという効果が得られる。
ソース領域側へ傾斜した入射角度で基体表面へイオン注
入を行うことにより、ソース領域側とドレイン領域側と
で長さの異なるパンチスルー防止用の半導体層を形成す
るようにしているので、従来からのFETの製造工程をそ
のまま利用して上記構造のFETを簡単に作ることができ
るという効果が得られる。
第１図は本発明に係る絶縁ゲート型FETの一実施例の構
造をその製造過程に従って示した断面図、第２図は従来
のLDD MOS FETの構造をその製造過程に従って示した断
面図である。 １……Ｐ型基板、２……熱酸化膜、３……燐ドープト多
結晶シリコン（ゲート電極）、4s,4d……パンチスルー
防止用P-層、５……n-層、６……CVD二酸化シリコン、7
s……n+層（ソース領域）、7d……n+層（ドレイン領
域）、８……チャネル領域。
造をその製造過程に従って示した断面図、第２図は従来
のLDD MOS FETの構造をその製造過程に従って示した断
面図である。 １……Ｐ型基板、２……熱酸化膜、３……燐ドープト多
結晶シリコン（ゲート電極）、4s,4d……パンチスルー
防止用P-層、５……n-層、６……CVD二酸化シリコン、7
s……n+層（ソース領域）、7d……n+層（ドレイン領
域）、８……チャネル領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−126970（ＪＰ，Ａ) 特開 昭58−93279（ＪＰ，Ａ) 特開 昭53−119686（ＪＰ，Ａ) 特開 昭58−147074（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１導電型の比較的低不純物濃度の半導体
基体の表面にチャネル領域をはさんで形成された第２導
電型のソース領域およびドレイン領域、ならびに前記チ
ャネル領域の上に絶縁膜を介して形成されたゲート電極
とを有するものにおいて、 前記ソース領域およびドレイン領域はそれぞれ、比較的
深く形成された主部分と、比較的浅く形成されかつ前記
主部分から前記チャネル領域へ向って延出している、前
記主部分より低不純物濃度の低濃度部分とを有し、 さらに、前記ソース領域およびドレイン領域の主部分か
らそれぞれ前記チャネル領域へ向って、前記第１導電型
の比較的高不純物濃度のパンチスルー防止用半導体層が
延出しており、前記ソース領域からのパンチスルー防止
用半導体層は前記ソース領域の低濃度部分よりも長く延
出し、前記ドレイン領域からのパンチスルー防止用半導
体層は前記ドレイン領域の低濃度部分よりも短く延出し
ていることを特徴とする絶縁ゲート型電界効果トランジ
スタ。 - 【請求項２】第１導電型の比較的低不純物濃度の半導体
基体のチャネル領域とすべき部分の上に絶縁膜を介して
ゲート電極を形成する工程と、前記基体の表面に前記チ
ャネル領域をはさんで第２導電型のソース領域およびド
レイン領域を形成する工程とを有し、前記ソース領域お
よびドレイン領域はそれぞれ、比較的深く形成された主
部分と、比較的浅く形成されかつ前記主部分から前記チ
ャネル領域へ向って延出している、前記主部分より低不
純物濃度の低濃度部分とを有する電界効果トランジスタ
の製造方法において、 前記ソース領域およびドレイン領域の主部分からそれぞ
れ前記チャネル領域へ向って延出した、前記第１導電型
の比較的高不純物濃度のパンチスルー防止用半導体層を
形成する工程をさらに備え、この工程は、前記半導体層
のうち前記ソース領域からのものは前記ソース領域の低
濃度部分よりも長く延出させ、前記ドレイン領域からの
ものは前記ドレイン領域の低濃度部分よりも短く延出さ
せるように、前記ゲート電極の形成後に、前記基体の表
面に対して前記第１導電型の不純物イオンを、前記ソー
ス領域の側へ傾斜した入射角度で注入する工程を備えた
ことを特徴とする絶縁ゲート型電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296001A JPH0789587B2 (ja) | 1985-12-27 | 1985-12-27 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296001A JPH0789587B2 (ja) | 1985-12-27 | 1985-12-27 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62155565A JPS62155565A (ja) | 1987-07-10 |
| JPH0789587B2 true JPH0789587B2 (ja) | 1995-09-27 |
Family
ID=17827843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296001A Expired - Fee Related JPH0789587B2 (ja) | 1985-12-27 | 1985-12-27 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789587B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258319A (en) * | 1988-02-19 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
| JP2578662B2 (ja) * | 1989-05-19 | 1997-02-05 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JPH045861A (ja) * | 1990-04-23 | 1992-01-09 | Mitsubishi Electric Corp | 半導体装置 |
| JPH04206933A (ja) * | 1990-11-30 | 1992-07-28 | Nec Corp | 半導体装置 |
| KR100269280B1 (ko) * | 1992-12-07 | 2000-10-16 | 윤종용 | 엘디디(ldd)형모스트랜지스터제조방법 |
| JP2000507390A (ja) | 1994-11-16 | 2000-06-13 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| EP0814502A1 (en) * | 1996-06-21 | 1997-12-29 | Matsushita Electric Industrial Co., Ltd. | Complementary semiconductor device and method for producing the same |
| JP4763555B2 (ja) * | 2006-08-30 | 2011-08-31 | 新日本無線株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6032992B2 (ja) * | 1977-03-29 | 1985-07-31 | 工業技術院長 | 半導体装置の製造方法 |
| JPS56126970A (en) * | 1980-03-11 | 1981-10-05 | Nippon Telegr & Teleph Corp <Ntt> | Mos field effect transistor and manufacture thereof |
| JPS5893279A (ja) * | 1981-11-30 | 1983-06-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| DE3279662D1 (en) * | 1981-12-30 | 1989-06-01 | Thomson Components Mostek Corp | Triple diffused short channel device structure |
-
1985
- 1985-12-27 JP JP60296001A patent/JPH0789587B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62155565A (ja) | 1987-07-10 |
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