JPH0793010B2 - メモリ回路 - Google Patents
メモリ回路Info
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- JPH0793010B2 JPH0793010B2 JP61019418A JP1941886A JPH0793010B2 JP H0793010 B2 JPH0793010 B2 JP H0793010B2 JP 61019418 A JP61019418 A JP 61019418A JP 1941886 A JP1941886 A JP 1941886A JP H0793010 B2 JPH0793010 B2 JP H0793010B2
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 230000004913 activation Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
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- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１トランジスタ型メモリセルを有するダイナミ
ックメモリに関し、特にセンス・アンプ回路に関する。
ックメモリに関し、特にセンス・アンプ回路に関する。
１トランジスタ型メモリセルを有するダイナミック・メ
モリにおいて、一対のビット線に接続されたメモリ・セ
ル情報を増幅するセンス・アンプ回路には互いに交差し
て接続された２つのトランジスタよりなるフリップ・フ
ロップが用いられている。このセンス・アンプ回路は、
一方のビット線に現われるメモリセル情報と他方のビッ
ト線のリファレンス電圧の差信号を増幅している。
モリにおいて、一対のビット線に接続されたメモリ・セ
ル情報を増幅するセンス・アンプ回路には互いに交差し
て接続された２つのトランジスタよりなるフリップ・フ
ロップが用いられている。このセンス・アンプ回路は、
一方のビット線に現われるメモリセル情報と他方のビッ
ト線のリファレンス電圧の差信号を増幅している。
以下、図面を用いてこの従来例を説明する。第３図はセ
ンス・アンプ回路の従来例の回路図である。このリファ
レンス電圧の発生方法として、増幅動作の終了して一方
が略電源電圧に、他方が略接地電位となって一対のビッ
ト線を互いに短絡し、電源電圧に充電されたビット線の
電荷を他方に流入させ、両ビット線を電源電圧の略1/2
の電圧に設定し、これをリファレンス電圧とする方法が
ある。
ンス・アンプ回路の従来例の回路図である。このリファ
レンス電圧の発生方法として、増幅動作の終了して一方
が略電源電圧に、他方が略接地電位となって一対のビッ
ト線を互いに短絡し、電源電圧に充電されたビット線の
電荷を他方に流入させ、両ビット線を電源電圧の略1/2
の電圧に設定し、これをリファレンス電圧とする方法が
ある。
以下、図面を用いてこの従来例を説明する。第３図はセ
ンス・アンプ回路の従来例の回路図である。このセンス
・アンプ回路は、一対のビット線B,に対して設けら
れ、トランジスタQ1,Q2よりなるフリップ・フロップ、
トランジスタQ3〜Q10、同一容量のコンデンサC1,C2より
なる２個のアクティブ・プルアップ回路、両ビット線B,
を短絡するトランジスタQ11、さらに、フリップ・フ
ロップの共通節点を接地するトランジスタQ12により構
成されている。各ビット線B,にはワード線WL1,WL2が
交差し、ゲートがワード線に接続されたメモリセルトラ
ンジスタQMとコンデンサCMを有するメモリセルMCが周知
の方法によって配されている。この回路の動作について
第４図を参照して説明する。時刻T1にパルスφＢが立ち
上がり、リセット・プリチャージ期間に入る。これに伴
ない短絡用トランジスタQ11がオンして一方が略VCC他方
が略接地であったビット線B,が短絡され、ビット線B,
はそれらの中間電位である基準電位VR（略1/2VCC）に
変化する。次にT2でφＰに応答してトランジスタQ3,Q7
がオンし、それぞれコンデンサC1,C2をVCCに充電する。
この時、トランジスタQ6,Q10のドレインにもφＰのハイ
レベル、すなわちVCCが印加されるがこれらのトランジ
スタQ6,Q10ゲートは略1/2VCCであるからトランジスタ
Q6,Q10はオフしている。次に時刻T4にビット線に接続
されたメモリセルがワード線（WL2）によって選択さ
れ、ビット線の電位がこの時のメモリセルのストア情
報“0"に応答して微小に低下する。次に時刻T5でパルス
φＳが立上り、これによってトランジスタQ12がオン
し、トランジスタQ1,Q2によるフリップ・フロップを活
性化し、低電位側のビット線を放電し、ビット線B,
の電位差を略1/2VCCに増幅する。この時、トランジスタ
Q10はオンしてコンデンサC2の電荷を放電し、他方トラ
ンジスタQ6はオフのままでありコンデンサC1の電荷は放
電されない。次に時刻T6でパルスφＡが立上り、これに
伴なってトランジスタQ4のゲート電位はコンデンサC1を
通して電源電位以上に昇圧される。よってトランジスタ
Q4はオンし、またトランジスタQ5もオンしているためビ
ット線ＢはトランジスタQ4,Q5を通してVCCに昇圧され
る。他方この時トランジスタQ8はオフしているためビッ
ト線へのVCCの印加は行なわれない。以上で増幅動作
が完了し、再びビット線の短絡によるリファレンス電圧
生成に戻って行く。
ンス・アンプ回路の従来例の回路図である。このセンス
・アンプ回路は、一対のビット線B,に対して設けら
れ、トランジスタQ1,Q2よりなるフリップ・フロップ、
トランジスタQ3〜Q10、同一容量のコンデンサC1,C2より
なる２個のアクティブ・プルアップ回路、両ビット線B,
を短絡するトランジスタQ11、さらに、フリップ・フ
ロップの共通節点を接地するトランジスタQ12により構
成されている。各ビット線B,にはワード線WL1,WL2が
交差し、ゲートがワード線に接続されたメモリセルトラ
ンジスタQMとコンデンサCMを有するメモリセルMCが周知
の方法によって配されている。この回路の動作について
第４図を参照して説明する。時刻T1にパルスφＢが立ち
上がり、リセット・プリチャージ期間に入る。これに伴
ない短絡用トランジスタQ11がオンして一方が略VCC他方
が略接地であったビット線B,が短絡され、ビット線B,
はそれらの中間電位である基準電位VR（略1/2VCC）に
変化する。次にT2でφＰに応答してトランジスタQ3,Q7
がオンし、それぞれコンデンサC1,C2をVCCに充電する。
この時、トランジスタQ6,Q10のドレインにもφＰのハイ
レベル、すなわちVCCが印加されるがこれらのトランジ
スタQ6,Q10ゲートは略1/2VCCであるからトランジスタ
Q6,Q10はオフしている。次に時刻T4にビット線に接続
されたメモリセルがワード線（WL2）によって選択さ
れ、ビット線の電位がこの時のメモリセルのストア情
報“0"に応答して微小に低下する。次に時刻T5でパルス
φＳが立上り、これによってトランジスタQ12がオン
し、トランジスタQ1,Q2によるフリップ・フロップを活
性化し、低電位側のビット線を放電し、ビット線B,
の電位差を略1/2VCCに増幅する。この時、トランジスタ
Q10はオンしてコンデンサC2の電荷を放電し、他方トラ
ンジスタQ6はオフのままでありコンデンサC1の電荷は放
電されない。次に時刻T6でパルスφＡが立上り、これに
伴なってトランジスタQ4のゲート電位はコンデンサC1を
通して電源電位以上に昇圧される。よってトランジスタ
Q4はオンし、またトランジスタQ5もオンしているためビ
ット線ＢはトランジスタQ4,Q5を通してVCCに昇圧され
る。他方この時トランジスタQ8はオフしているためビッ
ト線へのVCCの印加は行なわれない。以上で増幅動作
が完了し、再びビット線の短絡によるリファレンス電圧
生成に戻って行く。
ここで、ビット線B,の短絡によるリファレンスVRの値
を求める。一対のビット線B,は全く等しい容量を持つ
ように設計されており、これをCBとする。増幅完了時に
は一方のビット線のみが電源電圧VCCにあるため、短絡
後の電位VR（リファレンス電圧）はおよそ次式で表わさ
れる。
を求める。一対のビット線B,は全く等しい容量を持つ
ように設計されており、これをCBとする。増幅完了時に
は一方のビット線のみが電源電圧VCCにあるため、短絡
後の電位VR（リファレンス電圧）はおよそ次式で表わさ
れる。
しかしながら、厳密には上式の値とはならない。第３図
から明らかなようにビット線B,を短絡すると、その電
荷は他方のビット線だけでなく、低電位のビットに接続
されたトランジスタQ1あるいはQ2を通じてフリップ・フ
ロップの共通節点および同様に低電位のビット線側のト
ランジスタQ6あるいはQ10を通じてコンデンサC1あるい
はC2へも流れ込む。従って、正確には電位VRは次式で表
わされ、電源電圧VCCの1/2より低い値となる。
から明らかなようにビット線B,を短絡すると、その電
荷は他方のビット線だけでなく、低電位のビットに接続
されたトランジスタQ1あるいはQ2を通じてフリップ・フ
ロップの共通節点および同様に低電位のビット線側のト
ランジスタQ6あるいはQ10を通じてコンデンサC1あるい
はC2へも流れ込む。従って、正確には電位VRは次式で表
わされ、電源電圧VCCの1/2より低い値となる。
ここで、CAはコンデンサC1およびC2の容量値、CSはフリ
ップ・フロップの共通節点の容量値である。実際のダイ
ナミックRAMでの各容量値はCB＝0.5pF、CA＝0.05pF、CS
＝0.1pF程度であり、リファレンス電圧VRは電源電圧VCC
の約43％の電圧となる。すなわちVR＝0.43VCCである。
ップ・フロップの共通節点の容量値である。実際のダイ
ナミックRAMでの各容量値はCB＝0.5pF、CA＝0.05pF、CS
＝0.1pF程度であり、リファレンス電圧VRは電源電圧VCC
の約43％の電圧となる。すなわちVR＝0.43VCCである。
ここで基準電位VRは周知のようにセルの記憶情報に対応
する電圧、例えば“1"ならVCC、“0"なら接地に対する
比較基準電圧であるから、仮りにVRが1/2VCCからずれる
と、“1"の記憶情報に対応した読み出し電圧VR1とVRの
差電圧VD1は大きくなり、“0"の記憶情報に対応したセ
ル読み出し電圧VR0とVRの差電圧VD0は小さくなり、読み
出されたセルの記憶情報によってセンスアンプの特性が
変わるという不都合が生じてしまう。
する電圧、例えば“1"ならVCC、“0"なら接地に対する
比較基準電圧であるから、仮りにVRが1/2VCCからずれる
と、“1"の記憶情報に対応した読み出し電圧VR1とVRの
差電圧VD1は大きくなり、“0"の記憶情報に対応したセ
ル読み出し電圧VR0とVRの差電圧VD0は小さくなり、読み
出されたセルの記憶情報によってセンスアンプの特性が
変わるという不都合が生じてしまう。
このようにリファレンス電圧が電源電圧の1/2より低い
ということは、センス・アンプ回路の増幅動作におい
て、メモリセル情報の“1"の読出しと、“0"の導出しと
で増幅すべき差信号の大きさが異なることを意味し、従
来のセンス・アンプ回路は等しい動作マージンを確保で
きないという問題点があった。
ということは、センス・アンプ回路の増幅動作におい
て、メモリセル情報の“1"の読出しと、“0"の導出しと
で増幅すべき差信号の大きさが異なることを意味し、従
来のセンス・アンプ回路は等しい動作マージンを確保で
きないという問題点があった。
本発明の目的は、電源電圧のほぼ1/2のリファレンス電
圧を発生し、“0",“1"読出し時の動作マージンをほぼ
等しくしたセンス・アンプ回路を提供することにある。
圧を発生し、“0",“1"読出し時の動作マージンをほぼ
等しくしたセンス・アンプ回路を提供することにある。
〔問題点を解決するための手段〕 本発明のメモリ回路は、一対のビット線に接続される一
対の交差接続点と前記交差接続点でゲートとソースおよ
びドレインの一方が互いに交差して接続されソースおよ
びドレインの他方が共に共通節点に接続された一対のト
ランジスタよりなるフリップ・フロップ、前記フリップ
・フロップの共通節点と基準電位点との間に接続され前
記フリップ・フロップを活性化する活性化手段、ならび
に前記フリップ・フロップによる増幅終了後、高電位側
のビット線を電源電圧に引き上げるためのコンデンサを
含んでそれぞれのビット線に設けられたプルアップ回路
を有するメモリ回路において、前記コンデンサの容量と
前記フリップ・フロップの共通節点の容量の和にほぼ等
しい容量を有し、前記電源電圧に充電される容量素子
と、前記一対のビット線とともに前記容量素子を短絡す
る短絡手段とを備えたことを特徴とする。
対の交差接続点と前記交差接続点でゲートとソースおよ
びドレインの一方が互いに交差して接続されソースおよ
びドレインの他方が共に共通節点に接続された一対のト
ランジスタよりなるフリップ・フロップ、前記フリップ
・フロップの共通節点と基準電位点との間に接続され前
記フリップ・フロップを活性化する活性化手段、ならび
に前記フリップ・フロップによる増幅終了後、高電位側
のビット線を電源電圧に引き上げるためのコンデンサを
含んでそれぞれのビット線に設けられたプルアップ回路
を有するメモリ回路において、前記コンデンサの容量と
前記フリップ・フロップの共通節点の容量の和にほぼ等
しい容量を有し、前記電源電圧に充電される容量素子
と、前記一対のビット線とともに前記容量素子を短絡す
る短絡手段とを備えたことを特徴とする。
（１）式で示したようにリファレンス電圧はビット線容
量およびセンス・アンプ回路の寄生容量とで決定されて
いる。本発明では、予め電源電圧に充電された付加コン
デンサをビット線に短絡するため、このコンデンサ容量
をCXとし、これを電源電圧VCCに充電してあったと仮定
すると、リファレンス電圧VRは次式 で表わされる。ここで CX≒CA＋CS ……（３） と設定すれば（２）式で明らかなようにVR≒1/2 VCCと
なり、電源電圧VCCのほぼ1/2のリファレンス電圧を得る
ことができる。従って、センス・アンプ回路の動作は
“0",“1"読出しにおいてほぼ等しくなり、動作マージ
ンのアンバランスをなくすことができる。
量およびセンス・アンプ回路の寄生容量とで決定されて
いる。本発明では、予め電源電圧に充電された付加コン
デンサをビット線に短絡するため、このコンデンサ容量
をCXとし、これを電源電圧VCCに充電してあったと仮定
すると、リファレンス電圧VRは次式 で表わされる。ここで CX≒CA＋CS ……（３） と設定すれば（２）式で明らかなようにVR≒1/2 VCCと
なり、電源電圧VCCのほぼ1/2のリファレンス電圧を得る
ことができる。従って、センス・アンプ回路の動作は
“0",“1"読出しにおいてほぼ等しくなり、動作マージ
ンのアンバランスをなくすことができる。
本発明の第１の実施例について第１図を参照して説明す
る。第１図において第３図と対応する部分は同一の参照
符号によって示す。本実施例では第３図の短絡用トラン
ジスタQ11に代って、ビット線Ｂと共通節点NCとを短絡
するトランジスタQ20とビット線と共通節点NCとを短
絡するトランジスタQ21を設け、これらのトランジスタQ
20,Q21をクロックφＢによってオンさせることによって
ビット線B,共通節点を同時に短絡する。コンデンサCX
は節点NCの容量CSとコンデンサC1,C2の容量CAの和の容
量を有する。コンデンサCXの一端は接地され、他端はク
ロックφPAをゲートに受ける充電トランジスタQ23を介
して電源VCCに接続される。このコンデンサCXの他端は
ゲートにクロックφＰが印加されたトランジスタQ22を
介して共通節点NCに接続される。
る。第１図において第３図と対応する部分は同一の参照
符号によって示す。本実施例では第３図の短絡用トラン
ジスタQ11に代って、ビット線Ｂと共通節点NCとを短絡
するトランジスタQ20とビット線と共通節点NCとを短
絡するトランジスタQ21を設け、これらのトランジスタQ
20,Q21をクロックφＢによってオンさせることによって
ビット線B,共通節点を同時に短絡する。コンデンサCX
は節点NCの容量CSとコンデンサC1,C2の容量CAの和の容
量を有する。コンデンサCXの一端は接地され、他端はク
ロックφPAをゲートに受ける充電トランジスタQ23を介
して電源VCCに接続される。このコンデンサCXの他端は
ゲートにクロックφＰが印加されたトランジスタQ22を
介して共通節点NCに接続される。
第５図を参照して第１図の実施例の動作について説明す
る。時刻T1以前はパルスφPAが高レベルであり、コンデ
ンサCXはVCCに充電されている。時刻T1でパルスφＢが
立上りトランジスタQ20,Q21をオンさせてビット線B,
かよび共通節点NCを短絡する。これによりビット線B,
の電位は上記（１）式で与えられる中間電位へと移行す
る。時刻T3でパルスφＣを立上らせてトランジスタQ22
をオンさせてコンデンサCXに充電された電荷を節点NCお
よびビット線B,にトランジスタQ20,Q21を介して伝達
する。これによって（２）式で示したようにビット線B,
の電位はほぼ へと補正される。時刻T4でパルスφＰが立上り、第１図
の場合と同様にしてコンデンサC1,C2がVCCに充電され、
時刻T5でパルスφB,φC,φＰが立下りリセット期間は終
了する。時刻T5でφＣが立下ってトランジスタQ22がオ
フし、コンデンサCXは節点NCから分離されているためコ
ンデンサCXの充電が可能となるためφPAは立上ってコン
デンサCXの充電を行なう。他方時刻T7でワード線の一つ
が（例えばWL2）選択されてビット線（例えば）にセ
ル情報（例えば“0"）が読み出される。時刻T8でパルス
φＳが立上りフリップ・フロップ（Q1,Q2）が活性化し
てビット線B,間の電位差を略 迄に拡大する。次に時刻T9でパルスφＡを立上らせ、高
電位側のビット線Ｂ側のトランジスタQ4,Q5をオンさせ
てビット線Ｂの電位をVCCへ昇圧させて増幅動作を完了
する。本発明によればコンデンサCXに充電された電荷に
よってビット線B,のプリチャージ電圧をほぼ に設定することができ、セルからの“1"レベルの読み出
しに対しても、“0"レベルの読み出しに対しても同一の
差電圧VP1,VP0をセンスアンプに与えることができる。
ただし実際にセンスアンプの入力点に与えられる電圧は
Ｋ・VP1（VP0）（Ｋはビット線の容量CBとセルの容量CM
との容量分割できまる係数で１より小さい値）となる。
る。時刻T1以前はパルスφPAが高レベルであり、コンデ
ンサCXはVCCに充電されている。時刻T1でパルスφＢが
立上りトランジスタQ20,Q21をオンさせてビット線B,
かよび共通節点NCを短絡する。これによりビット線B,
の電位は上記（１）式で与えられる中間電位へと移行す
る。時刻T3でパルスφＣを立上らせてトランジスタQ22
をオンさせてコンデンサCXに充電された電荷を節点NCお
よびビット線B,にトランジスタQ20,Q21を介して伝達
する。これによって（２）式で示したようにビット線B,
の電位はほぼ へと補正される。時刻T4でパルスφＰが立上り、第１図
の場合と同様にしてコンデンサC1,C2がVCCに充電され、
時刻T5でパルスφB,φC,φＰが立下りリセット期間は終
了する。時刻T5でφＣが立下ってトランジスタQ22がオ
フし、コンデンサCXは節点NCから分離されているためコ
ンデンサCXの充電が可能となるためφPAは立上ってコン
デンサCXの充電を行なう。他方時刻T7でワード線の一つ
が（例えばWL2）選択されてビット線（例えば）にセ
ル情報（例えば“0"）が読み出される。時刻T8でパルス
φＳが立上りフリップ・フロップ（Q1,Q2）が活性化し
てビット線B,間の電位差を略 迄に拡大する。次に時刻T9でパルスφＡを立上らせ、高
電位側のビット線Ｂ側のトランジスタQ4,Q5をオンさせ
てビット線Ｂの電位をVCCへ昇圧させて増幅動作を完了
する。本発明によればコンデンサCXに充電された電荷に
よってビット線B,のプリチャージ電圧をほぼ に設定することができ、セルからの“1"レベルの読み出
しに対しても、“0"レベルの読み出しに対しても同一の
差電圧VP1,VP0をセンスアンプに与えることができる。
ただし実際にセンスアンプの入力点に与えられる電圧は
Ｋ・VP1（VP0）（Ｋはビット線の容量CBとセルの容量CM
との容量分割できまる係数で１より小さい値）となる。
次に第２図を参照して本発明の第２の実施例について説
明する。
明する。
本実施例ではビット線ＢとコンデンサCXの充電端NAとを
トランジスタQ22′で接続し、ビット線と充電端NAと
をトランジスタQ21′で接続し、パルスφＢによってト
ランジスタQ20′,Q21′をオンさせてコンデンサCXの充
電端NA、ビット線B,を同時に短絡するようにしたもの
である。本実施例では第１図のトランジスタQ22および
パルスφＣが不用となっている点を除いて第１図の回路
と同様の動作をするものである。
トランジスタQ22′で接続し、ビット線と充電端NAと
をトランジスタQ21′で接続し、パルスφＢによってト
ランジスタQ20′,Q21′をオンさせてコンデンサCXの充
電端NA、ビット線B,を同時に短絡するようにしたもの
である。本実施例では第１図のトランジスタQ22および
パルスφＣが不用となっている点を除いて第１図の回路
と同様の動作をするものである。
このように第１、第２の実施例とも、コンデンサCXの容
量は、（３）式を満たすように、すなわちコンデンサ
C1,C2の容量とフリップ・フロップの共通節点の容量の
和にほぼ等しくなるように選定されている。そして、こ
のコンデンサCXは制御信号φPAによりビット線B,の短
絡時迄に電源電圧VCCに予め充電されている。したがっ
て、第一の実施例では制御信号φＢによりトランジスタ
Q20,（Q20′）,Q21（Q21′）がオンすると、ビット線B,
は互いに短絡され、さらにコンデンサCXにも短絡さ
れ、リファレンス電圧VRは電源電圧VCCのほぼ1/2とな
る。
量は、（３）式を満たすように、すなわちコンデンサ
C1,C2の容量とフリップ・フロップの共通節点の容量の
和にほぼ等しくなるように選定されている。そして、こ
のコンデンサCXは制御信号φPAによりビット線B,の短
絡時迄に電源電圧VCCに予め充電されている。したがっ
て、第一の実施例では制御信号φＢによりトランジスタ
Q20,（Q20′）,Q21（Q21′）がオンすると、ビット線B,
は互いに短絡され、さらにコンデンサCXにも短絡さ
れ、リファレンス電圧VRは電源電圧VCCのほぼ1/2とな
る。
ここで256KビットRAMを例としてCXの値を例示すると、
共通節点CSの値は0.1pF,コンデンサC1,C2の容量CAは0.0
5pFであるからCXはCX＝CA＋CS＝0.05＋0.1＝0.15pFとな
る。
共通節点CSの値は0.1pF,コンデンサC1,C2の容量CAは0.0
5pFであるからCXはCX＝CA＋CS＝0.05＋0.1＝0.15pFとな
る。
第６図に本発明の第３の実施例を示す。本実施例は第１
図の実施例の変型例であり、コンデンサCX′，トランジ
スタQ22,Q23の充電電圧補償回路を複数のセンスアンプ
に共通に設けたものである。また放電用トランジスタQ
12′も共通に設けている。すなわち、ビット線対B1,
１〜BN,Ｎに接続するセンスアンプの共通節点NC1〜N
CNにコンデンサCX′の充電端をトランジスタQ22を介し
て共通に接続したものである。本実施例ではこのため、
コンデンサCX′の容量を第１図の場合の容量CXに対して
ビット線対の数ｎ倍、CX′＝ｎ・CXとする。よって256K
ビットダイナミックメモリではビット線対の数は1024の
ビット線対、すなわちセンスアンプがあるから、CX′の
容量は CX′＝1024×（CA＋CS）＝1024×（0.05＋0.1）pF≒154
pFとなる。
図の実施例の変型例であり、コンデンサCX′，トランジ
スタQ22,Q23の充電電圧補償回路を複数のセンスアンプ
に共通に設けたものである。また放電用トランジスタQ
12′も共通に設けている。すなわち、ビット線対B1,
１〜BN,Ｎに接続するセンスアンプの共通節点NC1〜N
CNにコンデンサCX′の充電端をトランジスタQ22を介し
て共通に接続したものである。本実施例ではこのため、
コンデンサCX′の容量を第１図の場合の容量CXに対して
ビット線対の数ｎ倍、CX′＝ｎ・CXとする。よって256K
ビットダイナミックメモリではビット線対の数は1024の
ビット線対、すなわちセンスアンプがあるから、CX′の
容量は CX′＝1024×（CA＋CS）＝1024×（0.05＋0.1）pF≒154
pFとなる。
本発明は以上説明したように、予め電源電圧に充電さ
れ、アクティブ・プルアップ回路のコンデンサの容量と
フリップ・フロップの共通節点の容量の和にほぼ等しい
容量を有し、両ビット線の短絡時に両ビット線に同時に
短絡されるコンデンサを備えることにより、電源電圧の
ほぼ1/2のリファレンス電圧を発生し、したがって“0",
“1"読出し時の動作マージンがほぼ等しくなるという効
果を有する。
れ、アクティブ・プルアップ回路のコンデンサの容量と
フリップ・フロップの共通節点の容量の和にほぼ等しい
容量を有し、両ビット線の短絡時に両ビット線に同時に
短絡されるコンデンサを備えることにより、電源電圧の
ほぼ1/2のリファレンス電圧を発生し、したがって“0",
“1"読出し時の動作マージンがほぼ等しくなるという効
果を有する。
第１図は本発明によるセンス・アンプ回路の一実施例の
回路図、第２図は本発明によるセンス・アンプ回路の他
の実施例の回路図、第３図はセンス・アンプ回路の従来
例の回路図である。 第４図，第５図はそれぞれ、従来例、本発明の実施例の
動作を説明するタイミング図である。 第６図は本発明の他の実施例を示す図である。 Q1,Q2,…,Q11,Q21,Q22,…,Q23……MOSトランジスタ、
C1,C2,CX……コンデンサ、φP,φPA,φB,φC,φA,φＳ
……制御信号。
回路図、第２図は本発明によるセンス・アンプ回路の他
の実施例の回路図、第３図はセンス・アンプ回路の従来
例の回路図である。 第４図，第５図はそれぞれ、従来例、本発明の実施例の
動作を説明するタイミング図である。 第６図は本発明の他の実施例を示す図である。 Q1,Q2,…,Q11,Q21,Q22,…,Q23……MOSトランジスタ、
C1,C2,CX……コンデンサ、φP,φPA,φB,φC,φA,φＳ
……制御信号。
Claims (1)
- 【請求項１】一対のビット線に接続される一対の交差接
続点と前記交差接続点でゲートとソース及びドレインの
一方が互いに交差して接続されソースおよびドレインの
他方が共に共通節点に接続された一対のトランジスタよ
りなるフリップ・フロップ、前記フリップ・フロップの
共通節点と基準電圧との間に接続され前記フリップ・フ
ロップを活性化する活性化手段、ならびに前記フリップ
・フロップによる増幅終了後、高電位側のビット線を電
源電圧に引き上げるためのコンデンサを含んでそれぞれ
のビット線に設けられたプルアップ回路を有するメモリ
回路において、前記コンデンサの容量と前記フリップ・
フロップの共通節点の容量の和にほぼ等しい容量を有
し、前記基準電圧点と第２の節点間に設けられる容量素
子と、所定時間前記容量素子を前記電源電圧に充電する
手段と、前記容量素子が充電された後に前記一対のビッ
ト線とともに前記容量素子の一端を短絡する短絡手段と
を備えたことを特徴とするメモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1587785 | 1985-01-30 | ||
| JP60-15877 | 1985-01-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JPH0793010B2 true JPH0793010B2 (ja) | 1995-10-09 |
Family
ID=11901019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61019418A Expired - Lifetime JPH0793010B2 (ja) | 1985-01-30 | 1986-01-30 | メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
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| EP (1) | EP0189908B1 (ja) |
| JP (1) | JPH0793010B2 (ja) |
| DE (1) | DE3687005T2 (ja) |
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| EP4471773B1 (en) * | 2023-05-31 | 2025-12-10 | STMicroelectronics International N.V. | Memory device comprising a sense amplifier circuit and method of operation |
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|---|---|---|---|---|
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| JPS59132492A (ja) * | 1982-12-22 | 1984-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59188887A (ja) * | 1983-04-11 | 1984-10-26 | Nec Corp | ダイナミツクメモリの駆動方法 |
| US4608670A (en) * | 1984-08-02 | 1986-08-26 | Texas Instruments Incorporated | CMOS sense amplifier with N-channel sensing |
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-
1986
- 1986-01-29 EP EP86101143A patent/EP0189908B1/en not_active Expired
- 1986-01-29 DE DE8686101143T patent/DE3687005T2/de not_active Expired - Fee Related
- 1986-01-30 US US06/824,030 patent/US4733373A/en not_active Expired - Fee Related
- 1986-01-30 JP JP61019418A patent/JPH0793010B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
| US4733373A (en) | 1988-03-22 |
| EP0189908A3 (en) | 1990-01-10 |
| DE3687005D1 (de) | 1992-12-03 |
| DE3687005T2 (de) | 1993-03-25 |
| EP0189908B1 (en) | 1992-10-28 |
| EP0189908A2 (en) | 1986-08-06 |
| JPS6231092A (ja) | 1987-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |