JPH0793031B2 - アクセス制御システム - Google Patents
アクセス制御システムInfo
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- JPH0793031B2 JPH0793031B2 JP2827687A JP2827687A JPH0793031B2 JP H0793031 B2 JPH0793031 B2 JP H0793031B2 JP 2827687 A JP2827687 A JP 2827687A JP 2827687 A JP2827687 A JP 2827687A JP H0793031 B2 JPH0793031 B2 JP H0793031B2
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- memory cell
- signal
- address
- sense amplifier
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶技術さらには、半導体集積回路
化された読出し専用メモリに適用して特に有効な技術に
関し、例えば１列分のメモリセルが互いに直列接続され
てなるいわゆる縦形ROM（リード・オンリ・メモリ）を
備えたアクセス制御システムに適用して有効な技術に関
する。
化された読出し専用メモリに適用して特に有効な技術に
関し、例えば１列分のメモリセルが互いに直列接続され
てなるいわゆる縦形ROM（リード・オンリ・メモリ）を
備えたアクセス制御システムに適用して有効な技術に関
する。
［従来の技術］ 従来、不揮発性メモリの１つであるマスクROMには、い
わゆる縦形ROMと横形ROMとがある。このうち横形ROM
は、メモリセルをデータ線と回路の接地電位との間に並
列に配置する方式であり、高速な読出しが行なえる。一
方、縦形ROMは直列接続された各メモリセルを構成するM
OSトランジスタのソース、ドレイン領域としての拡散層
がビット線の役割を果たすため、各メモリセルに対して
アルミニウムもしくはポリシリコン等からなるビット線
を接続することつまり接続孔を設けることが不用であ
る。そのため、縦形ROMは横形ROMに比べて高集積化が容
易である。
わゆる縦形ROMと横形ROMとがある。このうち横形ROM
は、メモリセルをデータ線と回路の接地電位との間に並
列に配置する方式であり、高速な読出しが行なえる。一
方、縦形ROMは直列接続された各メモリセルを構成するM
OSトランジスタのソース、ドレイン領域としての拡散層
がビット線の役割を果たすため、各メモリセルに対して
アルミニウムもしくはポリシリコン等からなるビット線
を接続することつまり接続孔を設けることが不用であ
る。そのため、縦形ROMは横形ROMに比べて高集積化が容
易である。
［発明が解決しようとする問題点］ しかながら、縦形ROMにあっては、直列接続された１列
分のメモリセルに電流を流して記憶情報の読出しを行な
うので、読出し速度が横形ROMに比べてかなり遅くな
る。一方、横形ROMは、縦形ROMに比べて高速ではある
が、高集積化が困難であり、チップサイズが大きくなる
という問題点があった。
分のメモリセルに電流を流して記憶情報の読出しを行な
うので、読出し速度が横形ROMに比べてかなり遅くな
る。一方、横形ROMは、縦形ROMに比べて高速ではある
が、高集積化が困難であり、チップサイズが大きくなる
という問題点があった。
縦形ROMおよび横形ROMの相違については、［株］朝倉書
店、1981年６月30日発行、「集積回路応用ハンドブッ
ク」第358頁〜第386頁参照。
店、1981年６月30日発行、「集積回路応用ハンドブッ
ク」第358頁〜第386頁参照。
この発明の目的は、高集積化かつ高速化可能にマスクRO
Mをアクセスできるアクセス制御システムを提供するこ
とにある。
Mをアクセスできるアクセス制御システムを提供するこ
とにある。
この発明の他の目的は、実質的なアクセスタイムを短縮
できるようにマスクROMをアクセスできるアクセス制御
システムを提供することにある。
できるようにマスクROMをアクセスできるアクセス制御
システムを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、メモリセルアレイ内の各列ごとにメモリセル
を構成するMOSトランジスタが直列に接続されてなる縦
形マスクROMにおいて、所定数のメモリセル列ごとに共
通のセンスアンプをそれぞれ設け、かつそれらのセンス
アンプの中から一つを選択的してメインアンプに接続す
る選択スイッチを設けるとともに、アドレス遷移検出回
路を設けて、センスアンプに保持されているデータが変
化するような大幅なアドレス遷移があった場合に、すな
わち、メモリセルアレイ内でメモリセルを選択するアド
レス信号が変化される場合、換言すれば、センスアンプ
の出力に接続される選択スイッチを選択するためのアド
レス信号以外のアドレス信号が変化される場合に、それ
を外部へ知らせる信号を出力する端子を設けるようにす
るものである。このように構成された縦型マスクROMの
ようなROMを備えるアクセス制御システムは更に、上記R
OMをリードアクセスするためのアドレス信号を出力する
と共に、そのリードアクセスサイクルタイムを上記セン
スアンプの選択からリードデータの出力までとし、更に
リードすべきデータの取込みタイミングを遅延させるた
めのウェイト信号の入力端子を備えた中央処理装置と、
上記アドレス遷移検出回路による検出信号の出力端子に
入力が結合されると共に、上記ウェイト信号の入力端子
に出力端子が結合され、上記検出信号が、メモリセルア
レイ内のメモリセルを選択するためのアドレス信号の変
化を示すとき、当該メモリセルの選択動作からセンスア
ンプ出力が確定するまでの時間を少なくとも上記中央処
理装置による動作のウェイト時間として指示するための
ウェイト信号を出力するウェイト信号形成回路と、を備
えるものである。
を構成するMOSトランジスタが直列に接続されてなる縦
形マスクROMにおいて、所定数のメモリセル列ごとに共
通のセンスアンプをそれぞれ設け、かつそれらのセンス
アンプの中から一つを選択的してメインアンプに接続す
る選択スイッチを設けるとともに、アドレス遷移検出回
路を設けて、センスアンプに保持されているデータが変
化するような大幅なアドレス遷移があった場合に、すな
わち、メモリセルアレイ内でメモリセルを選択するアド
レス信号が変化される場合、換言すれば、センスアンプ
の出力に接続される選択スイッチを選択するためのアド
レス信号以外のアドレス信号が変化される場合に、それ
を外部へ知らせる信号を出力する端子を設けるようにす
るものである。このように構成された縦型マスクROMの
ようなROMを備えるアクセス制御システムは更に、上記R
OMをリードアクセスするためのアドレス信号を出力する
と共に、そのリードアクセスサイクルタイムを上記セン
スアンプの選択からリードデータの出力までとし、更に
リードすべきデータの取込みタイミングを遅延させるた
めのウェイト信号の入力端子を備えた中央処理装置と、
上記アドレス遷移検出回路による検出信号の出力端子に
入力が結合されると共に、上記ウェイト信号の入力端子
に出力端子が結合され、上記検出信号が、メモリセルア
レイ内のメモリセルを選択するためのアドレス信号の変
化を示すとき、当該メモリセルの選択動作からセンスア
ンプ出力が確定するまでの時間を少なくとも上記中央処
理装置による動作のウェイト時間として指示するための
ウェイト信号を出力するウェイト信号形成回路と、を備
えるものである。
［作用］ 上記した手段によれば、一度に複数のメモリセルのデー
タを読み出してセンスアンプに保持させることができる
ため、センスアンプに保持されたデータ中から所望のデ
ータを読み出す場合には選択スイッチを切り換えるだけ
で直ちにデータを得ることができ、しかもセンスアンプ
に所望のデータが保持されているか否か外部から容易に
知ることができるため、換言すれば、センスアンプの出
力を選択し直すだけでよいのか、或はメモリセルの選択
動作からやり直さなければならないのかを、中央処理装
置はアドレス遷移検出回路の出力に基づいて形成される
ウェイト信号によって検出することができるため、中央
処理装置は読出し所要時間に合わせたアクセスをソフト
ウェアに依存することなく行うことができ、これによっ
てROMに対する高速アクセスが実現される。
タを読み出してセンスアンプに保持させることができる
ため、センスアンプに保持されたデータ中から所望のデ
ータを読み出す場合には選択スイッチを切り換えるだけ
で直ちにデータを得ることができ、しかもセンスアンプ
に所望のデータが保持されているか否か外部から容易に
知ることができるため、換言すれば、センスアンプの出
力を選択し直すだけでよいのか、或はメモリセルの選択
動作からやり直さなければならないのかを、中央処理装
置はアドレス遷移検出回路の出力に基づいて形成される
ウェイト信号によって検出することができるため、中央
処理装置は読出し所要時間に合わせたアクセスをソフト
ウェアに依存することなく行うことができ、これによっ
てROMに対する高速アクセスが実現される。
［実施例］ 第１図には、本発明に係るアクセス制御システムに適用
されるマスクROMの基本構成の一例が示されている。
されるマスクROMの基本構成の一例が示されている。
この実施例のメモリセルアレイＭ−ARYは、各々が一つ
のメモリセルを構成するMOSトランジスタMCがｍ個直列
に接続されたメモリセル列が複数個集まって構成されて
いる。そして、各メモリセル列の一端は回路の接地点に
接続され、他端はカラムスイッチQyを介してセンスアン
プSAに接続されている。しかも、センスアンプSAは、ｎ
個のメモリセル列に対して共通に設けられており、列デ
コーダＣ−DECによって択一的に導通状態にされるカラ
ムスィッチQyによりｎ個のメモリセル列のうち一つが選
択的にセンスアンプSAに接続されるようになっている。
のメモリセルを構成するMOSトランジスタMCがｍ個直列
に接続されたメモリセル列が複数個集まって構成されて
いる。そして、各メモリセル列の一端は回路の接地点に
接続され、他端はカラムスイッチQyを介してセンスアン
プSAに接続されている。しかも、センスアンプSAは、ｎ
個のメモリセル列に対して共通に設けられており、列デ
コーダＣ−DECによって択一的に導通状態にされるカラ
ムスィッチQyによりｎ個のメモリセル列のうち一つが選
択的にセンスアンプSAに接続されるようになっている。
また、各メモリセル列のうち同一行（図面では縦方向の
一列）に属するメモリセルMCは、ゲート電極が同一のワ
ード線Ｗに接続され、ｍ本のワード線W1〜Wmのうち１つ
が、行デコーダＲ−DECによって0Vのような選択レベル
にされる。メモリセルMCを構成する各MOSトランジスタ
は、書込みデータ“1"または“0"に応じてそのしきい値
電圧が例えば−3Vまたは1Vに設定されている。そして、
ｍ本のうち選択されたワード線以外のワード線が5Vのよ
うな非選択レベルにされる。これにより、各メモリセル
列のうち（ｍ−１）個の非選択のMOSトランジスタは、
その書込みデータのいかんにかかわらずオン状態にされ
る。一方、ｍ個のMOSトランジスタのうち選択レベル（0
V）の電圧の印加されたセルは、書込みデータすなわち
しきい値電圧に応じてオン状態またはオフ状態にされ
る。従って、このときセンスアンプSAに接続されている
メモリセル列では、選択されたセルのMOSトランジスタ
がオン状態であれば接地点に向かって電流が流れ、オフ
状態であれば電流が流れない。この電流の違いをセンス
アンプSAが検出することにより、データの読出しが行な
われる。
一列）に属するメモリセルMCは、ゲート電極が同一のワ
ード線Ｗに接続され、ｍ本のワード線W1〜Wmのうち１つ
が、行デコーダＲ−DECによって0Vのような選択レベル
にされる。メモリセルMCを構成する各MOSトランジスタ
は、書込みデータ“1"または“0"に応じてそのしきい値
電圧が例えば−3Vまたは1Vに設定されている。そして、
ｍ本のうち選択されたワード線以外のワード線が5Vのよ
うな非選択レベルにされる。これにより、各メモリセル
列のうち（ｍ−１）個の非選択のMOSトランジスタは、
その書込みデータのいかんにかかわらずオン状態にされ
る。一方、ｍ個のMOSトランジスタのうち選択レベル（0
V）の電圧の印加されたセルは、書込みデータすなわち
しきい値電圧に応じてオン状態またはオフ状態にされ
る。従って、このときセンスアンプSAに接続されている
メモリセル列では、選択されたセルのMOSトランジスタ
がオン状態であれば接地点に向かって電流が流れ、オフ
状態であれば電流が流れない。この電流の違いをセンス
アンプSAが検出することにより、データの読出しが行な
われる。
さらに、この実施例では、ｎ本のメモリセル列ごとに設
けられたセンスアンプSAが選択スイッチQsを介して、共
通I/O線CLに接続可能にされている。共通I/O線CLには、
メインアンプMAが接続されている。上記選択スイッチQs
は、アドレスの下位数ビットをデコードするデコーダDE
Cからの選択信号SELによって、いずれか一つがオン状態
にされ、対応するセンスアンプSAを共通I/O線CLに接続
させる。これによって、センスアンプSAに保持されてい
た読出しデータは、メインアンプMAで増幅され、出力バ
ッファDOBにより、外部へ出力されるようにされてい
る。
けられたセンスアンプSAが選択スイッチQsを介して、共
通I/O線CLに接続可能にされている。共通I/O線CLには、
メインアンプMAが接続されている。上記選択スイッチQs
は、アドレスの下位数ビットをデコードするデコーダDE
Cからの選択信号SELによって、いずれか一つがオン状態
にされ、対応するセンスアンプSAを共通I/O線CLに接続
させる。これによって、センスアンプSAに保持されてい
た読出しデータは、メインアンプMAで増幅され、出力バ
ッファDOBにより、外部へ出力されるようにされてい
る。
なお、ROMが例えば１バイト（８ビット）単位でデータ
の読出しが行なえるように構成されたタイプのものにお
いては、第１図に示されているようなメモリセル群とセ
ンスアンプ列およびメインアンプからなる回路を、チッ
プ上に８個ずつ設けてやればよい。
の読出しが行なえるように構成されたタイプのものにお
いては、第１図に示されているようなメモリセル群とセ
ンスアンプ列およびメインアンプからなる回路を、チッ
プ上に８個ずつ設けてやればよい。
上記実施例（第１図）で、例えばメモリセルアレイが10
24本のメモリセル列からなり、ｎ＝８すなわち８本のメ
モリセル列ごとに一つのセンスアンプSAが設けられてい
る場合を考えると、その場合、一回のアドレス信号の供
給によって各メモリセル群（ｍ×ｎ）から一つずつ計12
8個のデータが読み出され、128個のセンスアンプSAに保
持される。
24本のメモリセル列からなり、ｎ＝８すなわち８本のメ
モリセル列ごとに一つのセンスアンプSAが設けられてい
る場合を考えると、その場合、一回のアドレス信号の供
給によって各メモリセル群（ｍ×ｎ）から一つずつ計12
8個のデータが読み出され、128個のセンスアンプSAに保
持される。
そして、選択スイッチQsによってそのうち一つのセンス
アンプSAに保持されているデータがメインアンプMAに送
られて増幅される。
アンプSAに保持されているデータがメインアンプMAに送
られて増幅される。
しかして、次に供給されたアドレスが、行デコーダＲ−
DECおよび列デコーダＣ−DECから出力される選択信号を
変化させないようなもの、すなわち、既に128個のセン
スアンプSAの中の一つ保持されているようなものである
場合には、デコーダDECからの選択信号SELによって、選
択スイッチQsが切り換えられることにより、センスアン
プSAに保持されているデータが直ちにメインアンプMAに
送られて増幅される。
DECおよび列デコーダＣ−DECから出力される選択信号を
変化させないようなもの、すなわち、既に128個のセン
スアンプSAの中の一つ保持されているようなものである
場合には、デコーダDECからの選択信号SELによって、選
択スイッチQsが切り換えられることにより、センスアン
プSAに保持されているデータが直ちにメインアンプMAに
送られて増幅される。
従って、仮りに１回目のアクセスによりデータが読み出
されるまでのアクセスタイムが２μ秒であって、以後セ
ンスアンプSA内に保持されているデータを読み出すのに
要するアクセスタイムが80n秒であるようなROMを想定す
る。すると、このようなROMで、128個のセンスアンプSA
に保持されているデータを連続して読み出すような場合
には、トータルで約12μ秒（２μｓ＋127×80ns）の時
間で済む。つまり、平均アクセスタイムは95n秒とな
る。これに対し、すべてのメモリセルが同一のセンスア
ンプに接続されていた従来の縦形ROMでは256μ秒要する
ので、およそ21倍高速化されることになる。この平均ア
クセスタイム95n秒は、全てのデータが連続して読み出
される場合を仮定したものであるが、大容量ROMの使用
目的（例えばプログラムの格納）を考えると、そのアド
レッシングには局所性に基づく連続性があるので十分に
期待することができる値である。
されるまでのアクセスタイムが２μ秒であって、以後セ
ンスアンプSA内に保持されているデータを読み出すのに
要するアクセスタイムが80n秒であるようなROMを想定す
る。すると、このようなROMで、128個のセンスアンプSA
に保持されているデータを連続して読み出すような場合
には、トータルで約12μ秒（２μｓ＋127×80ns）の時
間で済む。つまり、平均アクセスタイムは95n秒とな
る。これに対し、すべてのメモリセルが同一のセンスア
ンプに接続されていた従来の縦形ROMでは256μ秒要する
ので、およそ21倍高速化されることになる。この平均ア
クセスタイム95n秒は、全てのデータが連続して読み出
される場合を仮定したものであるが、大容量ROMの使用
目的（例えばプログラムの格納）を考えると、そのアド
レッシングには局所性に基づく連続性があるので十分に
期待することができる値である。
第２図には、第１図に示されるマスクROMの全体的な一
例ブロック図が示されている。
例ブロック図が示されている。
この実施例では、マスクROM内に、マイクロコンピュー
タ等外部から供給されるアドレス信号のうち、行アドレ
ス信号と列アドレスに相当する信号を監視してアドレス
が変化したときに検出信号（パルス）を出力するアドレ
ス遷移検出回路ATDが設けられている。また、チップに
は、このアドレス遷移検出回路ATDにおける検出信号ａ
を外部へ出力するための外部端子ATが設けられている。
なお、第２図において、符号ADB1,ADB2で示されている
のは、それぞれアドレスバッファ回路である。
タ等外部から供給されるアドレス信号のうち、行アドレ
ス信号と列アドレスに相当する信号を監視してアドレス
が変化したときに検出信号（パルス）を出力するアドレ
ス遷移検出回路ATDが設けられている。また、チップに
は、このアドレス遷移検出回路ATDにおける検出信号ａ
を外部へ出力するための外部端子ATが設けられている。
なお、第２図において、符号ADB1,ADB2で示されている
のは、それぞれアドレスバッファ回路である。
第３図には、第２図に示すマスクROMを用いたアクセス
制御システムの一例が示されている。
制御システムの一例が示されている。
すなわち、上記マスクROM1から出力されるアドレス遷移
検出信号ａは、単安定マルチバイブレータを用いたウェ
イト信号形成回路２に入力されて、アドレス遷移後のア
クセスに必要な時間（約２μｓ）に相当するパルス幅の
ウェィト信号が形成される。そして、このウェィト信号
が、例えば68000系CPUのような非同期型マイクロコンピ
ュータ３のデータ転送アクノリッジ信号入力端子▲
▼に入力されるようにされている。なお、第３図
において、４はマイクロコンピュータから出力されるア
ドレス信号をデコードしてマスクROMに対するチップセ
レクト信号やアウトイネーブル信号のような制御信号を
形成するデコーダである。
検出信号ａは、単安定マルチバイブレータを用いたウェ
イト信号形成回路２に入力されて、アドレス遷移後のア
クセスに必要な時間（約２μｓ）に相当するパルス幅の
ウェィト信号が形成される。そして、このウェィト信号
が、例えば68000系CPUのような非同期型マイクロコンピ
ュータ３のデータ転送アクノリッジ信号入力端子▲
▼に入力されるようにされている。なお、第３図
において、４はマイクロコンピュータから出力されるア
ドレス信号をデコードしてマスクROMに対するチップセ
レクト信号やアウトイネーブル信号のような制御信号を
形成するデコーダである。
従って、この実施例のマスクROMを用いた第３図のよう
なシステムでは、アドレスが最初に与えられるか、行ア
ドレスおよび列アドレスに相当するアドレスが変化した
場合に、アドレス遷移検出回路ATDから検出信号が出力
される。その結果、対応するメモリセルのアクセスに必
要な時間幅を有するウェィト信号が形成されてマイクロ
コンピュータ３の▲▼端子に入力され、アク
セスに必要な時間だけバス上のデータの読み込みが待た
せるようになる。
なシステムでは、アドレスが最初に与えられるか、行ア
ドレスおよび列アドレスに相当するアドレスが変化した
場合に、アドレス遷移検出回路ATDから検出信号が出力
される。その結果、対応するメモリセルのアクセスに必
要な時間幅を有するウェィト信号が形成されてマイクロ
コンピュータ３の▲▼端子に入力され、アク
セスに必要な時間だけバス上のデータの読み込みが待た
せるようになる。
しかして、マスクROMに供給されるアドレスのうち、行
アドレスおよび列アドレスに相当する信号が変化せず、
第２図のデコーダDECに供給されるアドレス部分のみが
変化したような場合には、アドレス遷移検出回路ATDか
らは検出信号が出力されない。そのため、マイクロコン
ピュータは特に待たされることなく、80nsのような短い
時間でマスクROMからバス上に出力されたデータを読み
込むことができる。
アドレスおよび列アドレスに相当する信号が変化せず、
第２図のデコーダDECに供給されるアドレス部分のみが
変化したような場合には、アドレス遷移検出回路ATDか
らは検出信号が出力されない。そのため、マイクロコン
ピュータは特に待たされることなく、80nsのような短い
時間でマスクROMからバス上に出力されたデータを読み
込むことができる。
従って、マイクロコンピュータは、マスクROMにとって
アドレス遷移に伴う長いアクセス時間を要するアドレス
であるか否か認識しなくても、自動的にマスクROMの最
高のアクセスタイムに近い速度でデータを読み出すこと
ができる。
アドレス遷移に伴う長いアクセス時間を要するアドレス
であるか否か認識しなくても、自動的にマスクROMの最
高のアクセスタイムに近い速度でデータを読み出すこと
ができる。
なお、上記実施例では、アドレス遷移後の長いアクセス
タイムに相当するパルス幅を持つウェィト信号を、外付
けのウェィト信号形成回路２で発生させているが、この
ウェィト信号形成回路２はマスクROM1内に設けるかもし
くはアドレス遷移検出回路ATDに含ませるようにするこ
とも可能である。
タイムに相当するパルス幅を持つウェィト信号を、外付
けのウェィト信号形成回路２で発生させているが、この
ウェィト信号形成回路２はマスクROM1内に設けるかもし
くはアドレス遷移検出回路ATDに含ませるようにするこ
とも可能である。
第４図には、本発明に適用されるマスクROMの別のブロ
ック図が示されている。ただし、この実施例におけるメ
モリセルアレイは、第１図におけるメモリセルアレイＭ
−ARY内のｎ本のメモリセル列からなるメモリセル群に
相当する。
ック図が示されている。ただし、この実施例におけるメ
モリセルアレイは、第１図におけるメモリセルアレイＭ
−ARY内のｎ本のメモリセル列からなるメモリセル群に
相当する。
この実施例では、メモリセルアレイＭ−ARYとは別個
に、同じく不揮発性記憶素子（MOSFET）からなるタグ領
域TAGが設けられている。
に、同じく不揮発性記憶素子（MOSFET）からなるタグ領
域TAGが設けられている。
このタグ領域TAGは、例えばデコーダＲ−DECおよびＣ−
DECに供給される行アドレスおよび列アドレスの和と同
じビット数（ｉ）のビット線を有するようにされ、行デ
コーダＲ−DECによってメモリセルアレイＭ−ARTがアク
セスされてデータが読み出されたときに、その読出しデ
ータに続くデータの入っている確率の最も高いワードア
ドレスが、ネクストアドレスとして格納されている。
DECに供給される行アドレスおよび列アドレスの和と同
じビット数（ｉ）のビット線を有するようにされ、行デ
コーダＲ−DECによってメモリセルアレイＭ−ARTがアク
セスされてデータが読み出されたときに、その読出しデ
ータに続くデータの入っている確率の最も高いワードア
ドレスが、ネクストアドレスとして格納されている。
また、上記タグ領域TAGに対応してｉ個のセンフアンプ
群SAtが設けられており、タグ領域TAG内のネクストアド
レスは、行デコーダＲ−DECによってメモリセルアレイ
Ｍ−ARY内のセルの選択が行なわれたときに同時に読み
出されて、センスアンプ群SAtにより増幅される。そし
て、そのネクストアドレスはアドレス切換回路CNGを介
してアドレスバッファADBに供給可能にされている。
群SAtが設けられており、タグ領域TAG内のネクストアド
レスは、行デコーダＲ−DECによってメモリセルアレイ
Ｍ−ARY内のセルの選択が行なわれたときに同時に読み
出されて、センスアンプ群SAtにより増幅される。そし
て、そのネクストアドレスはアドレス切換回路CNGを介
してアドレスバッファADBに供給可能にされている。
アドレス切換回路CNGは、メモリセルアレイＭ−ARYのア
クセスを開始してセンスアンプSAによる増幅が終了した
時点でロウレベルに変化される制御信号φによって切換
えが行なわれ、外部から供給されていたアドレス信号に
代えてセンスアンプSAから出力されたネクストアドレス
をアドレスバッファADBに供給するようにされる。
クセスを開始してセンスアンプSAによる増幅が終了した
時点でロウレベルに変化される制御信号φによって切換
えが行なわれ、外部から供給されていたアドレス信号に
代えてセンスアンプSAから出力されたネクストアドレス
をアドレスバッファADBに供給するようにされる。
また、列デコーダＣ−DECによってｎ本のビット線の中
から選択された一つのビット線のデータを増幅するた
め、センスアンプSAとは別個に、同じｎ本のビット線の
中の一つのデータを増幅するためのセンスアンプSA′が
設けられている。そして、ｎ本のビット線上に設けられ
たカラムスイッチ群Qy1〜Qynと上記センスアンプSAおよ
びSA′との間には、切換スイッチQc,Qc′が接続されて
いる。切換スイッチQcとQc′は、上記制御信号φによっ
て互いに相補的にオン・オフされるようになっている。
から選択された一つのビット線のデータを増幅するた
め、センスアンプSAとは別個に、同じｎ本のビット線の
中の一つのデータを増幅するためのセンスアンプSA′が
設けられている。そして、ｎ本のビット線上に設けられ
たカラムスイッチ群Qy1〜Qynと上記センスアンプSAおよ
びSA′との間には、切換スイッチQc,Qc′が接続されて
いる。切換スイッチQcとQc′は、上記制御信号φによっ
て互いに相補的にオン・オフされるようになっている。
すなわち、最初はスイッチQcがオンされていて、外部か
らのアドレス信号によってメモリセルアレイのアクセス
が行なわれ、センスアンプSAに読出しデータが保持され
た時点でスイッチQcがオフ、Qc′がオンされ、ｎ本のビ
ット線群はセンスアンプSA′側に接続される。そして、
タグ領域TAGから読み出されたネクストアドレスによっ
てメモリセルアレイがアクセスされると、選択されたメ
モリセルのデータは、センスアンプSA′によって増幅さ
れ保持される。この読出し期間中に、センスアンプSAに
保持されている本来のデータがメインアンプMAに送られ
て増幅され、出力バッファDOBにより出力される。
らのアドレス信号によってメモリセルアレイのアクセス
が行なわれ、センスアンプSAに読出しデータが保持され
た時点でスイッチQcがオフ、Qc′がオンされ、ｎ本のビ
ット線群はセンスアンプSA′側に接続される。そして、
タグ領域TAGから読み出されたネクストアドレスによっ
てメモリセルアレイがアクセスされると、選択されたメ
モリセルのデータは、センスアンプSA′によって増幅さ
れ保持される。この読出し期間中に、センスアンプSAに
保持されている本来のデータがメインアンプMAに送られ
て増幅され、出力バッファDOBにより出力される。
さらに、この実施例のマスクROMには、アドレス比較回
路CMPが設けられており、タグ領域TAGから読み出された
ネクストアドレスと、外部から供給された次のアドレス
との比較を行なう。そして、両者が一致すると、デコー
ダDECの選択信号によって選択スイッチQs側をオフさせ
て、センスアンプSA′に保持されているデータを直ちに
メインアンプMAへ送るようになっている。これによっ
て、メモリセルアレイをアクセスすることなく所望のデ
ータが得られるようになる。
路CMPが設けられており、タグ領域TAGから読み出された
ネクストアドレスと、外部から供給された次のアドレス
との比較を行なう。そして、両者が一致すると、デコー
ダDECの選択信号によって選択スイッチQs側をオフさせ
て、センスアンプSA′に保持されているデータを直ちに
メインアンプMAへ送るようになっている。これによっ
て、メモリセルアレイをアクセスすることなく所望のデ
ータが得られるようになる。
しかも、この実施例では、上記アドレス比較回路CMPに
よってアドレスの一致が検出されると、一致検出信号が
出力され、その信号によってゲートG1を制御して、アド
レス遷移検出回路ATDから出力されるウェィト信号を、
外部へ出力するか否か決定するようになっている。すな
わち、外部アドレス信号がネクストアドレスと一致する
と、ウェイト信号が出力されるのが禁止される。そのた
め、マイクロコンピュータは速やかにバス上のデータを
取り込んでから次のアドレスを出力する。
よってアドレスの一致が検出されると、一致検出信号が
出力され、その信号によってゲートG1を制御して、アド
レス遷移検出回路ATDから出力されるウェィト信号を、
外部へ出力するか否か決定するようになっている。すな
わち、外部アドレス信号がネクストアドレスと一致する
と、ウェイト信号が出力されるのが禁止される。そのた
め、マイクロコンピュータは速やかにバス上のデータを
取り込んでから次のアドレスを出力する。
一方、アドレス比較回路CMPにおいてアドレスの不一致
が検出されると、選択スイッチQs側がオンされるととも
に、アドレス遷移検出回路ATDからのウェィト信号が外
部へ出力されるようになる。そのため、マイクコロンピ
ュータは外部アドレスによるメモリセルアレイのアクセ
スが終了するまで、バスサイクルを待たされるようにな
る。その結果、マイクロコンピュータは、マスクROMの
アドレスを意識することなく、アクセスすることがで
き、しかも必要以上に待たされることがなくなる。
が検出されると、選択スイッチQs側がオンされるととも
に、アドレス遷移検出回路ATDからのウェィト信号が外
部へ出力されるようになる。そのため、マイクコロンピ
ュータは外部アドレスによるメモリセルアレイのアクセ
スが終了するまで、バスサイクルを待たされるようにな
る。その結果、マイクロコンピュータは、マスクROMの
アドレスを意識することなく、アクセスすることがで
き、しかも必要以上に待たされることがなくなる。
ROMに格納されるデータが例えばプログラムであるよう
な場合、予めそのアドレッシングパターンを解析するこ
とで次にアクセスされるページをかなり高い確率で予測
することができるので、上記実施例のごとくネクストア
ドレスを入れるタグ領域TAGを設けることにより、実質
的なアクセスタイムが短縮されるようになる。
な場合、予めそのアドレッシングパターンを解析するこ
とで次にアクセスされるページをかなり高い確率で予測
することができるので、上記実施例のごとくネクストア
ドレスを入れるタグ領域TAGを設けることにより、実質
的なアクセスタイムが短縮されるようになる。
以上説明したごとく上記実施例は、メモリセルアレイ内
の各列ごとにメモリセルを構成するMOSトランジスタが
直列に接続されてなる縦形マスクROMにおいて、所定数
のメモリセル列ごとに共通のセンスアンプをそれぞれ設
け、それらのセンスアンプの中から一つを選択的してメ
インアンプに接続する選択スイッチを設けるとともに、
アドレス遷移検出回路を設けて、センスアンプのデータ
が変化するような大幅なアドレス遷移があった場合にそ
れを外部へ知らせる信号を出力する端子を設けてなるの
で、一度に複数のメモリセルのデータが読み出されてセ
ンスアンプに保持され、その保持されたデータ中から所
望のデータを直ちに得ることができるようになり、しか
もセンスアンプに所望のデータが保持されているか否か
外部から容易に知ることができるという作用により、読
出し所要時間に合わせたアクセスが可能となり、高集積
化可能な縦型マスクROMの実質的なアクセスタイムが高
速化されるという効果がある。
の各列ごとにメモリセルを構成するMOSトランジスタが
直列に接続されてなる縦形マスクROMにおいて、所定数
のメモリセル列ごとに共通のセンスアンプをそれぞれ設
け、それらのセンスアンプの中から一つを選択的してメ
インアンプに接続する選択スイッチを設けるとともに、
アドレス遷移検出回路を設けて、センスアンプのデータ
が変化するような大幅なアドレス遷移があった場合にそ
れを外部へ知らせる信号を出力する端子を設けてなるの
で、一度に複数のメモリセルのデータが読み出されてセ
ンスアンプに保持され、その保持されたデータ中から所
望のデータを直ちに得ることができるようになり、しか
もセンスアンプに所望のデータが保持されているか否か
外部から容易に知ることができるという作用により、読
出し所要時間に合わせたアクセスが可能となり、高集積
化可能な縦型マスクROMの実質的なアクセスタイムが高
速化されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
外部から供給されるアドレス信号とタグ領域から読み出
されたネクストアドレスとを切り換えるアドレス切換回
路がアドレスバッファの前段に設けられているが、アド
レスバッファとデコーダとの間にアドレス切換回路を設
けるようにしてもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
外部から供給されるアドレス信号とタグ領域から読み出
されたネクストアドレスとを切り換えるアドレス切換回
路がアドレスバッファの前段に設けられているが、アド
レスバッファとデコーダとの間にアドレス切換回路を設
けるようにしてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である縦形マスクROMに適
用したものについて説明したが、この発明はそれに限定
されるものでなく、半導体記憶装置一般に利用すること
ができる。
をその背景となった利用分野である縦形マスクROMに適
用したものについて説明したが、この発明はそれに限定
されるものでなく、半導体記憶装置一般に利用すること
ができる。
［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりであ
る。
て得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、複数のメモリセル列ごとにセンスアンプを設
けて、予め複数のデータを読み出してセンスアンプに保
持させ、スイッチの切換えでセンスアンプから所望のデ
ータを読み出せるようROMを構成し、このROMをリードア
クセスする中央処理装置は、当該ROMから出力されるア
ドレス遷移検出信号に基づいて形成されるウェイト信号
を受けたときだけ、メモリセルの選択動作からセンスア
ンプ出力の確定までの時間に相当するウェイトサイクル
を挿入し、それ以外はセンスアンプの出力選択からリー
ドデータの確定までをアクセスサイクルタイムとしてリ
ード動作を行うから、高集積化に都合の良い縦型のROM
に対する高速アクセスを実現できるようになる。
けて、予め複数のデータを読み出してセンスアンプに保
持させ、スイッチの切換えでセンスアンプから所望のデ
ータを読み出せるようROMを構成し、このROMをリードア
クセスする中央処理装置は、当該ROMから出力されるア
ドレス遷移検出信号に基づいて形成されるウェイト信号
を受けたときだけ、メモリセルの選択動作からセンスア
ンプ出力の確定までの時間に相当するウェイトサイクル
を挿入し、それ以外はセンスアンプの出力選択からリー
ドデータの確定までをアクセスサイクルタイムとしてリ
ード動作を行うから、高集積化に都合の良い縦型のROM
に対する高速アクセスを実現できるようになる。
第１図は本発明に係るアスセス制御システムに適用され
るマスクROMの基本構成の一例を示すブロック図、 第２図は第１図に示されるマスクROMの全体的な一例を
示すブロック図、 第３図は第２図のマスクROMを用いたアクセス制御シス
テムの構成例を示すブロック図、 第４図は本発明に適用されるマスクROMの別のブロック
図である。 Ｍ−ARY……メモリセルアレイ、MC……不揮発性記憶素
子（メモリセル）、SA……センスアンプ、MA……メイン
アンプ、TAG……タグ領域、DOB……出力バッファ、ATD
……アドレス遷移検出回路、CMP……アドレス比較回
路、CNG……アドレス切換回路、Qy……カラムスイッ
チ、Qs……切換スイッチ。
るマスクROMの基本構成の一例を示すブロック図、 第２図は第１図に示されるマスクROMの全体的な一例を
示すブロック図、 第３図は第２図のマスクROMを用いたアクセス制御シス
テムの構成例を示すブロック図、 第４図は本発明に適用されるマスクROMの別のブロック
図である。 Ｍ−ARY……メモリセルアレイ、MC……不揮発性記憶素
子（メモリセル）、SA……センスアンプ、MA……メイン
アンプ、TAG……タグ領域、DOB……出力バッファ、ATD
……アドレス遷移検出回路、CMP……アドレス比較回
路、CNG……アドレス切換回路、Qy……カラムスイッ
チ、Qs……切換スイッチ。
Claims (1)
- 【請求項１】複数個の不揮発性記憶素子を直列接続した
メモリセル列を夫々複数組並設した複数個のメモリセル
列群と、 夫々のメモリセル列と交差的な配置を採って、夫々のメ
モリセル列の対応する不揮発性記憶素子の選択端子に共
通接続された複数のワード線と、 アドレス信号に従って上記ワード線に選択信号を供給す
る第１のデコーダと、 夫々のメモリセル列の他端部に一端部が結合され、他端
部がメモリセル列群毎に共通接続された複数個のカラム
スイッチと、 アドレス信号に従って夫々のメモリセル列群から一つの
カラムスイッチをオン状態に制御するための選択信号を
形成する第２のデコーダと、 上記メモリセル列群毎に設けられ、メモリセル列群毎の
カラムスイッチの共通接続端に入力が結合され、その入
力を増幅して出力するセンスアンプと、 上記夫々のセンスアンプの出力と共通I/O線との間に設
けられたセンスアンプ出力選択スイッチと、 アドレス信号に従って一つのセンスアンプ出力選択スイ
ッチをオン状態に制御するための選択信号を生成する第
３のデコーダと、 上記第１及び第２のデコーダに供給されるべきアドレス
信号の変化を検出するアドレス遷移検出回路と、を供え
て成るROMと、 上記ROMをリードアクセスするためのアドレス信号を出
力すると共に、そのリードアクセスサイクルタイムを上
記第３のデコーダによるセンスアンプ出力の選択からリ
ードデータの出力までとし、更にリードすべきデータの
取込みタイミングを遅延させるためのウェイト信号の入
力端子を備えた中央処理装置と、 上記アドレス遷移検出回路による検出信号の出力端子に
入力が結合されると共に、上記ウェイト信号の入力端子
に出力端子が結合され、上記検出信号が、第１及び第２
のコーダに供給されるべきアドレス信号の変化を示すと
き、当該第１及び第２のデコーダによる選択動作からセ
ンスアンプ出力が確定するまでの時間を少なくとも上記
中央処理装置による動作のウェイト時間として指示する
ためのウェイト信号を出力するウェイト信号形成回路
と、 を含んで成るものであることを特徴とするアクセス制御
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2827687A JPH0793031B2 (ja) | 1987-02-12 | 1987-02-12 | アクセス制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2827687A JPH0793031B2 (ja) | 1987-02-12 | 1987-02-12 | アクセス制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63197099A JPS63197099A (ja) | 1988-08-15 |
| JPH0793031B2 true JPH0793031B2 (ja) | 1995-10-09 |
Family
ID=12244063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2827687A Expired - Fee Related JPH0793031B2 (ja) | 1987-02-12 | 1987-02-12 | アクセス制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793031B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680486B1 (ko) * | 2005-03-30 | 2007-02-08 | 주식회사 하이닉스반도체 | 향상된 동작 성능을 가지는 플래시 메모리 장치의 페이지버퍼 회로 및 그 독출 및 프로그램 동작 제어 방법 |
| JP5347649B2 (ja) * | 2009-03-30 | 2013-11-20 | 凸版印刷株式会社 | 不揮発性半導体メモリ装置 |
| US11360704B2 (en) | 2018-12-21 | 2022-06-14 | Micron Technology, Inc. | Multiplexed signal development in a memory device |
-
1987
- 1987-02-12 JP JP2827687A patent/JPH0793031B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63197099A (ja) | 1988-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |