JPH0793038B2 - 半導体メモリの不良解析装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体メモリの不良を解析して予備メモリセ
ル行と予備メモリセル列によりメモリ本体の不良が救済
できるか否かを判定する半導体メモリの不良解析装置に
関する。

（従来の技術） 半導体メモリの歩留りを上げるために、予備メモリセル
からなる冗長回路を設ける場合がある。半導体メモリ本
体中に不良メモリセルがあると、この不良メモリセルの
代わりに予備のメモリセルを用いることにより、外部か
らは不良メモリセルが存在しないかのようにして、本来
なら不良であるとされる半導体メモリを救済している。
しかしながら、冗長回路の予備メモリセルには限界があ
るため、不良メモリセルが多くなると冗長回路では救済
できなくなる。また、不良メモリセルの数はそれ程多く
なくとも、その配置によっては救済できない場合があ
る。このため、半導体メモリの不良を解析して冗長回路
により不良メモリが救済できるか否かを判定する必要が
ある。

従来の半導体メモリの不良解析方法を第４図を参照して
説明する。解析する半導体メモリは１行の予備メモリセ
ル行４と１列の予備メモリセル列６とを有している。４
×４ビットの不良解析メモリ２は半導体メモリのメモリ
本体の不良メモリセルの位置を示したものである。ま
た、行検査メモリ８と列検査メモリ10は各行各列の検査
結果を格納するものである。

第４図（ａ）に示すように不良解析メモリ２に３つの不
良ビット（「１」で示す）がある場合の解析方法につい
て述べる。先ず、不良解析メモリ２の不良ビットを各行
各列毎に計数し、その計数値を行検査メモリ８と列検査
メモリ10に格納する。これら行検査メモリ８と列検査メ
モリ10の計数値のうち、最大の計数値の行又は列の代替
として予備メモリセル行４又は予備メモリセル列６を用
い、用いた行又は列の不良解析メモリ２の不良ビットを
「０」にする。第４図（ａ）では第１列の計数値が
「２」であるから、この第１列の代わりに予備メモリセ
ル行４を用いることとし、第４図（ｂ）に示すように不
良解析メモリ２の第１列の不良ビットを「０」にする。

そして、再び不良解析メモリ２の不良ビットを各行各列
毎に計数し、第４図（ｂ）に示すようにその計数値を行
検査メモリ８と列検査メモリ10に格納する。再びこれら
行検査メモリ８と列検査メモリ10の計数値に基づいて、
予備メモリセル行４又は予備メモリセル列６を用いる行
又は列を決定し、用いた行又は列の不良解析メモリ２の
不良ビットを「０」にする。第４図（ｂ）では第１行の
計数値が「１」であるから、この第１行の代わりに予備
メモリセル列６を用いることとし、不良解析メモリ２の
第１行の不良ビットを「０」にする。

そして、再び不良解析メモリ２の不良ビットを各行各列
毎に計数し、全ての計数値が「０」になれば救済可能と
判断する。

（発明が解決しようとする問題点） このように従来の不良解析方法では、予備メモリセル行
４又は予備メモリセル列６を使用する度に、不良解析メ
モリ２の不良ビットの計数を行なうため、半導体メモリ
のビット数が大きくなると不良解析に時間がかかるとい
う問題があった。また、従来の判定方法では不良ビット
の計数値の大きい順に予備メモリセル行と予備メモリセ
ル列を使用するので、適切に予備メモリセルを使用すれ
ば救済できるのに救済できないと判断してしまう場合が
あった。

本発明は上記事情を考慮してなされたもので、半導体メ
モリを予備メモリセルにより救済可能か否かを適切にか
つ高速で解析することができる半導体メモリの不良解析
装置を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 上記目的は、 半導体メモリのメモリ本体を構成するすべてのビットに
ついて正常ビットであるか不良ビットであるかの区別を
示すデータを記憶する不良解析メモリと、予備メモリセ
ル行または予備メモリセル列によって代替えされたビッ
トを示すデータを記憶するマスクメモリと、前記不良解
析メモリから入力したデータと前記マスクメモリから入
力したデータとを用いて不良ビットを代替えするための
予備メモリセル行および予備メモリセル列の割り当てを
決定する割当決定手段と、を備えた半導体メモリの不良
解析装置であって、 前記割当決定手段が、 前記予備メモリセル行と前記予備メモリセル列との代替
使用順序のすべての組合せを格納した救済組合せテーブ
ルと、 この救済組合せテーブルに格納された前記組合せについ
て、どの組合せまでをすでに試行したのかを記憶する使
用フラグと、 前記不良解析メモリから入力したデータと前記マスクメ
モリから入力したデータとを用いて、代替えされていな
い不良ビットであるか否かを、すべてのビットについて
順次判断する不良メモリ検出回路と、 この不良ビット検出回路が代替えされていない不良ビッ
トを検出するたびごとに、この不良ビットを前記予備メ
モリセル行または前記予備メモリセル列のどちらで代替
えするのかを、前記救済組合せテーブルおよび前記使用
フラグからの入力データに基づいて判定する組合せ判定
回路と、 を備えたことを特徴とする半導体メモリの不良解析装置
によって達成される。

（作 用） 不良メモリ検出回路が、代替えされていない不良ビット
であるか否かをすべてのビットについて順次判断し、不
良ビット検出回路が代替えされていない不良ビットを検
出するたびごとに、組み合わせ判定回路が代替え用の予
備メモリセル行または予備メモリセル列を割り当てる。
予備メモリセル行と予備メモリセル列のどちらを割り当
てるのかは、救済組み合わせテーブルと使用フラグとを
用いて、組み合わせ判定回路が判断する。

（実施例） 本発明の一実施例による半導体メモリの不良解析装置を
第１図に示す。不良解析メモリ２には解析すべき半導体
メモリのメモリ本体中の不良ビットの位置に「１」が書
込まれている。不良マスクメモリ14は予備メモリセル行
４又は予備メモリセル列６によりメモリ本体中の行又は
列が代替されているか否かを示すマスクデータが書込ま
れているメモリである。代替されているメモリセルの位
置には「１」が書込まれている。

不良アドレスサーチ回路16は、不良解析サーチのために
不良解析メモリ２と不良マスクメモリ14に対して順々に
アドレスを出力する。不良解析メモリ２と不良マスクメ
モリ14は不良アドレスサーチ回路16からのアドレスの内
容をマスク演算回路18に出力する。

マスク演算回路18及び不良メモリ検出回路20は、不良解
析メモリ２及び不良マスクメモリ14の出力信号に基づい
て、メモリ本体の各メモリセルが不良ビットであるか否
かを検出し、その不良ビットのアドレスを検出する。す
なわち、マスク演算回路18では、不良解析メモリ２の出
力信号と不良マスクメモリ14の出力信号の反転信号との
論理積をとり出力する。不良メモリ検出回路20は、この
マスク演算回路18からの出力信号が「１」の場合にその
アドレスを組合わせ判定回路22に出力する。

組合わせ判定回路22は、検出された不良メモリが予備メ
モリセル行４により救済するのか予備メモリセル列６に
より救済するのかを判定するものである。この判定に当
たっては救済組合わせテーブル24を参照する。救済組合
わせテーブル24には予備メモリセル行４と予備メモリセ
ル列６の使用順序の組合わせが全て格納されている。組
合わせ判定回路22は、現在用いている使用順序の組合わ
せを救済組合わせテーブル24から読出して次の使用順序
を判定する。ある使用順序の組合わせを用いた場合に
は、次の組合わせを用いて判定する。なお、組み合わせ
を現在どこまで使用しているかは、使用フラグ26により
知ることができる。

組合わせ判定回路22による判定結果はマスクデータ書込
み回路28に出力される。マスクデータ書込み回路28は救
済に使用される行又は列に従って不良マスクメモリ14に
マスクデータを書込む。同時に使用フラグ26に使用した
順番のフラグを立てる。

判定回路30は、予備メモリセル行４及び予備メモリセル
列６によりメモリ本体の救済が可能か否かを判定する。
すなわち、不良メモリ検出回路20により最終アドレスに
なっても不良メモリセルが検出されない場合には、判定
回路30は救済可能と判定する。不良メモリ検出回路20に
より不良メモリセルが検出されても、救済組合わせテー
ブル24に使用していない組合わせがあれば、再度その組
合わせにより救済可能かどうかを試行するため、判定回
路30は不良マスクメモリ14をクリアして最初からサーチ
するように不良アドレスサーチ回路16をリセットする。
不良メモリ検出回路20により不良メモリセルが検出され
て、かつ救済組合わせテーブル24に格納された組合わせ
を全て用いた場合には、判定回路30は救済不可能と判定
する。

次に第３図を参照しながら第２図のフローチャートに基
づいて本実施例の動作を説明する。

先ず、第３図（ａ）に示すように不良マスクメモリ14を
全てクリアして「０」を書き込む（ステップS1）。次
に、不良アドレスサーチ回路16が０行０列から順々にア
ドレスを出力して不良アドレスをサーチし（ステップS
2）、マスク演算回路18及び不良メモリ検出回路20によ
り、不良ビットがある否かを検出する（ステップS3）。

第３図の具体例では０行１列、１行０列、３行１列に不
良ビットがある。したがって、最初の０行０列は不良ビ
ットでないので、ステップS3からステップS4に処理が移
る。ステップS4ではサーチしているアドレスが最終アド
レスか否かを判断し、最終アドレスでなければステップ
S2に戻る。

次にステップS2、ステップS3により最初の０行１列の不
良ビットが検出されると、組合わせ判定回路22により使
用フラグ26を参照して全ての救済回路（予備メモリセル
行４、予備メモリセル列６）を使用しているか否かを判
定する（ステップS5）。使用フラグ26には予備メモリセ
ル行４又は予備メモリセル列６を使用すると、使用フラ
グ26の各フラグが立てられている。

全ての救済回路を使用していない場合には、組合わせ判
定回路22より救済組合わせテーブル24を参照して列／行
救済判定を行なう（ステップS6）。列／行救済判定と
は、次に書込むべきマスクデータが列なのか行なのかを
判定するもので、組合わせ判定回路22を参照して判定す
る。

救済組合わせテーブル24には予備メモリセル行４と予備
メモリセル列６の使用順序の全ての可能性ある組合わせ
が格納されている。この具体例では、１行の予備メモリ
セル行４と１列の予備メモリセル列６を使用しているか
ら、救済組合わせテーブル24には「RC」と「CR」の２つ
の組合わせが格納されている。「RC」とは予備メモリセ
ル列（ROW）６を先に用い、予備メモリセル行（COLUM
N）４を後で用いることを示している。

「CR」とは予備メモリセル行（COLUMN）４を先に用い、
予備メモリセル列（ROW）６を後で用いることを示して
いる。

なお、予備メモリセル行４が２行で予備メモリセル列６
が２列の場合には、救済組合わせテーブル24の内容は次
の６種類の組合わせとなる。すなわち、「CCRR」、「CR
CR」、「CRRC」、「RCCR」、「RCRC」、「RRCC」とな
る。ただし、「Ｒ」は予備メモリセル行を用いることを
示し、「Ｃ」は予備メモリセル列を用いることを示して
いる。

本実施例では最初の組合わせが「RC」であるので、ステ
ップS6で予備メモリセル列６を用いると判断され、使用
した列番地を記憶するための列番地メモリ７に「０」が
書込まれる。次に第３図（ｂ）に示すように予備メモリ
セル列６を用いたことを示すマスクデータをマスクデー
タ書込み回路28により不良マスクメモリ14に書込み（ス
テップS7）、ステップS2に戻る。

同様にしてステップS2、S3により不良ビットのサーチを
続けると、次に１行０列の不良ビットが検出される。す
るとステップS5、S6、S7により救済回路として予備メモ
リセル行４が用いられて、不良マスクメモリ14に第３図
（ｃ）に示すようなマスクデータが書込まれ、行番地メ
モリ５に「０」が書込まれる。

更に、ステップS2、S3により不良ビットをサーチする
と、３行１列の不良ビットが検出されるが、既に全ての
救済回路（予備メモリセル行４、予備メモリセル列６）
を用いているので、ステップS5からステップS8に処理が
移る。ステップS8では救済組合わせテーブル24に格納さ
れた全ての組合わせを使用したか否かを判断する。現在
は、まだ全ての組合わせを使用していないから、ステッ
プS1に処理が移り、第３図（ｄ）に示すよう最初から不
良ビットのサーチを行なう。

前回は、「RC」の組合わせを用いたので、次の残りの組
合わせ「CR」を用いることになる。したがって、最初に
０列１行の不良ビットが検出されると、救済回路として
先ず予備メモリセル行４を用い（第３図（ｅ））、次に
１列０行の不良ビットが検出されると予備メモリセル列
６を用いる（第３図（ｆ））。このようにすると、前回
はマスクされなかった３行１列の不良ビットが不良マス
クメモリ14によりマスクされ、全ての不良ビットが救済
される。したがって、最終アドレスに達するまで不良ビ
ットが検出されず、判定回路30で救済可能と判定される
（ステップS4）。

なお、全ての救済回路を全ての組合わせについて使用し
ても不良ビットが検出される場合は、ステップS8で全組
合わせを使用したと判断され、救済不可能と判断され
る。

このように本実施例によれば、不良解析メモリに記憶さ
れた不良ビットについて、行および列ごとの計数や複雑
な演算処理を行う必要がなく、主に、単純で高速動作が
可能な処理である、読み込み処理や「０」，「１」の判
断処理党だけを行えばよい。したがって、ビット数が多
い半導体メモリに対して予備メモリセル行および予備メ
モリセル列の割り当てを行う場合に、処理時間を短縮さ
せることができる。

また、半導体メモリの製造工程では、一般に、一種類の
検査で不良が検出された半導体メモリについて不良解析
装置で予備メモリセル行および予備メモリセル列の割り
当てを行い、その後、他の種類の検査を行って、新しい
不良ビットが発見された場合には割り当てをやり直す方
法が取られている。このように複数の検査を順次行う場
合、不良ビットが増加することはあるが減少することは
ないので、前回までの不良解析で不良ビットを救済でき
なかった割り当てを再度試行することは無意味である。
本実施例によれば、救済組み合わせテーブル24および使
用フラグ26を有していることにより、２回目以降の割り
当てを行う場合には、前回までの不良解析で使用された
組み合わせが使用フラグ26に記憶されているので、不良
解析をそのまま続行して、前回までの不良解析で試行さ
れなかった組み合わせについてのみ不良解析をすればよ
く、この点でも、処理時間を短縮することができる。

さらに、本実施例によれは、救済が可能であると判断さ
れるまで、予備メモリセル行および予備メモリセル列の
割り当てすべての組み合わせを順次試行するので、救済
可能なものは確実に救済することができ、誤判断のおそ
れがない。

本発明は上記実施例に限らず種々の変形が可能である。
例えば、上記実施例では１行の予備メモリセル行と１列
の予備メモリセル列を用いたが、複数行複数列の予備メ
モリセル行、予備メモリセル列を用いてもよい。

〔発明の効果〕

以上の通り本発明によれば、半導体メモリを予備メモリ
セルにより救済可能か否かを適切にかつ高速で解析する
ことができる。したがって検査工程でのスループットの
向上、生産能力の向上、設備の削減、コストダウンに寄
与することができる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体メモリの不良解
析装置のブロック図、第２図は同半導体メモリの不良解
析装置の動作を示すフローチャート、第３図は同半導体
メモリの不良解析装置の動作を説明するための図、第４
図は従来の不良解析方法を説明するための図である。 ２……不良解析メモリ、14……不良マスクメモリ、16…
…不良アドレスサーチ回路、18……マスク演算回路、20
……不良メモリ検出回路、22……組合わせ判定回路、24
……救済組合わせテーブル、26……使用フラグ、28……
マスクデータ書込み回路、30……判定回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体メモリのメモリ本体を構成するすべ
   てのビットについて正常ビットであるか不良ビットであ
   るかの区別を示すデータを記憶する不良解析メモリと、
   予備メモリセル行または予備メモリセル列によって代替
   えされたビットを示すデータを記憶するマスクメモリ
   と、前記不良解析メモリから入力したデータと前記マス
   クメモリから入力したデータとを用いて不良ビットを代
   替えするための予備メモリセル行および予備メモリセル
   列の割り当てを決定する割当決定手段と、を備えた半導
   体メモリの不良解析装置であって、 前記割当決定手段が、 前記予備メモリセル行と前記予備メモリセル列との代替
   使用順序のすべての組合せを格納した救済組合せテーブ
   ルと、 この救済組合せテーブルに格納された前記組合せについ
   て、どの組合せまでをすでに試行したのかを記憶する使
   用フラグと、 前記不良解析メモリから入力したデータと前記マスクメ
   モリから入力したデータとを用いて、代替えされていな
   い不良ビットであるか否かを、すべてのビットについて
   順次判断する不良メモリ検出回路と、 この不良ビット検出回路が代替えされていない不良ビッ
   トを検出するたびごとに、この不良ビットを前記予備メ
   モリセル行または前記予備メモリセル列のどちらで代替
   えするのかを、前記救済組合せテーブルおよび前記使用
   フラグからの入力データに基づいて判定する組合せ判定
   回路と、 を備えたことを特徴とする半導体メモリの不良解析装
   置。