JPH0793426B2 - 静電誘導バッファ構造を有する半導体素子 - Google Patents
静電誘導バッファ構造を有する半導体素子Info
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- JPH0793426B2 JPH0793426B2 JP4114140A JP11414092A JPH0793426B2 JP H0793426 B2 JPH0793426 B2 JP H0793426B2 JP 4114140 A JP4114140 A JP 4114140A JP 11414092 A JP11414092 A JP 11414092A JP H0793426 B2 JPH0793426 B2 JP H0793426B2
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Description
【０００１】
【産業上の利用分野】本発明は電力用半導体素子に関
し、特にバッファ構造を有する半導体素子においてバッ
ファ層の抵抗を低減化するとともに、アノードからの正
孔の注入率を高め、かつカソード・アノード間に強電界
を印加し得る新しいバッファ構造（以下、静電誘導バッ
ファ構造と称する）を有する半導体素子に関する。
し、特にバッファ構造を有する半導体素子においてバッ
ファ層の抵抗を低減化するとともに、アノードからの正
孔の注入率を高め、かつカソード・アノード間に強電界
を印加し得る新しいバッファ構造（以下、静電誘導バッ
ファ構造と称する）を有する半導体素子に関する。
【０００２】
【従来の技術】従来、バッファ層を有する半導体素子は
各種提案されている。例えば、高耐圧のＧＴＯ，静電誘
導サイリスタ，ＩＧＢＴ（絶縁ゲートバイポーラトラン
ジスタ），絶縁ゲート静電誘導サイリスタ等において提
案されている通りである。この構造の特徴はアノード
（コレクタ）領域前面に、ｎバッファ層をｎベース層の
高抵抗層との間に積極的に介在させ、ゲート（ベース）
・アノード（コレクタ）間の電界分布の形状を実質的に
三角形の形状から台形の形状にし、強電界が一様にアノ
ード領域近傍まで印加されるようにした点である。この
ことによって、高抵抗層の厚さは低減でき、高耐圧化が
容易となるとともに、高抵抗層中をキャリアは強電界に
よってドリフト走行するため、特に、ターン・オンの特
性が良好となる。
各種提案されている。例えば、高耐圧のＧＴＯ，静電誘
導サイリスタ，ＩＧＢＴ（絶縁ゲートバイポーラトラン
ジスタ），絶縁ゲート静電誘導サイリスタ等において提
案されている通りである。この構造の特徴はアノード
（コレクタ）領域前面に、ｎバッファ層をｎベース層の
高抵抗層との間に積極的に介在させ、ゲート（ベース）
・アノード（コレクタ）間の電界分布の形状を実質的に
三角形の形状から台形の形状にし、強電界が一様にアノ
ード領域近傍まで印加されるようにした点である。この
ことによって、高抵抗層の厚さは低減でき、高耐圧化が
容易となるとともに、高抵抗層中をキャリアは強電界に
よってドリフト走行するため、特に、ターン・オンの特
性が良好となる。
【０００３】ｎバッファ構造を有する静電誘導サイリス
タの構造例は既に特公昭５９−３１８６９号に開示され
ている通りである。或いはまた、２５００Ｖ−３００Ａ
級埋込みゲートＳＩサイリスタの試作例も PROC. OF TH
E 16TH ANNUAL IEEE POWER ELECTRONICS SPECIALISTS C
ONFERENCE (PESC '85)において " LOW-LOSS HIGH SPEED
SWITCHING DEVICE, 2500V-300A STATIC INDUCTION THY
RISTOR "として報告されている。
タの構造例は既に特公昭５９−３１８６９号に開示され
ている通りである。或いはまた、２５００Ｖ−３００Ａ
級埋込みゲートＳＩサイリスタの試作例も PROC. OF TH
E 16TH ANNUAL IEEE POWER ELECTRONICS SPECIALISTS C
ONFERENCE (PESC '85)において " LOW-LOSS HIGH SPEED
SWITCHING DEVICE, 2500V-300A STATIC INDUCTION THY
RISTOR "として報告されている。
【０００４】図１３は上記論文中の試作構造例を模式的
に示した断面構造図である。図１３において、１はアノ
ード電極、２はアノード領域、３はｎバッファ層、４は
ｎバッファ短絡層、５は高抵抗層（ｎ B - 層）、６はゲ
ート領域、７はエピタキシャル層、８はカソード領域、
９はカソード電極、１０はゲート電極である。ｎ層３が
ｎバッファ層となっており、ｎ+ 領域４によって、Ｐア
ノード領域２と電気的に短絡されている。ｎ+ 領域４は
ほぼゲート電極１０のアノード面に投影した下側におい
て形成されている。
に示した断面構造図である。図１３において、１はアノ
ード電極、２はアノード領域、３はｎバッファ層、４は
ｎバッファ短絡層、５は高抵抗層（ｎ B - 層）、６はゲ
ート領域、７はエピタキシャル層、８はカソード領域、
９はカソード電極、１０はゲート電極である。ｎ層３が
ｎバッファ層となっており、ｎ+ 領域４によって、Ｐア
ノード領域２と電気的に短絡されている。ｎ+ 領域４は
ほぼゲート電極１０のアノード面に投影した下側におい
て形成されている。
【０００５】ここで、ｎバッファ層の厚さと不純物密度
の値によってアノード側からの正孔注入量が決定され
る。ｎバッファ層の不純物密度を高く設定しすぎると、
注入量が低下し、ターン・オン特性，オン電圧に影響を
与える。ｎバッファ層の不純物密度を低くすると、正孔
注入量は増すが強電界がｎバッファ層中に侵入してきて
パンチングスルーを引き起こすことがあるため、あまり
高耐圧化ができないという矛盾を生ずる。そのため、ｎ
バッファ層の厚さをある程度厚く設定することが考えら
れるが、所定の不純物密度で、ある程度厚く設定された
ｎバッファ層では、オン電圧が上昇する、正孔の注入量
が低減化される、ラッチングアップへ移向する反応が鈍
い（即ち、ターン・オンの応答が低下する）等の問題点
を生じやすい。従って、現状のｎバッファ層を有する半
導体素子では薄い方が望ましいにもかかわらずある程度
厚く設定し、高不純物密度に形成して高耐圧を阻止する
ことが望ましいにもかかわらず、正孔の注入量をある程
度確保するために中程度の不純物密度として形成してい
る。
の値によってアノード側からの正孔注入量が決定され
る。ｎバッファ層の不純物密度を高く設定しすぎると、
注入量が低下し、ターン・オン特性，オン電圧に影響を
与える。ｎバッファ層の不純物密度を低くすると、正孔
注入量は増すが強電界がｎバッファ層中に侵入してきて
パンチングスルーを引き起こすことがあるため、あまり
高耐圧化ができないという矛盾を生ずる。そのため、ｎ
バッファ層の厚さをある程度厚く設定することが考えら
れるが、所定の不純物密度で、ある程度厚く設定された
ｎバッファ層では、オン電圧が上昇する、正孔の注入量
が低減化される、ラッチングアップへ移向する反応が鈍
い（即ち、ターン・オンの応答が低下する）等の問題点
を生じやすい。従って、現状のｎバッファ層を有する半
導体素子では薄い方が望ましいにもかかわらずある程度
厚く設定し、高不純物密度に形成して高耐圧を阻止する
ことが望ましいにもかかわらず、正孔の注入量をある程
度確保するために中程度の不純物密度として形成してい
る。
【０００６】更にまたｎバッファ層は所定の不純物密度
を有する層状の領域としてアノード領域と高抵抗層との
間に介在するため、アノード領域に対して電気的にフロ
ーティング状態のままでは、ｎバッファ層内に蓄積され
るキャリアとしての電子は、そのライフタイムで決まる
期間、ｎバッファ層中に存在し続けることになる。この
場合、アノード領域からの正孔の注入を引き起こすが、
電子のライフタイムが長い場合には、その間、正孔注入
が起こるため、余分な正孔が注入される原因ともなる。
従って、ｎバッファ層はアノード領域と電気的短絡され
ることが望ましい。しかしながら、この短絡率を増す
と、ｎバッファの効果が薄れ、ラッチングアップを起こ
さなくなったり、或いは正孔の注入量も低減化され、オ
フ特性，テイル特性が改善されたとしても、オン特性が
劣化する原因ともなる。ｎバッファ層は層状に形成され
るため、横方向の抵抗を低減化する必要も生ずる。更に
また、従来のベース構造を有するバッファ構造では、そ
の構造上オン電圧が高くなりやすいという欠点も存在し
ていた。
を有する層状の領域としてアノード領域と高抵抗層との
間に介在するため、アノード領域に対して電気的にフロ
ーティング状態のままでは、ｎバッファ層内に蓄積され
るキャリアとしての電子は、そのライフタイムで決まる
期間、ｎバッファ層中に存在し続けることになる。この
場合、アノード領域からの正孔の注入を引き起こすが、
電子のライフタイムが長い場合には、その間、正孔注入
が起こるため、余分な正孔が注入される原因ともなる。
従って、ｎバッファ層はアノード領域と電気的短絡され
ることが望ましい。しかしながら、この短絡率を増す
と、ｎバッファの効果が薄れ、ラッチングアップを起こ
さなくなったり、或いは正孔の注入量も低減化され、オ
フ特性，テイル特性が改善されたとしても、オン特性が
劣化する原因ともなる。ｎバッファ層は層状に形成され
るため、横方向の抵抗を低減化する必要も生ずる。更に
また、従来のベース構造を有するバッファ構造では、そ
の構造上オン電圧が高くなりやすいという欠点も存在し
ていた。
【０００７】
【発明が解決しようとする課題】本発明の目的は、アノ
ード領域からの正孔注入率が高く、かつ抵抗率分布が低
減化され、しかもカソード・アノード間に強電界を印加
でき高耐圧化に向いた、静電誘導バッファ構造を有する
半導体素子を提供することにある。
ード領域からの正孔注入率が高く、かつ抵抗率分布が低
減化され、しかもカソード・アノード間に強電界を印加
でき高耐圧化に向いた、静電誘導バッファ構造を有する
半導体素子を提供することにある。
【０００８】更に本発明の目的の一つは、静電誘導バッ
ファ構造を採用することによって、従来のベース層構造
に比べてオン電圧が改善された半導体素子を提供するこ
とにある。
ファ構造を採用することによって、従来のベース層構造
に比べてオン電圧が改善された半導体素子を提供するこ
とにある。
【０００９】
【課題を解決するための手段】本発明によって開示され
る静電誘導（ＳＩ）バッファ構造とは静電誘導効果を利
用したバッファ構造である。即ち、ターン・オンの状態
では正孔はＳＩバッファ層の低不純物密度の領域を主と
して流れ、カソードから注入されてきた電子はＳＩバッ
ファ層の高不純物密度の領域に蓄積される。この高不純
物密度の領域は電子の拡散長Ｌn の２倍、即ち、２Ｌn
以下のピッチにてアノード領域と短絡し、電子のライフ
タイムτn で決まるＳＩバッファ層内の電子の寿命に対
応させて、電子をアノード電極に吸収する効果を有す
る。ＳＩバッファ層の高不純物密度領域のかわりに、
Ｗ，Ｍｏ，Ｃｏ，Ｐｔ等の金属層もしくは金属シリサイ
ド層を使用しても良い。
る静電誘導（ＳＩ）バッファ構造とは静電誘導効果を利
用したバッファ構造である。即ち、ターン・オンの状態
では正孔はＳＩバッファ層の低不純物密度の領域を主と
して流れ、カソードから注入されてきた電子はＳＩバッ
ファ層の高不純物密度の領域に蓄積される。この高不純
物密度の領域は電子の拡散長Ｌn の２倍、即ち、２Ｌn
以下のピッチにてアノード領域と短絡し、電子のライフ
タイムτn で決まるＳＩバッファ層内の電子の寿命に対
応させて、電子をアノード電極に吸収する効果を有す
る。ＳＩバッファ層の高不純物密度領域のかわりに、
Ｗ，Ｍｏ，Ｃｏ，Ｐｔ等の金属層もしくは金属シリサイ
ド層を使用しても良い。
【００１０】要は、ＳＩバッファ層の低不純物密度層
は、高不純物密度層もしくは金属層等との間に生ずる拡
散電位によって空乏化されていればよい。そしてＳＩバ
ッファ層の空乏化された低不純物密度層内の電位はＳＩ
バッファ層の高不純物密度層もしくは金属層等の電位に
より、容量結合的に制御されるように、その厚さと不純
物密度を選定すればよい。オン状態において正孔が流れ
る通路ともなるチャネル領域が形成されるが、このチャ
ネル領域は空乏化されたチャネルであって、静電誘導効
果による電位障壁制御によってその高さが容量結合的に
可変である。上記のチャネル長は短い方が正孔の注入量
が増すため有効であるが、一方においてカソード側から
広がる空乏層が、到達しても高電圧を充分に阻止できる
程度に高いポテンシャル電位構造となっている必要があ
る。強電界を主として阻止する領域はＳＩバッファ層の
高不純物密度領域もしくは金属層領域であるが、一部低
不純物密度領域まで空乏層が侵入し、低不純物密度領域
のチャネルの電位障壁の高さを低下させる効果も生ず
る。この効果が強くなると、アノードからの正孔注入を
引き起こし、バッファ層の効果を低減化させてしまう。
従って、ＳＩバッファ構造においては、低不純物密度領
域中のチャネル部の電位障壁高さを充分に高く設定し、
カソード・アノード間の強電界を充分に阻止できるこ
と、及び高不純物密度領域もしくは金属層の電位によっ
て電位障壁高さが容量結合的に可変となることが必要で
ある。
は、高不純物密度層もしくは金属層等との間に生ずる拡
散電位によって空乏化されていればよい。そしてＳＩバ
ッファ層の空乏化された低不純物密度層内の電位はＳＩ
バッファ層の高不純物密度層もしくは金属層等の電位に
より、容量結合的に制御されるように、その厚さと不純
物密度を選定すればよい。オン状態において正孔が流れ
る通路ともなるチャネル領域が形成されるが、このチャ
ネル領域は空乏化されたチャネルであって、静電誘導効
果による電位障壁制御によってその高さが容量結合的に
可変である。上記のチャネル長は短い方が正孔の注入量
が増すため有効であるが、一方においてカソード側から
広がる空乏層が、到達しても高電圧を充分に阻止できる
程度に高いポテンシャル電位構造となっている必要があ
る。強電界を主として阻止する領域はＳＩバッファ層の
高不純物密度領域もしくは金属層領域であるが、一部低
不純物密度領域まで空乏層が侵入し、低不純物密度領域
のチャネルの電位障壁の高さを低下させる効果も生ず
る。この効果が強くなると、アノードからの正孔注入を
引き起こし、バッファ層の効果を低減化させてしまう。
従って、ＳＩバッファ構造においては、低不純物密度領
域中のチャネル部の電位障壁高さを充分に高く設定し、
カソード・アノード間の強電界を充分に阻止できるこ
と、及び高不純物密度領域もしくは金属層の電位によっ
て電位障壁高さが容量結合的に可変となることが必要で
ある。
【００１１】上記に定義され説明したバッファ構造を静
電誘導（Static Induction；ＳＩ）バッファ構造と称す
ることになる。
電誘導（Static Induction；ＳＩ）バッファ構造と称す
ることになる。
【００１２】従って、本発明の構成は以下に示す通りで
ある。即ち、本発明は、アノード領域、カソード領域、
ゲート領域を有する半導体素子において、前記アノード
領域に接するか近傍においてバッファ層を具備するとと
もに、前記バッファ層は一定の間隔で選択的に交互に配
置された高不純物密度領域と低不純物密度領域の部分を
有し、前記低不純物密度領域は前記高不純物密度領域と
の間の拡散電位によって実質的に空乏化されていて、か
つ、前記高不純物密度領域のバッファ層は前記アノード
領域と２Ｌn 以下のピッチ（Ｌn は電子の拡散長）で短
絡されていることを特徴とする静電誘導バッファ構造を
有する半導体素子としての構成を有するものである。
ある。即ち、本発明は、アノード領域、カソード領域、
ゲート領域を有する半導体素子において、前記アノード
領域に接するか近傍においてバッファ層を具備するとと
もに、前記バッファ層は一定の間隔で選択的に交互に配
置された高不純物密度領域と低不純物密度領域の部分を
有し、前記低不純物密度領域は前記高不純物密度領域と
の間の拡散電位によって実質的に空乏化されていて、か
つ、前記高不純物密度領域のバッファ層は前記アノード
領域と２Ｌn 以下のピッチ（Ｌn は電子の拡散長）で短
絡されていることを特徴とする静電誘導バッファ構造を
有する半導体素子としての構成を有するものである。
【００１３】或いはまた、前記バッファ層は前記アノー
ド領域とは反対導電型であることを特徴とする静電誘導
バッファ構造を有する半導体素子としての構成を有する
ものである。
ド領域とは反対導電型であることを特徴とする静電誘導
バッファ構造を有する半導体素子としての構成を有する
ものである。
【００１４】或いはまた、前記バッファ層の内、高不純
物密度領域は前記アノード領域とは反対導電型であると
ともに、低不純物密度領域は前記アノード領域と同一導
電型であるか真性半導体領域であることを特徴とする静
電誘導バッファ構造を有する半導体素子としての構成を
有するものである。
物密度領域は前記アノード領域とは反対導電型であると
ともに、低不純物密度領域は前記アノード領域と同一導
電型であるか真性半導体領域であることを特徴とする静
電誘導バッファ構造を有する半導体素子としての構成を
有するものである。
【００１５】或いはまた、アノード領域、カソード領
域、ゲート領域を有する半導体素子において、前記アノ
ード領域に接するか近傍においてバッファ層を具備する
とともに、前記バッファ層は一定の間隔で選択的に交互
に配置された金属層領域と低不純物密度領域の部分を有
し、前記低不純物密度領域は前記金属層との間の拡散電
位によって実質的に空乏化されていて、かつ前記金属層
領域のバッファ層は前記アノード領域と２Ｌn 以下のピ
ッチ（Ｌn は電子の拡散長）で短絡されていることを特
徴とする静電誘導バッファ構造を有する半導体素子とし
ての構成を有するものである。
域、ゲート領域を有する半導体素子において、前記アノ
ード領域に接するか近傍においてバッファ層を具備する
とともに、前記バッファ層は一定の間隔で選択的に交互
に配置された金属層領域と低不純物密度領域の部分を有
し、前記低不純物密度領域は前記金属層との間の拡散電
位によって実質的に空乏化されていて、かつ前記金属層
領域のバッファ層は前記アノード領域と２Ｌn 以下のピ
ッチ（Ｌn は電子の拡散長）で短絡されていることを特
徴とする静電誘導バッファ構造を有する半導体素子とし
ての構成を有するものである。
【００１６】
【実施例】図１は本発明の実施例に適用できる静電誘導
（ＳＩ）バッファ構造の模式的断面構造図である。図２
はＳＩバッファ構造の電位（ポテンシャル）分布の説明
図である。図１，図２において、ｎバッファ構造は、高
不純物密度のバッファ層１１と低不純物密度のバッファ
層１２により層状に形成されている。ｎ+ 層１１は互い
にメッシュ状，ストライプ状等、或いはｎ- 層１２の穴
の開いた板状等の平面パターン形状を有し、ｎ- 層１２
とともに静電誘導（ＳＩ）バッファ層を形成している。
１はアノード電極、２はアノード領域、５は高抵抗層
（ｎ B - 層）（基板）である。４はｎバッファ短絡層で
あり、２Ｌn （Ｌn は電子の拡散長）以下のピッチでア
ノード領域２と高不純物密度のバッファ層１１を短絡し
ている。図１，図２において点線はｎ+ （１１）ｎ
- （１２）接合によってｎ B - 層（５），ｎ - 層（１
２）中に広がる空乏層の様子を模式的に図示したもので
ある。ｎ+ 層１１の幅をＷn+，ｎ- 層１２の幅をＷB ，
ｎ+ 層１１もしくはｎ- 層１２の厚さをＬB とすると、
ｎ- 層１２の中の電位障壁の形状を決定する要因は、Ｗ
BとＬB の寸法と、ｎ+ 層１１とｎ- 層１２の不純物密
度及びアノード領域２の不純物密度である。ＳＩバッフ
ァ構造ではこれらのパラメータを設定することによっ
て、ｎ- 層１２は実質的に空乏化されている。この低不
純物密度領域１２は高不純物密度領域１１と同一導電型
として図１においては図示されているが、実質的に空乏
化されるならばｐ- の反対導電型であってもよく、或い
はまた真性領域（ｉ）の層から形成されていてもよい。
（ＳＩ）バッファ構造の模式的断面構造図である。図２
はＳＩバッファ構造の電位（ポテンシャル）分布の説明
図である。図１，図２において、ｎバッファ構造は、高
不純物密度のバッファ層１１と低不純物密度のバッファ
層１２により層状に形成されている。ｎ+ 層１１は互い
にメッシュ状，ストライプ状等、或いはｎ- 層１２の穴
の開いた板状等の平面パターン形状を有し、ｎ- 層１２
とともに静電誘導（ＳＩ）バッファ層を形成している。
１はアノード電極、２はアノード領域、５は高抵抗層
（ｎ B - 層）（基板）である。４はｎバッファ短絡層で
あり、２Ｌn （Ｌn は電子の拡散長）以下のピッチでア
ノード領域２と高不純物密度のバッファ層１１を短絡し
ている。図１，図２において点線はｎ+ （１１）ｎ
- （１２）接合によってｎ B - 層（５），ｎ - 層（１
２）中に広がる空乏層の様子を模式的に図示したもので
ある。ｎ+ 層１１の幅をＷn+，ｎ- 層１２の幅をＷB ，
ｎ+ 層１１もしくはｎ- 層１２の厚さをＬB とすると、
ｎ- 層１２の中の電位障壁の形状を決定する要因は、Ｗ
BとＬB の寸法と、ｎ+ 層１１とｎ- 層１２の不純物密
度及びアノード領域２の不純物密度である。ＳＩバッフ
ァ構造ではこれらのパラメータを設定することによっ
て、ｎ- 層１２は実質的に空乏化されている。この低不
純物密度領域１２は高不純物密度領域１１と同一導電型
として図１においては図示されているが、実質的に空乏
化されるならばｐ- の反対導電型であってもよく、或い
はまた真性領域（ｉ）の層から形成されていてもよい。
【００１７】 ＬB の寸法はチャネル長に対応し、ＷB は
チャネル幅に対応する。アノード領域２からの注入され
た正孔は主として、ＷB ，ＬB で決まる低不純物密度の
領域１２を流れ、一方、カソードから注入された電子は
高不純物密度領域１１に蓄積されるとともに、２Ｌ
n （Ｌn は電子の拡散長）以下のピッチで配置されたバ
ッファ短絡領域４を通って、アノード領域２と電気的に
短絡されている。
チャネル幅に対応する。アノード領域２からの注入され
た正孔は主として、ＷB ，ＬB で決まる低不純物密度の
領域１２を流れ、一方、カソードから注入された電子は
高不純物密度領域１１に蓄積されるとともに、２Ｌ
n （Ｌn は電子の拡散長）以下のピッチで配置されたバ
ッファ短絡領域４を通って、アノード領域２と電気的に
短絡されている。
【００１８】 図２を参照して、ｎ+ 層１１に蓄積された
電子による電位変化をΔＶn とし、ΔＶn に伴うｎ- 層
中の電位障壁の変化をηΔＶn とすると、アノード領域
２からの正孔注入量Δｐはｎ+ 層１１に蓄積された電子
がアノード領域２へ注入される量Δｎに対する
電子による電位変化をΔＶn とし、ΔＶn に伴うｎ- 層
中の電位障壁の変化をηΔＶn とすると、アノード領域
２からの正孔注入量Δｐはｎ+ 層１１に蓄積された電子
がアノード領域２へ注入される量Δｎに対する
【００１９】
【数１】 程度となる。
【００２０】 ここでＰA はアノード領域２の不純物密
度、Ｎ B はｎ+ 層１１の不純物密度、ｖP は正孔の注入
速度（拡散もしくはドリフト）、ｖn は電子の注入速度
（拡散もしくはドリフト）、ｋはボルツエン定数、Ｔは
絶対温度、ηは１に近い値である。
度、Ｎ B はｎ+ 層１１の不純物密度、ｖP は正孔の注入
速度（拡散もしくはドリフト）、ｖn は電子の注入速度
（拡散もしくはドリフト）、ｋはボルツエン定数、Ｔは
絶対温度、ηは１に近い値である。
【００２１】 ΔＶn の値は、ｎ+ 層１１とＰアノード層
２との間の拡散電位をＶGAとし、アノード領域２の正孔
が見るｎ- 層１２中の電位障壁高さをＶG*A とすると、
２との間の拡散電位をＶGAとし、アノード領域２の正孔
が見るｎ- 層１２中の電位障壁高さをＶG*A とすると、
【００２２】
【数２】 と考えることもできる。
【００２３】 従って、ＳＩバッファ層における蓄積電子
に対する正孔注入の電流利得は、η＝１とすると、
に対する正孔注入の電流利得は、η＝１とすると、
【００２４】
【数３】 である。
【００２５】 この値を従来型バッファ構造と比較する
と、従来構造では、ＶGA＝ＶG*A であるから、
と、従来構造では、ＶGA＝ＶG*A であるから、
【００２６】
【数４】
【００２７】
【数５】 であるからＧSI＞ＧC となり、ＳＩバッファ構造は注入
量がはるかに高く、その分だけオン電圧が低下すると云
える。
量がはるかに高く、その分だけオン電圧が低下すると云
える。
【００２８】 同一寸法ＬB を有する従来型バッファ構造
と比べ正孔の注入率が高いことが明らかであるが、更に
ＳＩバッファ構造では、ｎ+ 層１１がメッシュ状，スト
ライプ状，或いは板状等に形成されているため層状の抵
抗はｎ+ 層中の抵抗率でほぼ決まる。従って、ＳＩバッ
ファ層の横方向抵抗は極めて小さい。ｎ- 層１２中の電
子はドリフト走行によって周囲のｎ+ 層１１に容易に到
達し、かつｎ+ 層１１中の抵抗が低いからである。これ
を従来型バッファ構造と比較すると、ｎバッファ層は所
定の抵抗率を有するベース構造となっており、チャネル
に相当する領域もない。従って、電子はｎバッファ層中
の所定の抵抗率の中を拡散によって流れることになる。
従って、バッファ層全体として見た場合の抵抗はＳＩバ
ッファ構造の方がはるかに低い。
と比べ正孔の注入率が高いことが明らかであるが、更に
ＳＩバッファ構造では、ｎ+ 層１１がメッシュ状，スト
ライプ状，或いは板状等に形成されているため層状の抵
抗はｎ+ 層中の抵抗率でほぼ決まる。従って、ＳＩバッ
ファ層の横方向抵抗は極めて小さい。ｎ- 層１２中の電
子はドリフト走行によって周囲のｎ+ 層１１に容易に到
達し、かつｎ+ 層１１中の抵抗が低いからである。これ
を従来型バッファ構造と比較すると、ｎバッファ層は所
定の抵抗率を有するベース構造となっており、チャネル
に相当する領域もない。従って、電子はｎバッファ層中
の所定の抵抗率の中を拡散によって流れることになる。
従って、バッファ層全体として見た場合の抵抗はＳＩバ
ッファ構造の方がはるかに低い。
【００２９】 一方、電子のライフタイムが長い場合、電
子はｎバッファ層中、特にｎ+ 層１１内に長く留まるこ
とになる。しかし、あまり長時間留まると、その分だけ
余分な正孔注入を引き起こし、ターン・オフ時の蓄積時
間，テイル時間の遅れを生ずる原因となる。従って、あ
る程度の正孔注入量を確保しつつ、ｎ+ 層１１に蓄積さ
れた電子を引き出す工夫が必要となる。そのための構造
として、ＳＩバッファ構造では、ＳＩバッファに対して
一定のピッチでアノード領域２と電気的に短絡する構造
を採用している。この短絡のピッチとしては、電子のラ
イフタイムで決まる拡散長Ｌn を考慮して、２倍のＬn
以下とすればよい。これによって、アノード領域２から
の正孔注入量を確保しつつ、適正な時定数で蓄積された
電子をアノード電極１に吸収することができる。
子はｎバッファ層中、特にｎ+ 層１１内に長く留まるこ
とになる。しかし、あまり長時間留まると、その分だけ
余分な正孔注入を引き起こし、ターン・オフ時の蓄積時
間，テイル時間の遅れを生ずる原因となる。従って、あ
る程度の正孔注入量を確保しつつ、ｎ+ 層１１に蓄積さ
れた電子を引き出す工夫が必要となる。そのための構造
として、ＳＩバッファ構造では、ＳＩバッファに対して
一定のピッチでアノード領域２と電気的に短絡する構造
を採用している。この短絡のピッチとしては、電子のラ
イフタイムで決まる拡散長Ｌn を考慮して、２倍のＬn
以下とすればよい。これによって、アノード領域２から
の正孔注入量を確保しつつ、適正な時定数で蓄積された
電子をアノード電極１に吸収することができる。
【００３０】 従来静電誘導効果を利用したアノードショ
ート構造としてＳＩアノードショート構造が提案されて
いる。例えば特願昭６２−２５０２５４号（特開平１−
９３１６９号公報）に開示されている通りである。本願
発明は静電誘導効果をｎバッファ構造に利用した構造で
ある。本願発明では静電誘導効果を利用したバッファ層
を具備することから、ゲート・アノード間は、ｐ+ ｉｎ
+ ｐ+ 構造及びｐ+ ｉｎ- ｐ+ 構造の組み合わせ構造と
なっている。ｎ- 層（１２）がｎ+ 層（１１）によって
充分に空乏化されている場合には、ゲート領域から広が
る空乏層はｎ+層（１１）ｎ- 層（１２）からなるＳＩ
バッファ層によって阻止され、充分な強電界を阻止する
ことができる構造となっている。Ｗn+，ＬB の寸法はで
きるだけ小さい方が望ましいことはもちろんである。ｎ
+ 層１１のかわりに金属層を用いてもよいことは後述さ
れる通りである。この場合はショットキー接合を利用す
ることになる。但し、高耐圧のためにはＰＮ接合と組み
合わせる構造も考えられる。
ート構造としてＳＩアノードショート構造が提案されて
いる。例えば特願昭６２−２５０２５４号（特開平１−
９３１６９号公報）に開示されている通りである。本願
発明は静電誘導効果をｎバッファ構造に利用した構造で
ある。本願発明では静電誘導効果を利用したバッファ層
を具備することから、ゲート・アノード間は、ｐ+ ｉｎ
+ ｐ+ 構造及びｐ+ ｉｎ- ｐ+ 構造の組み合わせ構造と
なっている。ｎ- 層（１２）がｎ+ 層（１１）によって
充分に空乏化されている場合には、ゲート領域から広が
る空乏層はｎ+層（１１）ｎ- 層（１２）からなるＳＩ
バッファ層によって阻止され、充分な強電界を阻止する
ことができる構造となっている。Ｗn+，ＬB の寸法はで
きるだけ小さい方が望ましいことはもちろんである。ｎ
+ 層１１のかわりに金属層を用いてもよいことは後述さ
れる通りである。この場合はショットキー接合を利用す
ることになる。但し、高耐圧のためにはＰＮ接合と組み
合わせる構造も考えられる。
【００３１】 ＳＩバッファ構造において２Ｌn 以下のピ
ッチにてアノード領域２と短絡する構造を採用する旨の
説明を行なったが、ライフタイム制御を行なうことによ
って、バッファ短絡層４を省略することもできる。即
ち、電子のライフタイム制御を行なってｎ+ 層（１１）
ｎ- 層（１２）近傍における電子の寿命を所定値に設定
し、ライフタイムが短い場合には短絡層４の効果が薄れ
るからである。この場合には、バッファ短絡層４は積極
的に形成する必要はなく、ライフタイム制御のための手
段を施せばよい。例えば、プロトン照射，電子線照射等
の放射線照射或いは重金属拡散を行なう。
ッチにてアノード領域２と短絡する構造を採用する旨の
説明を行なったが、ライフタイム制御を行なうことによ
って、バッファ短絡層４を省略することもできる。即
ち、電子のライフタイム制御を行なってｎ+ 層（１１）
ｎ- 層（１２）近傍における電子の寿命を所定値に設定
し、ライフタイムが短い場合には短絡層４の効果が薄れ
るからである。この場合には、バッファ短絡層４は積極
的に形成する必要はなく、ライフタイム制御のための手
段を施せばよい。例えば、プロトン照射，電子線照射等
の放射線照射或いは重金属拡散を行なう。
【００３２】 上記により、ＳＩバッファ構造の原理，構
造，動作が明らかとなったが、ＳＩバッファ構造は、各
種の半導体素子に適用することができる。例えばＳＩサ
イリスタ，ＧＴＯ，埋込みゲートＧＴＯ，ＳＣＲ，ＡＳ
ＣＲ，ＩＧＢＴ，ＭＯＳ制御サイリスタ，ＭＯＳ制御Ｓ
Ｉサイリスタ等においてバッファ構造を設定し、高耐
圧，高電界による高速動作が要求される場合に、従来の
バッファ構造では得られない高注入，高耐圧，高速ター
ン・オン，或いは低抵抗率による高速ターン・オフを実
現することができる。
造，動作が明らかとなったが、ＳＩバッファ構造は、各
種の半導体素子に適用することができる。例えばＳＩサ
イリスタ，ＧＴＯ，埋込みゲートＧＴＯ，ＳＣＲ，ＡＳ
ＣＲ，ＩＧＢＴ，ＭＯＳ制御サイリスタ，ＭＯＳ制御Ｓ
Ｉサイリスタ等においてバッファ構造を設定し、高耐
圧，高電界による高速動作が要求される場合に、従来の
バッファ構造では得られない高注入，高耐圧，高速ター
ン・オン，或いは低抵抗率による高速ターン・オフを実
現することができる。
【００３３】 図３は本発明によるＳＩバッファ構造を埋
込みゲートＳＩサイリスタに適用した場合の模式的断面
構造図である。２Ｌn 以下のピッチにてｎバッファ短絡
層４が設けられている。ＳＩバッファ層はｎ+ 層（１
１）とｎ- 層（１２）からなる。ｎ+ 層（１１）とｎ-
層（１２）のピッチは埋込みゲート領域６のピッチと対
応させ、ゲートチャネル直下にｎ+ 層（１１）が配置さ
れる構造を採用してもよい。図３において、参照数字は
従来例の図１３、及びＳＩバッファ構造の原理説明の図
１，図２において用いたものと同一の構成要素には同一
の番号を符している。以下の実施例においても同様であ
る。
込みゲートＳＩサイリスタに適用した場合の模式的断面
構造図である。２Ｌn 以下のピッチにてｎバッファ短絡
層４が設けられている。ＳＩバッファ層はｎ+ 層（１
１）とｎ- 層（１２）からなる。ｎ+ 層（１１）とｎ-
層（１２）のピッチは埋込みゲート領域６のピッチと対
応させ、ゲートチャネル直下にｎ+ 層（１１）が配置さ
れる構造を採用してもよい。図３において、参照数字は
従来例の図１３、及びＳＩバッファ構造の原理説明の図
１，図２において用いたものと同一の構成要素には同一
の番号を符している。以下の実施例においても同様であ
る。
【００３４】 図４は埋込みゲートＳＩサイリスタにおい
て、ゲート電極１０の間隔を狭くした構造において、ゲ
ート電極１０の下側のアノード側投影領域においてｎバ
ッファ短絡層４を設けた構造である。図３の構造に比べ
て単位セグメント当りのチャネル数が少ないが、その分
微細化されている。ｎバッファ短絡層４は２Ｌn 以下に
設定する。
て、ゲート電極１０の間隔を狭くした構造において、ゲ
ート電極１０の下側のアノード側投影領域においてｎバ
ッファ短絡層４を設けた構造である。図３の構造に比べ
て単位セグメント当りのチャネル数が少ないが、その分
微細化されている。ｎバッファ短絡層４は２Ｌn 以下に
設定する。
【００３５】 図５はｎバッファ短絡層４と、ｎ+ 層１１
及びｎ- 層１２からなるＳＩバッファ層の平面パターン
形状の一例である。ｎ+ 層１１はｎバッファ短絡層４の
部分でアノード電極１と短絡されている。ｎ- 層１２の
幅、不純物密度はｎ+ 層１１との拡散電位によって充分
空乏化されるように設定する。
及びｎ- 層１２からなるＳＩバッファ層の平面パターン
形状の一例である。ｎ+ 層１１はｎバッファ短絡層４の
部分でアノード電極１と短絡されている。ｎ- 層１２の
幅、不純物密度はｎ+ 層１１との拡散電位によって充分
空乏化されるように設定する。
【００３６】 図５においてはｎバッファ短絡層４はメッ
シュ状に配置されている例を示したが、図６は一定の間
隔ｌP のピッチにてｎ+ 短絡部分４が配置される例を示
している。正六角形もしくは正三角形の頂点部分に対応
してｎ+ 短絡領域４が設けられている。ｌP の寸法は約
ｌP ＜２Ｌn を満足するように配置されていればよい。
シュ状に配置されている例を示したが、図６は一定の間
隔ｌP のピッチにてｎ+ 短絡部分４が配置される例を示
している。正六角形もしくは正三角形の頂点部分に対応
してｎ+ 短絡領域４が設けられている。ｌP の寸法は約
ｌP ＜２Ｌn を満足するように配置されていればよい。
【００３７】 図７は本発明によるＳＩバッファ構造をＧ
ＴＯ（ゲートターンオフサイリスタ）に適用した例であ
る。１３はＰベース層、１４は高濃度ベース層である。
ｎバッファ短絡層４は２Ｌn 以下のピッチで配置されて
いる。
ＴＯ（ゲートターンオフサイリスタ）に適用した例であ
る。１３はＰベース層、１４は高濃度ベース層である。
ｎバッファ短絡層４は２Ｌn 以下のピッチで配置されて
いる。
【００３８】 図８は本発明によるＳＩバッファ構造を埋
込みゲートＳＩサイリスタに適用した別の例である。構
造的な特徴としては、ＳＩバッファ構造をＰ+ ゲート６
のアノード側投影部分においてＬn 分だけ広く設定する
点である。カソード側から注入された電子の走行時間に
よる広がり分を考慮して、約Ｌn 分広くＳＩバッファ構
造を設けている。
込みゲートＳＩサイリスタに適用した別の例である。構
造的な特徴としては、ＳＩバッファ構造をＰ+ ゲート６
のアノード側投影部分においてＬn 分だけ広く設定する
点である。カソード側から注入された電子の走行時間に
よる広がり分を考慮して、約Ｌn 分広くＳＩバッファ構
造を設けている。
【００３９】 図９はＳＩバッファ構造の別の構成例であ
る。図１の構成例と比べて、アノード領域２とバッファ
層（ｎ+ ，ｎ - ／ｐ - ）との間に薄い介在層ｎ（１５）
を設けている。図９の構造における薄い介在層１５の役
割は、その不純物密度と厚さによってアノード領域２か
らの正孔の注入量を制御する点にある。ｎ+ 層１１及び
ｎ- ／ｐ- 層１２からなるバッファ層は主としてゲート
側から広がる空乏層を阻止し、強電界を阻止する役割を
担い、薄い介在層１５の厚さと不純物密度を所定値に設
定することによって、正孔の注入量が制御される。図１
の構造でＬB に相当する寸法は実質上図９の構造では薄
い介在層１５の厚さに対応している。１６は絶縁層であ
る。
る。図１の構成例と比べて、アノード領域２とバッファ
層（ｎ+ ，ｎ - ／ｐ - ）との間に薄い介在層ｎ（１５）
を設けている。図９の構造における薄い介在層１５の役
割は、その不純物密度と厚さによってアノード領域２か
らの正孔の注入量を制御する点にある。ｎ+ 層１１及び
ｎ- ／ｐ- 層１２からなるバッファ層は主としてゲート
側から広がる空乏層を阻止し、強電界を阻止する役割を
担い、薄い介在層１５の厚さと不純物密度を所定値に設
定することによって、正孔の注入量が制御される。図１
の構造でＬB に相当する寸法は実質上図９の構造では薄
い介在層１５の厚さに対応している。１６は絶縁層であ
る。
【００４０】 図９の構造はｎ+ 層１１を拡散で形成後、
ｎエピタキシャル層を形成することによって薄い介在層
１５を形成し、更にｐエピタキシャル層を形成すること
によってアノード領域２を形成することによって実現さ
れる。ｎ+ 層１１の拡散深さ及び拡散ピッチは高耐圧を
阻止するためには比較的深く形成してもよい。正孔の注
入量は薄い介在層の厚さによって制御されｎ- ／ｐ- 層
１２中に注入された正孔はドリフト走行される構造とな
っていることが望ましい。図９の構造においても、ｎバ
ッファ短絡層４を２Ｌn 以下のピッチにて設け、アノー
ド領域２と短絡させている。
ｎエピタキシャル層を形成することによって薄い介在層
１５を形成し、更にｐエピタキシャル層を形成すること
によってアノード領域２を形成することによって実現さ
れる。ｎ+ 層１１の拡散深さ及び拡散ピッチは高耐圧を
阻止するためには比較的深く形成してもよい。正孔の注
入量は薄い介在層の厚さによって制御されｎ- ／ｐ- 層
１２中に注入された正孔はドリフト走行される構造とな
っていることが望ましい。図９の構造においても、ｎバ
ッファ短絡層４を２Ｌn 以下のピッチにて設け、アノー
ド領域２と短絡させている。
【００４１】 図１０は図９に示したＳＩバッファ構造を
適用した平面ゲートＳＩサイリスタの模式的断面構造図
である。各構成要素に対する参照番号は前述の例と同様
である。
適用した平面ゲートＳＩサイリスタの模式的断面構造図
である。各構成要素に対する参照番号は前述の例と同様
である。
【００４２】 図１１及び図１２は、前述の実施例の説明
におけるｎ+ 層１１のかわりに金属層１７を用いた構造
例である。金属層としてはＷ，Ｍｏ，Ｃｏ，Ｐｔ等の金
属もしくはこれらのシリサイド等を適用することができ
る。図１１においては短絡層４もこれらの金属にて設け
ている。短絡のピッチは２Ｌn 以下である。図１２にお
いてはアノード領域２とＳＩバッファ層（１７，１２）
との間に薄い介在層１５を設けた例が図示されている。
短絡層４は２Ｌn 以下のピッチで設けられている。
におけるｎ+ 層１１のかわりに金属層１７を用いた構造
例である。金属層としてはＷ，Ｍｏ，Ｃｏ，Ｐｔ等の金
属もしくはこれらのシリサイド等を適用することができ
る。図１１においては短絡層４もこれらの金属にて設け
ている。短絡のピッチは２Ｌn 以下である。図１２にお
いてはアノード領域２とＳＩバッファ層（１７，１２）
との間に薄い介在層１５を設けた例が図示されている。
短絡層４は２Ｌn 以下のピッチで設けられている。
【００４３】 本発明によるＳＩバッファ構造は、上述の
構造に限られるわけではなく、例えばｎ- 層中に埋込ま
れたｎ+ 層を有する構造、或いは、ｐ- 層中にｎ+ 層が
板状に設けられた構造とすることもできる。
構造に限られるわけではなく、例えばｎ- 層中に埋込ま
れたｎ+ 層を有する構造、或いは、ｐ- 層中にｎ+ 層が
板状に設けられた構造とすることもできる。
【００４４】 更に短絡のピッチを上昇して、ｎ+ 埋込み
層毎に短絡層４を配置することもできる。
層毎に短絡層４を配置することもできる。
【００４５】
【発明の効果】本発明によるＳＩバッファ構造はバッフ
ァ層の横方向に広がる抵抗率を下げることができるた
め、バッファ層内の蓄積電子が速やかにアノード電極に
排出されるためターン・オフの性能が向上する。
ァ層の横方向に広がる抵抗率を下げることができるた
め、バッファ層内の蓄積電子が速やかにアノード電極に
排出されるためターン・オフの性能が向上する。
【００４６】 ＳＩバッファ構造を採用することにより、
正孔の注入が低不純物密度層を介して行なわれるため、
正孔の注入量が上昇し、ターン・オンの性能が向上し、
高速ターン・オン，オン電圧が低減される。
正孔の注入が低不純物密度層を介して行なわれるため、
正孔の注入量が上昇し、ターン・オンの性能が向上し、
高速ターン・オン，オン電圧が低減される。
【００４７】 高不純物密度層と低不純物密度層が互いに
空乏層でつながった構造となっているため、強電界を阻
止することができる。
空乏層でつながった構造となっているため、強電界を阻
止することができる。
【図１】ＳＩバッファ構造の模式的断面構造図である。
【図２】ＳＩバッファ構造のポテンシャル分布の説明図
である。
である。
【図３】本発明によるＳＩバッファ構造を埋込みゲート
ＳＩサイリスタに適用した例である。
ＳＩサイリスタに適用した例である。
【図４】本発明によるＳＩバッファ構造を微細化埋込み
ゲートＳＩサイリスタに適用した例である。
ゲートＳＩサイリスタに適用した例である。
【図５】ＳＩバッファ構造（１１，１２）とｎバッファ
短絡層（４）の平面パターン例である。
短絡層（４）の平面パターン例である。
【図６】ｎバッファ短絡領域（４）のパターン配置例で
ある。
ある。
【図７】本発明によるＳＩバッファ構造をＧＴＯに適用
した例である。
した例である。
【図８】本発明によるＳＩバッファ構造を埋込みゲート
ＳＩサイリスタに適用した別の例である。
ＳＩサイリスタに適用した別の例である。
【図９】本発明によるＳＩバッファ構造の別の構成例で
ある。
ある。
【図１０】図９のＳＩバッファ構造を適用した平面ゲー
トＳＩサイリスタの模式的断面構造図である。
トＳＩサイリスタの模式的断面構造図である。
【図１１】金属層１７を用いたＳＩバッファ構造の例で
ある。
ある。
【図１２】薄い介在層１５を有する図１１の構造例であ
る。
る。
【図１３】従来のｎバッファ層を有する埋込みゲートＳ
Ｉサイリスタの構造例である。
Ｉサイリスタの構造例である。
１ アノード電極 ２ アノード領域 ３ バッファ層 ４ ｎバッファ短絡層 ５ 高抵抗層（ｎ B - 層もしくはｐ B - 層）（基板） ６ ゲート領域 ７ エピタキシャル層 ８ カソード領域 ９ カソード電極 １０ ゲート電極 １１ 高不純物密度のバッファ層 １２ 低不純物密度のバッファ層 １３ ベース層 １４ 高濃度ベース層 １５ 薄い介在層 １６ 絶縁層 １７ 金属層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/80 Ｈ０１Ｌ 29/74 Ｃ 29/78 ３２１ Ｊ 29/74 Ａ (56)参考文献 特開 平１−218067（ＪＰ，Ａ) 特開 昭52−69281（ＪＰ，Ａ) 特開 昭60−198779（ＪＰ，Ａ) 実公 昭41−24822（ＪＰ，Ｙ１)
Claims (4)
- 【請求項１】 アノード領域、カソード領域、ゲート領
域を有する半導体素子において、前記アノード領域に接
するか近傍においてバッファ層を具備するとともに、前
記バッファ層は一定の間隔で選択的に交互に配置された
高不純物密度領域と低不純物密度領域の部分を有し、前
記低不純物密度領域は前記高不純物密度領域との間の拡
散電位によって実質的に空乏化されていて、かつ、前記
高不純物密度領域のバッファ層は前記アノード領域と２
Ｌn 以下のピッチ（Ｌn は電子の拡散長）で短絡されて
いることを特徴とする静電誘導バッファ構造を有する半
導体素子。 - 【請求項２】 前記バッファ層は前記アノード領域とは
反対導電型であることを特徴とする請求項１記載の静電
誘導バッファ構造を有する半導体素子。 - 【請求項３】 前記バッファ層の内、高不純物密度領域
は前記アノード領域とは反対導電型であるとともに、低
不純物密度領域は前記アノード領域と同一導電型である
か真性半導体領域であることを特徴とする請求項１記載
の静電誘導バッファ構造を有する半導体素子。 - 【請求項４】 アノード領域、カソード領域、ゲート領
域を有する半導体素子において、前記アノード領域に接
するか近傍においてバッファ層を具備するとともに、前
記バッファ層は一定の間隔で選択的に交互に配置された
金属層領域と低不純物密度領域の部分を有し、前記低不
純物密度領域は前記金属層との間の拡散電位によって実
質的に空乏化されていて、かつ前記金属層領域のバッフ
ァ層は前記アノード領域と２Ｌn 以下のピッチ（Ｌn は
電子の拡散長）で短絡されていることを特徴とする静電
誘導バッファ構造を有する半導体素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114140A JPH0793426B2 (ja) | 1992-04-07 | 1992-04-07 | 静電誘導バッファ構造を有する半導体素子 |
| US08/042,152 US5352910A (en) | 1992-04-07 | 1993-04-02 | Semiconductor device with a buffer structure |
| DE69313499T DE69313499T2 (de) | 1992-04-07 | 1993-04-07 | Halbleiterbauelement mit Bufferstruktur |
| EP96120609A EP0771034A3 (en) | 1992-04-07 | 1993-04-07 | Semiconductor device with a buffer structure |
| EP93302716A EP0565350B1 (en) | 1992-04-07 | 1993-04-07 | Semiconductor device with a buffer structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114140A JPH0793426B2 (ja) | 1992-04-07 | 1992-04-07 | 静電誘導バッファ構造を有する半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685244A JPH0685244A (ja) | 1994-03-25 |
| JPH0793426B2 true JPH0793426B2 (ja) | 1995-10-09 |
Family
ID=14630146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4114140A Expired - Fee Related JPH0793426B2 (ja) | 1992-04-07 | 1992-04-07 | 静電誘導バッファ構造を有する半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793426B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682044A (en) * | 1995-01-31 | 1997-10-28 | Takashige Tamamushi | Reverse conducting thyristor with a planar-gate, buried-gate, or recessed-gate structure |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173675A (ja) * | 2005-12-26 | 2007-07-05 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4124822Y1 (ja) * | 1966-02-10 | 1966-12-19 | ||
| JPS5269281A (en) * | 1975-12-05 | 1977-06-08 | Matsushita Electronics Corp | Gate turn-off thyristor |
| JPH0779159B2 (ja) * | 1984-03-22 | 1995-08-23 | 潤一 西澤 | 光トリガ・光クエンチ可能なサイリスタ装置 |
| JPH07109882B2 (ja) * | 1988-02-26 | 1995-11-22 | 三菱電機株式会社 | バイポーラ型半導体スイッチング装置 |
-
1992
- 1992-04-07 JP JP4114140A patent/JPH0793426B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682044A (en) * | 1995-01-31 | 1997-10-28 | Takashige Tamamushi | Reverse conducting thyristor with a planar-gate, buried-gate, or recessed-gate structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685244A (ja) | 1994-03-25 |
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