JPH0793427B2 - ドリフトバッファ構造を有する半導体素子 - Google Patents
ドリフトバッファ構造を有する半導体素子Info
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- JPH0793427B2 JPH0793427B2 JP4144887A JP14488792A JPH0793427B2 JP H0793427 B2 JPH0793427 B2 JP H0793427B2 JP 4144887 A JP4144887 A JP 4144887A JP 14488792 A JP14488792 A JP 14488792A JP H0793427 B2 JPH0793427 B2 JP H0793427B2
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Description
【０００１】
【産業上の利用分野】本発明は電力用半導体素子に関
し、特にバッファ構造を有する半導体素子においてバッ
ファ層内に不純物密度勾配を設定して正孔に対する内部
電界を発生させアノードからの正孔の注入率を高めると
ともに電子の蓄積効率を高め、またアノード領域内に不
純物密度勾配を設定して電子に対する内部電界を発生さ
せ、かつカソード・アノード間に強電界を印加し得る新
しいバッファ構造（以下ドリフトバッファ構造と称す
る）を有する半導体素子に関する。
し、特にバッファ構造を有する半導体素子においてバッ
ファ層内に不純物密度勾配を設定して正孔に対する内部
電界を発生させアノードからの正孔の注入率を高めると
ともに電子の蓄積効率を高め、またアノード領域内に不
純物密度勾配を設定して電子に対する内部電界を発生さ
せ、かつカソード・アノード間に強電界を印加し得る新
しいバッファ構造（以下ドリフトバッファ構造と称す
る）を有する半導体素子に関する。
【０００２】
【従来の技術】従来、バッファ層を有する半導体素子は
各種提案されている。例えば、高耐圧のＧＴＯ，静電誘
導サイリスタ，ＩＧＢＴ（絶縁ゲートバイポーラトラン
ジスタ），絶縁ゲート静電誘導サイリスタ等において提
案されている通りである。この構造の特徴はアノード
（コレクタ）領域前面に、ｎバッファ層をｎベース層の
高抵抗層との間に積極的に介在させ、ゲート（ベース）
・アノード（コレクタ）間の電界分布の形状を実質的に
三角形の形状から台形の形状にし、強電界が一様にアノ
ード領域近傍まで印加されるようにした点である。この
ことによって、高抵抗層の厚さは低減でき、高耐圧化が
容易となるとともに、高抵抗層中をキャリアは強電界に
よってドリフト走行するため、特に、ターン・オンの特
性が良好となる。
各種提案されている。例えば、高耐圧のＧＴＯ，静電誘
導サイリスタ，ＩＧＢＴ（絶縁ゲートバイポーラトラン
ジスタ），絶縁ゲート静電誘導サイリスタ等において提
案されている通りである。この構造の特徴はアノード
（コレクタ）領域前面に、ｎバッファ層をｎベース層の
高抵抗層との間に積極的に介在させ、ゲート（ベース）
・アノード（コレクタ）間の電界分布の形状を実質的に
三角形の形状から台形の形状にし、強電界が一様にアノ
ード領域近傍まで印加されるようにした点である。この
ことによって、高抵抗層の厚さは低減でき、高耐圧化が
容易となるとともに、高抵抗層中をキャリアは強電界に
よってドリフト走行するため、特に、ターン・オンの特
性が良好となる。
【０００３】ｎバッファ構造を有する静電誘導サイリス
タの構造例は既に特公昭５９−３１８６９号に開示され
ている通りである。或いはまた、ｎバッファ構造を有す
る２５００Ｖ−３００Ａ級埋込みゲートＳＩサイリスタ
の試作例も PROC. OF THE 16TH ANNUAL IEEE POWER ELE
CTRONICS SPECIALISTS CONFERENCE (PESC '85)において
"LOW-LOSS HIGH SPEED SWITCHING DEVICE, 2500V-300A
STATIC INDUCTION THYRISTOR"として報告されている。
タの構造例は既に特公昭５９−３１８６９号に開示され
ている通りである。或いはまた、ｎバッファ構造を有す
る２５００Ｖ−３００Ａ級埋込みゲートＳＩサイリスタ
の試作例も PROC. OF THE 16TH ANNUAL IEEE POWER ELE
CTRONICS SPECIALISTS CONFERENCE (PESC '85)において
"LOW-LOSS HIGH SPEED SWITCHING DEVICE, 2500V-300A
STATIC INDUCTION THYRISTOR"として報告されている。
【０００４】図１５は上記論文中の試作構造例を模式的
に示した断面構造図である。図１５において、１はアノ
ード電極、２はアノード領域、３はｎバッファ層、４は
ｎバッファ短絡層、５は高抵抗層、６はゲート領域、７
はエピタキシャル層、８はカソード領域、９はカソード
電極、１０はゲート電極である。ｎ層３がｎバッファ層
となっており、ｎ+ 領域４によって、Ｐアノード領域２
と電気的に短絡されている。ｎ+ 領域４はほぼゲート電
極１０のアノード面に投影した下側において形成されて
いる。
に示した断面構造図である。図１５において、１はアノ
ード電極、２はアノード領域、３はｎバッファ層、４は
ｎバッファ短絡層、５は高抵抗層、６はゲート領域、７
はエピタキシャル層、８はカソード領域、９はカソード
電極、１０はゲート電極である。ｎ層３がｎバッファ層
となっており、ｎ+ 領域４によって、Ｐアノード領域２
と電気的に短絡されている。ｎ+ 領域４はほぼゲート電
極１０のアノード面に投影した下側において形成されて
いる。
【０００５】ここで、ｎバッファ層の厚さと不純物密度
の値によってアノード側からの正孔注入量が決定され
る。ｎバッファ層の不純物密度を高く設定しすぎると、
注入量が低下し、ターン・オン特性, オン電圧に影響を
与える。ｎバッファ層の不純物密度を低くすると、正孔
注入量は増すが強電界がｎバッファ層中に侵入してきて
パンチングスルーを引き起こすことがあるため、あまり
高耐圧化ができないという矛盾を生ずる。そのため、ｎ
バッファ層の厚さをある程度厚く設定することが考えら
れるが、所定の不純物密度で、ある程度厚く設定された
ｎバッファ層では、オン電圧が上昇する、正孔の注入量
が低減化される、ラッチングアップへ移向する反応が鈍
い（即ち、ターン・オンの応答が低下する）等の問題点
を生じやすい。従って、現状のｎバッファ層を有する半
導体素子では薄い方が望ましいにもかかわらずある程度
厚く設定し、高不純物密度に形成して高耐圧を阻止する
ことが望ましいにもかかわらず、正孔の注入量をある程
度確保するために中程度の不純物密度として形成してい
る。
の値によってアノード側からの正孔注入量が決定され
る。ｎバッファ層の不純物密度を高く設定しすぎると、
注入量が低下し、ターン・オン特性, オン電圧に影響を
与える。ｎバッファ層の不純物密度を低くすると、正孔
注入量は増すが強電界がｎバッファ層中に侵入してきて
パンチングスルーを引き起こすことがあるため、あまり
高耐圧化ができないという矛盾を生ずる。そのため、ｎ
バッファ層の厚さをある程度厚く設定することが考えら
れるが、所定の不純物密度で、ある程度厚く設定された
ｎバッファ層では、オン電圧が上昇する、正孔の注入量
が低減化される、ラッチングアップへ移向する反応が鈍
い（即ち、ターン・オンの応答が低下する）等の問題点
を生じやすい。従って、現状のｎバッファ層を有する半
導体素子では薄い方が望ましいにもかかわらずある程度
厚く設定し、高不純物密度に形成して高耐圧を阻止する
ことが望ましいにもかかわらず、正孔の注入量をある程
度確保するために中程度の不純物密度として形成してい
る。
【０００６】更にまたｎバッファ層は所定の不純物密度
を有する層状の領域としてアノード領域と高抵抗層との
間に介在するため、アノード領域に対して電気的にフロ
ーティング状態のままでは、ｎバッファ層内に蓄積され
るキャリアとしての電子は、そのライフタイムで決まる
期間、ｎバッファ層中に存在し続けることになる。この
場合、アノード領域からの正孔の注入を引き起こすが、
電子のライフタイムが長い場合には、その間、正孔注入
が起こるため、余分な正孔が注入される原因ともなる。
従って、ｎバッファ層はアノード領域と電気的短絡され
ることが望ましい。しかしながら、この短絡率を増す
と、ｎバッファの効果が薄れ、ラッチングアップを起こ
さなくなったり、或いは正孔の注入量も低減化され、オ
フ特性, テイル特性が改善されたとしても、オン特性が
劣化する原因ともなる。ｎバッファ層は層状に形成され
るため、横方向の抵抗を低減化する必要も生ずる。更に
また、従来のベース構造を有するバッファ構造では、そ
の構造上オン電圧が高くなりやすいという欠点も存在し
ていた。
を有する層状の領域としてアノード領域と高抵抗層との
間に介在するため、アノード領域に対して電気的にフロ
ーティング状態のままでは、ｎバッファ層内に蓄積され
るキャリアとしての電子は、そのライフタイムで決まる
期間、ｎバッファ層中に存在し続けることになる。この
場合、アノード領域からの正孔の注入を引き起こすが、
電子のライフタイムが長い場合には、その間、正孔注入
が起こるため、余分な正孔が注入される原因ともなる。
従って、ｎバッファ層はアノード領域と電気的短絡され
ることが望ましい。しかしながら、この短絡率を増す
と、ｎバッファの効果が薄れ、ラッチングアップを起こ
さなくなったり、或いは正孔の注入量も低減化され、オ
フ特性, テイル特性が改善されたとしても、オン特性が
劣化する原因ともなる。ｎバッファ層は層状に形成され
るため、横方向の抵抗を低減化する必要も生ずる。更に
また、従来のベース構造を有するバッファ構造では、そ
の構造上オン電圧が高くなりやすいという欠点も存在し
ていた。
【０００７】上記の問題点を解決する一方法として静電
誘導（ＳＩ,Static Induction)バッファ構造が提案され
ている。即ち、村岡、玉蟲によって特願平４−１１４１
４０号（特開平６−８５２４４号公報）「静電誘導バッ
ファ構造を有する半導体素子」において開示されている
通りである。
誘導（ＳＩ,Static Induction)バッファ構造が提案され
ている。即ち、村岡、玉蟲によって特願平４−１１４１
４０号（特開平６−８５２４４号公報）「静電誘導バッ
ファ構造を有する半導体素子」において開示されている
通りである。
【０００８】静電誘導（ＳＩ）バッファ構造とは静電誘
導効果を利用したバッファ構造である。即ち、ターン・
オンの状態では正孔はＳＩバッファ層の低不純物密度の
領域を主として流れ、カソードから注入されてきた電子
はＳＩバッファ層の高不純物密度の領域に蓄積される。
この高不純物密度の領域は電子の拡散長Ｌn の２倍、即
ち、２Ｌn 以下のピッチにてアノード領域と短絡し、電
子のライフタイムτnで決まるＳＩバッファ層内の電子
の寿命に対応させて、電子をアノード電極に吸収する効
果を有する。ＳＩバッファ層の高不純物密度領域のかわ
りに、Ｗ，Ｍｏ，Ｃｏ，Ｐｔ等の金属層もしくは金属シ
リサイド層を使用しても良い。
導効果を利用したバッファ構造である。即ち、ターン・
オンの状態では正孔はＳＩバッファ層の低不純物密度の
領域を主として流れ、カソードから注入されてきた電子
はＳＩバッファ層の高不純物密度の領域に蓄積される。
この高不純物密度の領域は電子の拡散長Ｌn の２倍、即
ち、２Ｌn 以下のピッチにてアノード領域と短絡し、電
子のライフタイムτnで決まるＳＩバッファ層内の電子
の寿命に対応させて、電子をアノード電極に吸収する効
果を有する。ＳＩバッファ層の高不純物密度領域のかわ
りに、Ｗ，Ｍｏ，Ｃｏ，Ｐｔ等の金属層もしくは金属シ
リサイド層を使用しても良い。
【０００９】ＳＩバッファ層の低不純物密度層は、高不
純物密度層もしくは金属層等との間に生ずる拡散電位に
よって空乏化されている。そしてＳＩバッファ層の空乏
化された低不純物密度層内の電位はＳＩバッファ層の高
不純物密度層もしくは金属層等の電位により、容量結合
的に制御されるように、その厚さと不純物密度を選定す
る。オン状態において正孔が流れる通路ともなるチャネ
ル領域が形成されるが、このチャネル領域は空乏化され
たチャネルであって、静電誘導効果による電位障壁制御
によってその高さが容量結合的に可変である。上記のチ
ャネル長は短い方が正孔の注入量が増すため有効である
が、一方においてカソード側から広がる空乏層が、到達
しても高電圧を充分に阻止できる程度に高いポテンシャ
ル電位構造となっている必要がある。強電界を主として
阻止する領域はＳＩバッファ層の高不純物密度領域もし
くは金属層領域であるが、一部低不純物密度領域まで空
乏層が侵入し、低不純物密度領域のチャネルの電位障壁
の高さを低下させる効果も生ずる。この効果が強くなる
と、アノードからの正孔注入を引き起こし、バッファ層
の効果を低減化させてしまう。従って、ＳＩバッファ構
造においては、低不純物密度領域中のチャネル部の電位
障壁高さを充分に高く設定し、カソード・アノード間の
強電界を充分に阻止できること、及び高不純物密度領域
もしくは金属層の電位によって電位障壁高さが容量結合
的に可変となることが必要である。
純物密度層もしくは金属層等との間に生ずる拡散電位に
よって空乏化されている。そしてＳＩバッファ層の空乏
化された低不純物密度層内の電位はＳＩバッファ層の高
不純物密度層もしくは金属層等の電位により、容量結合
的に制御されるように、その厚さと不純物密度を選定す
る。オン状態において正孔が流れる通路ともなるチャネ
ル領域が形成されるが、このチャネル領域は空乏化され
たチャネルであって、静電誘導効果による電位障壁制御
によってその高さが容量結合的に可変である。上記のチ
ャネル長は短い方が正孔の注入量が増すため有効である
が、一方においてカソード側から広がる空乏層が、到達
しても高電圧を充分に阻止できる程度に高いポテンシャ
ル電位構造となっている必要がある。強電界を主として
阻止する領域はＳＩバッファ層の高不純物密度領域もし
くは金属層領域であるが、一部低不純物密度領域まで空
乏層が侵入し、低不純物密度領域のチャネルの電位障壁
の高さを低下させる効果も生ずる。この効果が強くなる
と、アノードからの正孔注入を引き起こし、バッファ層
の効果を低減化させてしまう。従って、ＳＩバッファ構
造においては、低不純物密度領域中のチャネル部の電位
障壁高さを充分に高く設定し、カソード・アノード間の
強電界を充分に阻止できること、及び高不純物密度領域
もしくは金属層の電位によって電位障壁高さが容量結合
的に可変となることが必要である。
【００１０】上記に定義され説明したバッファ構造を静
電誘導(Static Induction ; ＳＩ)バッファ構造と称す
る。
電誘導(Static Induction ; ＳＩ)バッファ構造と称す
る。
【００１１】従って、ＳＩバッファ構造を有する半導体
素子の構成は以下に示す通りである。即ち、該構成はア
ノード領域、カソード領域、ゲート領域を有する半導体
素子において、前記アノード領域に接するか近傍におい
てバッファ層を具備するとともに、前記バッファ層は高
不純物密度領域と低不純物密度領域の部分を有し、前記
低不純物密度領域は前記高不純物密度領域との間の拡散
電位によって実質的に空乏化されていて、かつ、前記高
不純物密度領域のバッファ層は前記アノード領域２Ｌn
以下のピッチ（Ｌn は電子の拡散長）で短絡されている
ことを特徴とする静電誘導バッファ構造を有する半導体
素子としての構成を有するものである。
素子の構成は以下に示す通りである。即ち、該構成はア
ノード領域、カソード領域、ゲート領域を有する半導体
素子において、前記アノード領域に接するか近傍におい
てバッファ層を具備するとともに、前記バッファ層は高
不純物密度領域と低不純物密度領域の部分を有し、前記
低不純物密度領域は前記高不純物密度領域との間の拡散
電位によって実質的に空乏化されていて、かつ、前記高
不純物密度領域のバッファ層は前記アノード領域２Ｌn
以下のピッチ（Ｌn は電子の拡散長）で短絡されている
ことを特徴とする静電誘導バッファ構造を有する半導体
素子としての構成を有するものである。
【００１２】或いはまた、前記バッファ層は前記アノー
ド領域とは反対導電型であることを特徴とする静電誘導
バッファ構造を有する半導体素子としての構成を有する
ものである。
ド領域とは反対導電型であることを特徴とする静電誘導
バッファ構造を有する半導体素子としての構成を有する
ものである。
【００１３】或いはまた、前記バッファ層の内、高不純
物密度領域は前記アノード領域とは反対導電型であると
ともに、低不純物密度領域は前記アノード領域と同一導
電型であるか真性半導体領域であることを特徴とする静
電誘導バッファ構造を有する半導体素子としての構成を
有するものである。
物密度領域は前記アノード領域とは反対導電型であると
ともに、低不純物密度領域は前記アノード領域と同一導
電型であるか真性半導体領域であることを特徴とする静
電誘導バッファ構造を有する半導体素子としての構成を
有するものである。
【００１４】或いはまた、アノード領域、カソード領
域、ゲート領域を有する半導体素子において、前記アノ
ード領域に接するか近傍においてバッファ層を具備する
とともに、前記バッファ層は金属層領域と低不純物密度
領域の部分を有し、前記低不純物密度領域は前記金属層
との間の拡散電位によって実質的に空乏化されていて、
かつ前記金属層領域のバッファ層は前記アノード領域と
２Ｌn 以下のピッチ（Ｌn は電子の拡散長）で短絡され
ていることを特徴とする静電誘導バッファ構造を有する
半導体素子としての構成を有するものである。
域、ゲート領域を有する半導体素子において、前記アノ
ード領域に接するか近傍においてバッファ層を具備する
とともに、前記バッファ層は金属層領域と低不純物密度
領域の部分を有し、前記低不純物密度領域は前記金属層
との間の拡散電位によって実質的に空乏化されていて、
かつ前記金属層領域のバッファ層は前記アノード領域と
２Ｌn 以下のピッチ（Ｌn は電子の拡散長）で短絡され
ていることを特徴とする静電誘導バッファ構造を有する
半導体素子としての構成を有するものである。
【００１５】或いはまた、前記バッファ層とアノード領
域との間にはアノード領域とは反対導電型の薄い半導体
層が介在されていることを特徴とする静電誘導バッファ
構造を有する半導体素子としての構成を有するものであ
る。
域との間にはアノード領域とは反対導電型の薄い半導体
層が介在されていることを特徴とする静電誘導バッファ
構造を有する半導体素子としての構成を有するものであ
る。
【００１６】しかるに本願発明者らは上記静電誘導バッ
ファ構造とは別に、より単純な構造を有するドリフトバ
ッファ構造を考案した。ドリフト電界効果をバッファ層
内及びアノード領域内に利用する構造である。不純物密
度勾配に基づくドリフト電界をバッファ層内及びアノー
ド領域内に発生しうる構成を有する。
ファ構造とは別に、より単純な構造を有するドリフトバ
ッファ構造を考案した。ドリフト電界効果をバッファ層
内及びアノード領域内に利用する構造である。不純物密
度勾配に基づくドリフト電界をバッファ層内及びアノー
ド領域内に発生しうる構成を有する。
【００１７】従来、バイポーラトランジスタのベース層
内においてドリフト電界を発生しうる構造を利用するド
リフトトランジスタが有名である。しかるに、サイリス
タ構造、特にバッファ層を有するサイリスタ構造を主体
とする半導体素子において、上記バッファ層内に不純物
密度勾配を設定し、アノード領域からの正孔注入におい
てバッファ層内に正孔に対するドリフト電界を発生させ
る構造及びアノード領域内において同様な不純物密度勾
配を設定し、電子に対するドリフト電界を発生させる構
造（これらを総称してドリフトバッファ構造と称する）
については提案されていなかった。
内においてドリフト電界を発生しうる構造を利用するド
リフトトランジスタが有名である。しかるに、サイリス
タ構造、特にバッファ層を有するサイリスタ構造を主体
とする半導体素子において、上記バッファ層内に不純物
密度勾配を設定し、アノード領域からの正孔注入におい
てバッファ層内に正孔に対するドリフト電界を発生させ
る構造及びアノード領域内において同様な不純物密度勾
配を設定し、電子に対するドリフト電界を発生させる構
造（これらを総称してドリフトバッファ構造と称する）
については提案されていなかった。
【００１８】上記ドリフトバッファ構造とはバッファ層
及び上記バッファ層に接するアノード領域内の両方にお
いてそれぞれ正孔及び電子に対するドリフト電界を発生
させる不純物密度勾配を設定する構造を云う。何故バッ
ファ層とアノード領域の２つの領域を考慮する必要があ
るかというと、サイリスタ構造を主体とする半導体素子
においては、電子と正孔の両方のキャリアが導通・遮断
の動作に寄与しているからである。もちろん、一方のみ
の効果を期待していずれか一方のみの構成を採用するこ
とも可能である。しかし、両方のキャリアに対するドリ
フト構造を実現した方が性能がよいことはもちろんであ
る。
及び上記バッファ層に接するアノード領域内の両方にお
いてそれぞれ正孔及び電子に対するドリフト電界を発生
させる不純物密度勾配を設定する構造を云う。何故バッ
ファ層とアノード領域の２つの領域を考慮する必要があ
るかというと、サイリスタ構造を主体とする半導体素子
においては、電子と正孔の両方のキャリアが導通・遮断
の動作に寄与しているからである。もちろん、一方のみ
の効果を期待していずれか一方のみの構成を採用するこ
とも可能である。しかし、両方のキャリアに対するドリ
フト構造を実現した方が性能がよいことはもちろんであ
る。
【００１９】
【発明が解決しようとする課題】本発明の目的は、アノ
ード領域からの正孔注入率が高く、及びバッファ層内の
蓄積電子のアノード電極への掃き出し効率が高く、しか
もカソード・アノード間に強電界を印加でき高耐圧化に
向いた、ドリフトバッファ構造を有する半導体素子を提
供することにある。
ード領域からの正孔注入率が高く、及びバッファ層内の
蓄積電子のアノード電極への掃き出し効率が高く、しか
もカソード・アノード間に強電界を印加でき高耐圧化に
向いた、ドリフトバッファ構造を有する半導体素子を提
供することにある。
【００２０】更に本発明の目的の１つは、バッファ層内
に蓄積された電子がドリフト電界によって容易にアノー
ド領域内を走行し、アノード電極への電子の掃き出し効
率が高く、ターン・オフ特性が改善されたドリフトバッ
ファ構造を有する半導体素子を提供することにある。
に蓄積された電子がドリフト電界によって容易にアノー
ド領域内を走行し、アノード電極への電子の掃き出し効
率が高く、ターン・オフ特性が改善されたドリフトバッ
ファ構造を有する半導体素子を提供することにある。
【００２１】更に本発明の目的の１つは、静電誘導バッ
ファ構造と組み合わせたドリフトバッファ構造を採用す
ることによって、バッファ層内の抵抗率分布が低減化さ
れ従来のベース層構造に比べて更にオン電圧が改善され
たドリフトバッファ構造を有する半導体素子を提供する
ことにある。
ファ構造と組み合わせたドリフトバッファ構造を採用す
ることによって、バッファ層内の抵抗率分布が低減化さ
れ従来のベース層構造に比べて更にオン電圧が改善され
たドリフトバッファ構造を有する半導体素子を提供する
ことにある。
【００２２】更に本発明の目的の１つは、アノードショ
ート構造もしくは静電誘導アノードショート構造と組み
合わせたドリフトバッファ構造を採用することによっ
て、ターン・オフ特性が改善されたドリフトバッファ構
造を有する半導体素子を提供することにある。
ート構造もしくは静電誘導アノードショート構造と組み
合わせたドリフトバッファ構造を採用することによっ
て、ターン・オフ特性が改善されたドリフトバッファ構
造を有する半導体素子を提供することにある。
【００２３】
【課題を解決するための手段】本発明のドリフトバッフ
ァ構造とは内部に不純物密度勾配に基づく正孔に対する
内部電界が発生しうるバッファ構造であるが、バッファ
層内のみならずバッファ層に接するアノード領域内にも
不純物密度勾配を設定し電子に対するドリフト構造を実
現した構造も含むものとして総称することにする。何故
ならば、正孔と電子の両方に対するドリフト構造を考慮
するからである。ドリフトバッファ構造はＳＩ(Static
Induction : 静電誘導) バッファ構造或いはアノードシ
ョート構造, ＳＩアノードショート構造と組み合わせて
使用すると更に有効な構造である。
ァ構造とは内部に不純物密度勾配に基づく正孔に対する
内部電界が発生しうるバッファ構造であるが、バッファ
層内のみならずバッファ層に接するアノード領域内にも
不純物密度勾配を設定し電子に対するドリフト構造を実
現した構造も含むものとして総称することにする。何故
ならば、正孔と電子の両方に対するドリフト構造を考慮
するからである。ドリフトバッファ構造はＳＩ(Static
Induction : 静電誘導) バッファ構造或いはアノードシ
ョート構造, ＳＩアノードショート構造と組み合わせて
使用すると更に有効な構造である。
【００２４】従って、本発明の構成は以下に示す通りで
ある。即ち、本発明は、アノード領域、カソード領域、
ゲート領域を有する半導体素子において、前記アノード
領域に接するか近傍においてバッファ層を具備するとと
もに、前記バッファ層は前記アノード領域に近づくにつ
れて不純物密度がしだいに高くなる不純物密度勾配を有
するとともに、更に、前記アノード領域に接触するアノ
ード電極と前記バッファ層間の前記アノード領域内にお
ける不純物密度が前記バッファ層から前記アノード電極
に近づくにつれてしだいに低くなる不純物密度勾配を有
することを特徴とするドリフトバッファ構造を有する半
導体素子としての構成を有する。
ある。即ち、本発明は、アノード領域、カソード領域、
ゲート領域を有する半導体素子において、前記アノード
領域に接するか近傍においてバッファ層を具備するとと
もに、前記バッファ層は前記アノード領域に近づくにつ
れて不純物密度がしだいに高くなる不純物密度勾配を有
するとともに、更に、前記アノード領域に接触するアノ
ード電極と前記バッファ層間の前記アノード領域内にお
ける不純物密度が前記バッファ層から前記アノード電極
に近づくにつれてしだいに低くなる不純物密度勾配を有
することを特徴とするドリフトバッファ構造を有する半
導体素子としての構成を有する。
【００２５】 或いはまた、アノード領域、カソード領
域、ゲート領域を有する半導体素子において、前記アノ
ード領域に接するか近傍においてバッファ層を具備する
とともに、前記不純物密度勾配を有するバッファ層は更
に、アノード領域に接する近傍において、前記バッファ
層の不純物密度勾配の高い領域の側面に沿って一定の間
隔で選択的に交互に配置された高不純物密度領域と低不
純物密度領域の部分を有し、前記低不純物密度領域は前
記高不純物密度領域との間の拡散電位によって実質的に
空乏化されていることを特徴とするドリフトバッファ構
造を有する半導体素子としての構成を有する。
域、ゲート領域を有する半導体素子において、前記アノ
ード領域に接するか近傍においてバッファ層を具備する
とともに、前記不純物密度勾配を有するバッファ層は更
に、アノード領域に接する近傍において、前記バッファ
層の不純物密度勾配の高い領域の側面に沿って一定の間
隔で選択的に交互に配置された高不純物密度領域と低不
純物密度領域の部分を有し、前記低不純物密度領域は前
記高不純物密度領域との間の拡散電位によって実質的に
空乏化されていることを特徴とするドリフトバッファ構
造を有する半導体素子としての構成を有する。
【００２６】 或いはまた、前記高不純物密度領域のバッ
ファ層は前記アノード領域と２Ｌn以下のピッチ（Ｌn
は電子の拡散長）で短絡されていることを特徴とするド
リフトバッファ構造を有する半導体素子としての構成を
有する。
ファ層は前記アノード領域と２Ｌn以下のピッチ（Ｌn
は電子の拡散長）で短絡されていることを特徴とするド
リフトバッファ構造を有する半導体素子としての構成を
有する。
【００２７】 或いはまた、前記バッファ層は前記アノー
ド領域とは反対導電型であることを特徴とするドリフト
バッファ構造を有する半導体素子としての構成を有す
る。
ド領域とは反対導電型であることを特徴とするドリフト
バッファ構造を有する半導体素子としての構成を有す
る。
【００２８】 或いはまた、前記バッファ層の内、高不純
物密度領域は前記アノード領域とは反対導電型であると
ともに、低不純物密度領域は前記アノード領域と同一導
電型であるか真性半導体領域であることを特徴とするド
リフトバッファ構造を有する半導体素子としての構成を
有する。
物密度領域は前記アノード領域とは反対導電型であると
ともに、低不純物密度領域は前記アノード領域と同一導
電型であるか真性半導体領域であることを特徴とするド
リフトバッファ構造を有する半導体素子としての構成を
有する。
【００２９】 或いはまた、アノード領域、カソード領
域、ゲート領域を有する半導体素子において、前記アノ
ード領域に接するか近傍においてバッファ層を具備する
とともに、前記不純物密度勾配を有するバッファ層は更
に、アノード領域に接する近傍において、バッファ層の
不純物密度勾配の高い領域の側面に沿って一定の間隔で
選択的に交互に配置された金属層領域と低不純物密度領
域の部分を有し、前記低不純物密度領域は前記金属層と
の間の拡散電位によって実質的に空乏化されていること
を特徴とするドリフトバッファ構造を有する半導体素子
としての構成を有する。
域、ゲート領域を有する半導体素子において、前記アノ
ード領域に接するか近傍においてバッファ層を具備する
とともに、前記不純物密度勾配を有するバッファ層は更
に、アノード領域に接する近傍において、バッファ層の
不純物密度勾配の高い領域の側面に沿って一定の間隔で
選択的に交互に配置された金属層領域と低不純物密度領
域の部分を有し、前記低不純物密度領域は前記金属層と
の間の拡散電位によって実質的に空乏化されていること
を特徴とするドリフトバッファ構造を有する半導体素子
としての構成を有する。
【００３０】 或いはまた、前記金属層領域のバッファ層
は前記アノード領域と２Ｌn 以下のピッチ（Ｌn は電子
の拡散長）で短絡されていることを特徴とするドリフト
バッファ構造を有する半導体素子としての構成を有す
る。
は前記アノード領域と２Ｌn 以下のピッチ（Ｌn は電子
の拡散長）で短絡されていることを特徴とするドリフト
バッファ構造を有する半導体素子としての構成を有す
る。
【００３１】 或いはまた、前記バッファ層とアノード領
域との間にはアノード領域とは反対導電型の薄い半導体
層が介在されていることを特徴とするドリフトバッファ
構造を有する半導体素子としての構成を有する。
域との間にはアノード領域とは反対導電型の薄い半導体
層が介在されていることを特徴とするドリフトバッファ
構造を有する半導体素子としての構成を有する。
【００３２】 或いはまた、前記アノード領域は更に、前
記バッファ層近傍において、アノー ド領域の不純物密度
勾配の高い領域の側面に沿って一定の間隔で選択的に交
互に配置された高不純物密度領域と低不純物密度領域の
部分を有し、前記低不純物密度領域は前記高不純物密度
領域との間の拡散電位によって実質的に空乏化されてい
ることを特徴とするドリフトバッファ構造を有する半導
体素子としての構成を有する。
記バッファ層近傍において、アノー ド領域の不純物密度
勾配の高い領域の側面に沿って一定の間隔で選択的に交
互に配置された高不純物密度領域と低不純物密度領域の
部分を有し、前記低不純物密度領域は前記高不純物密度
領域との間の拡散電位によって実質的に空乏化されてい
ることを特徴とするドリフトバッファ構造を有する半導
体素子としての構成を有する。
【００３３】
【作用】本発明によるドリフトバッファ構造を有する半
導体素子はキャリアに電子と正孔の２つが共存するバイ
ポーラ型素子であり、サイリスタ素子, 或いは非ラッチ
・アップモードのバイポーラ素子と同様のスイッチング
動作を行なう。その動作原理上、特徴的な点はアノード
側近傍における正孔と電子の動きにある。カソード側に
ついては通常のサイリスタ素子, ＧＴＯ, 静電誘導サイ
リスタ, ＭＯＳ制御素子, ＭＯＳゲート素子等の動作と
同様であるため、アノード側についてその動作を説明す
る。図１は本発明の第１の実施例としてのドリフトバッ
ファ構造を有する半導体素子のアノード側における模式
的断面構造図であるが、原理説明図として適しているた
め、図１を参照して説明する。図１において１はアノー
ド電極, ２はアノード領域, ３はｎバッファ層である。
５はｎ- 高抵抗半導体層である。図１においてｎバッフ
ァ層(3) 内, ｐアノード領域(2) 内には図示するような
不純物密度勾配が設定されている。即ち、ｎ(3) ｐ(2)
接合界面近傍で、バッファ層側のｎ型不純物密度ＮD ,
アノード領域側のｐ型不純物密度ＮA , ｎ(3)ｐ(2) 接
合から離れるに従って、徐々に不純物密度が低下して、
ｎ(3) ｎ- (5)接合近傍でｎ型不純物密度ＮDO, アノー
ド電極近傍でｐ型不純物密度ＮAOと設定されている。こ
のようなドリフトバッファ構造の動作上の特徴はターン
・オン時, オン状態及びターンオフ時に現われる。
導体素子はキャリアに電子と正孔の２つが共存するバイ
ポーラ型素子であり、サイリスタ素子, 或いは非ラッチ
・アップモードのバイポーラ素子と同様のスイッチング
動作を行なう。その動作原理上、特徴的な点はアノード
側近傍における正孔と電子の動きにある。カソード側に
ついては通常のサイリスタ素子, ＧＴＯ, 静電誘導サイ
リスタ, ＭＯＳ制御素子, ＭＯＳゲート素子等の動作と
同様であるため、アノード側についてその動作を説明す
る。図１は本発明の第１の実施例としてのドリフトバッ
ファ構造を有する半導体素子のアノード側における模式
的断面構造図であるが、原理説明図として適しているた
め、図１を参照して説明する。図１において１はアノー
ド電極, ２はアノード領域, ３はｎバッファ層である。
５はｎ- 高抵抗半導体層である。図１においてｎバッフ
ァ層(3) 内, ｐアノード領域(2) 内には図示するような
不純物密度勾配が設定されている。即ち、ｎ(3) ｐ(2)
接合界面近傍で、バッファ層側のｎ型不純物密度ＮD ,
アノード領域側のｐ型不純物密度ＮA , ｎ(3)ｐ(2) 接
合から離れるに従って、徐々に不純物密度が低下して、
ｎ(3) ｎ- (5)接合近傍でｎ型不純物密度ＮDO, アノー
ド電極近傍でｐ型不純物密度ＮAOと設定されている。こ
のようなドリフトバッファ構造の動作上の特徴はターン
・オン時, オン状態及びターンオフ時に現われる。
【００３４】 オフ状態からオン状態に移向するターン・
オン時においては、ｐアノード領域２からの注入正孔
は、ｎバッファ層３内の不純物密度勾配によって生ずる
ドリフト電界（Ｅ1 ）によって加速されるため容易にｎ
- 高抵抗層(5) へ注入される。この場合、アノード電極
１から供給されｐアノード領域(2) 内を走行する正孔も
ｐ(2) ｎ(3) 接合近傍が不純物密度が高いため、不純物
密度勾配によって生ずるドリフト電界（Ｅ2 ）によって
加速されるため容易にアノード電極(1) からｐ(2) ｎ
(3) 接合界面へと供給される。従って、図１に図示する
ドリフトバッファ構造はアノード領域２内の内部電界Ｅ
2 及びｎバッファ層３内の内部電界Ｅ1 によって正孔の
注入が加速されやすい構造となっている。
オン時においては、ｐアノード領域２からの注入正孔
は、ｎバッファ層３内の不純物密度勾配によって生ずる
ドリフト電界（Ｅ1 ）によって加速されるため容易にｎ
- 高抵抗層(5) へ注入される。この場合、アノード電極
１から供給されｐアノード領域(2) 内を走行する正孔も
ｐ(2) ｎ(3) 接合近傍が不純物密度が高いため、不純物
密度勾配によって生ずるドリフト電界（Ｅ2 ）によって
加速されるため容易にアノード電極(1) からｐ(2) ｎ
(3) 接合界面へと供給される。従って、図１に図示する
ドリフトバッファ構造はアノード領域２内の内部電界Ｅ
2 及びｎバッファ層３内の内部電界Ｅ1 によって正孔の
注入が加速されやすい構造となっている。
【００３５】 同様に、ターン・オン時の電子の動きを追
ってみると、カソード側から注入されてｎ- 高抵抗層
(5) を走行してきた電子はｎバッファ層(3) 内の高不純
物密度の領域、即ち、ｎ(3) ｐ(2) 接合界面近傍に蓄積
され易い。ｎバッファ層(3) 内には不純物密度勾配によ
って発生する内部電界Ｅ1 が存在するため、ｎバッファ
層内を走行する電子はドリフト電界Ｅ1 によって加速さ
れる。一坦、蓄積された電子がアノード領域(2) へ注入
され始めると、ｐアノード領域(2) 中には不純物密度勾
配に基づく内部電界（Ｅ2 ）が存在するためｐアノード
領域(2) 中を走行する電子は容易にアノード電極(1) に
到達される。
ってみると、カソード側から注入されてｎ- 高抵抗層
(5) を走行してきた電子はｎバッファ層(3) 内の高不純
物密度の領域、即ち、ｎ(3) ｐ(2) 接合界面近傍に蓄積
され易い。ｎバッファ層(3) 内には不純物密度勾配によ
って発生する内部電界Ｅ1 が存在するため、ｎバッファ
層内を走行する電子はドリフト電界Ｅ1 によって加速さ
れる。一坦、蓄積された電子がアノード領域(2) へ注入
され始めると、ｐアノード領域(2) 中には不純物密度勾
配に基づく内部電界（Ｅ2 ）が存在するためｐアノード
領域(2) 中を走行する電子は容易にアノード電極(1) に
到達される。
【００３６】 オン状態においては、正孔は内部電界Ｅ2
及びＥ1 によって容易にアノード電極から高抵抗層５側
へ注入され続けるとともに、カソード側から注入されて
きた電子は内部電界Ｅ1 及びＥ2 によって容易にアノー
ド電極(1) へ流入し続けることになる。
及びＥ1 によって容易にアノード電極から高抵抗層５側
へ注入され続けるとともに、カソード側から注入されて
きた電子は内部電界Ｅ1 及びＥ2 によって容易にアノー
ド電極(1) へ流入し続けることになる。
【００３７】 オン状態からオフ状態へ移向するターン・
オフ時においては、特に、ｎバッファ層(3) 内に蓄積さ
れた電子が速やかに消滅されなければならない。過剰に
蓄積された電子が消滅することによって、アノード領域
(2) から見たバッファ層(3)には正孔に対する電位障壁
Ｖbi(n+ p + ) が発生し、同様にｎバッファ層(3) から
見たｐアノード領域(2) には同じ高さの電子に対する電
位障壁Ｖbi(n+ p + )が発生するからである。ドリフト
バッファ構造の場合、電子は内部電界Ｅ1 によってｎ
(3) ｐ(2) 接合近傍の高不純物密度領域近傍に蓄積され
易く、かつｐアノード領域２内では内部電界Ｅ2 によっ
てアノード電極１へ掃き出されやすい構造となってい
る。従って、ｎバッファ層からアノード電極への電子の
排出効率が高く、ｎ(3) ｐ(2) 接合界面には容易に電位
障壁Ｖbi(n+ p + ) が復帰しやすい構造となっている。
即ち、ターン・オフ性能が良い。
オフ時においては、特に、ｎバッファ層(3) 内に蓄積さ
れた電子が速やかに消滅されなければならない。過剰に
蓄積された電子が消滅することによって、アノード領域
(2) から見たバッファ層(3)には正孔に対する電位障壁
Ｖbi(n+ p + ) が発生し、同様にｎバッファ層(3) から
見たｐアノード領域(2) には同じ高さの電子に対する電
位障壁Ｖbi(n+ p + )が発生するからである。ドリフト
バッファ構造の場合、電子は内部電界Ｅ1 によってｎ
(3) ｐ(2) 接合近傍の高不純物密度領域近傍に蓄積され
易く、かつｐアノード領域２内では内部電界Ｅ2 によっ
てアノード電極１へ掃き出されやすい構造となってい
る。従って、ｎバッファ層からアノード電極への電子の
排出効率が高く、ｎ(3) ｐ(2) 接合界面には容易に電位
障壁Ｖbi(n+ p + ) が復帰しやすい構造となっている。
即ち、ターン・オフ性能が良い。
【００３８】 以上が本発明によるドリフトバッファ構造
を有する半導体素子の特徴的な動作原理であるが、本発
明の主旨を反映させながら、他の構造と組み合わせても
同様の動作を行なわせることは可能である。例えば、ｎ
バッファ層内に静電誘導（ＳＩ）バッファ構造や埋込み
ゲートと等価な構造を作成してもよい。この場合には、
ＳＩバッファとドリフトバッファの動作が相乗される。
またｎバッファ層内の抵抗率分布が低減化され、スイッ
チング性能が向上する。或いはまた、アノードショート
構造や静電誘導（ＳＩ）アノードショート構造と組み合
わせることによってターン・オフ性能が向上する。或い
はまた、ライフタイム制御を組み合わせてもよい。
を有する半導体素子の特徴的な動作原理であるが、本発
明の主旨を反映させながら、他の構造と組み合わせても
同様の動作を行なわせることは可能である。例えば、ｎ
バッファ層内に静電誘導（ＳＩ）バッファ構造や埋込み
ゲートと等価な構造を作成してもよい。この場合には、
ＳＩバッファとドリフトバッファの動作が相乗される。
またｎバッファ層内の抵抗率分布が低減化され、スイッ
チング性能が向上する。或いはまた、アノードショート
構造や静電誘導（ＳＩ）アノードショート構造と組み合
わせることによってターン・オフ性能が向上する。或い
はまた、ライフタイム制御を組み合わせてもよい。
【００３９】 上記の不純物密度勾配に基づく内部電界Ｅ
1,Ｅ2 の実現の方法としては、拡散, イオン注入, エピ
タキシャル成長、はり合わせ技術等を組み合わせて実現
することができる。
1,Ｅ2 の実現の方法としては、拡散, イオン注入, エピ
タキシャル成長、はり合わせ技術等を組み合わせて実現
することができる。
【００４０】
【実施例】（実施例１) 図１は本発明による第１の実施例としてのドリフトバッ
ファ構造を有する半導体素子のアノード側近傍の模式的
断面構造図である。カソード側の構造については、通常
のＳＣＲ, ＧＴＯ, ＳＩサイリスタ, ＩＧＢＴ, ＭＯＳ
ゲートサイリスタ, ＭＯＳ制御サイリスタ等の構造のい
ずれも使用することができる。
ファ構造を有する半導体素子のアノード側近傍の模式的
断面構造図である。カソード側の構造については、通常
のＳＣＲ, ＧＴＯ, ＳＩサイリスタ, ＩＧＢＴ, ＭＯＳ
ゲートサイリスタ, ＭＯＳ制御サイリスタ等の構造のい
ずれも使用することができる。
【００４１】 図１の構造的特徴はｎバッファ層(3) 内に
不純物密度勾配を設定している点である。この構造に対
して更にアノード領域(2) 内にも不純物密度勾配を設定
し、正孔, 電子の両方に対するドリフト電界が生じ得る
構造が図１の構造である。ｎバッファ層(3) 内、或いは
ｐアノード領域(2) 内のいずれか一方に上記構造を設定
してもよいことはもちろんである。説明の都合上図１に
おいては両方にドリフト電界が発生しうる構成としてい
る。
不純物密度勾配を設定している点である。この構造に対
して更にアノード領域(2) 内にも不純物密度勾配を設定
し、正孔, 電子の両方に対するドリフト電界が生じ得る
構造が図１の構造である。ｎバッファ層(3) 内、或いは
ｐアノード領域(2) 内のいずれか一方に上記構造を設定
してもよいことはもちろんである。説明の都合上図１に
おいては両方にドリフト電界が発生しうる構成としてい
る。
【００４２】 図２は半導体素子がオフ状態にある場合の
アノード領域２とバッファ層３とのｐｎ接合近傍におけ
るポテンシャル分布を模式的に示した図である。ｐアノ
ード領域２内における電界Ｅ2 及びｎバッファ層３内に
おける電界Ｅ1 がそれぞれの中の不純物密度勾配によっ
て形成される様子がわかる。Ｅ2 の上に←, Ｅ1 の上に
←は電子に対する加速電界, Ｅ2 の上に→, Ｅ1 の上に
→は正孔に対する加速電界を示している。
アノード領域２とバッファ層３とのｐｎ接合近傍におけ
るポテンシャル分布を模式的に示した図である。ｐアノ
ード領域２内における電界Ｅ2 及びｎバッファ層３内に
おける電界Ｅ1 がそれぞれの中の不純物密度勾配によっ
て形成される様子がわかる。Ｅ2 の上に←, Ｅ1 の上に
←は電子に対する加速電界, Ｅ2 の上に→, Ｅ1 の上に
→は正孔に対する加速電界を示している。
【００４３】 ｎ(3) ｐ(2) 接合近傍のｎバッファ層(3)
の不純物密度をＮD , ｎ(3) ｎ- (5) 接合近傍のｎバッ
ファ層(3) の不純物密度をＮDOとし、不純物密度分布が
指数関数分布である場合、ｎバッファ層３内に発生する
電界Ｅ1 は、 ＶN ｋＴ ＮD Ｅ1 ＝────＝─────ｌn ──── …(1) ＷN ｑＷN ＮDO と表わされる。
の不純物密度をＮD , ｎ(3) ｎ- (5) 接合近傍のｎバッ
ファ層(3) の不純物密度をＮDOとし、不純物密度分布が
指数関数分布である場合、ｎバッファ層３内に発生する
電界Ｅ1 は、 ＶN ｋＴ ＮD Ｅ1 ＝────＝─────ｌn ──── …(1) ＷN ｑＷN ＮDO と表わされる。
【００４４】 ここでＶN はｎバッファ層の厚さ方向の両
端に発生する電圧, ＷN はｎバッファ層の厚さ, ｋはボ
ルツマン定数, Ｔは絶対温度である。
端に発生する電圧, ＷN はｎバッファ層の厚さ, ｋはボ
ルツマン定数, Ｔは絶対温度である。
【００４５】 同様に、ｎ(3) ｐ(2) 接合近傍のｐアノー
ド領域(2) の不純物密度をＮA , アノード電極(1) 近傍
の不純物密度をＮAOとし、不純物密度分布が指数関数分
布である場合、ｐアノード領域２内に発生する電圧Ｅ2
は、 ＶP ｋＴ ＮA Ｅ2 ＝────＝─────ｌn ──── …(2) ＷP ｑＷP ＮAO と表わされる。
ド領域(2) の不純物密度をＮA , アノード電極(1) 近傍
の不純物密度をＮAOとし、不純物密度分布が指数関数分
布である場合、ｐアノード領域２内に発生する電圧Ｅ2
は、 ＶP ｋＴ ＮA Ｅ2 ＝────＝─────ｌn ──── …(2) ＷP ｑＷP ＮAO と表わされる。
【００４６】 ここでＶP はｐアノード領域の厚さ方向の
両端に発生する電圧, ＷP はｐアノード領域の厚さであ
る。
両端に発生する電圧, ＷP はｐアノード領域の厚さであ
る。
【００４７】 このようなドリフト電界Ｅ1 及びＥ2 はタ
ーン・オン時及びオン状態における正孔, 電子の動きを
加速するとともに、ターン・オフ時におけるアノード電
極１への電子の排出時の動きを加速する。
ーン・オン時及びオン状態における正孔, 電子の動きを
加速するとともに、ターン・オフ時におけるアノード電
極１への電子の排出時の動きを加速する。
【００４８】 このため、オン電圧の低減化, ターン・オ
ン時間の短縮化のみならず、ターン・オフ時間の短縮化
を図ることができる。
ン時間の短縮化のみならず、ターン・オフ時間の短縮化
を図ることができる。
【００４９】 図１の構造を実現する方法としては、通常
の拡散技術、イオン注入技術及び多段にエピタキシャル
成長を行なう方法等がある。ｎバッファ層内の不純物密
度勾配は拡散, イオン注入或いはエピタキシャル成長技
術を利用することによって実現できる。一方、ｐアノー
ド領域２内の不純物密度勾配を実現するためには、通常
のアノード領域の不純物密度分布とは逆であるため、ｐ
+ 高濃度エピタキシャル成長と中, 低濃度のｐ, ｐ- エ
ピタキシャル成長を組み合わせることによって実現する
ことができる。ｐアノード領域２の厚さＷP が薄い場合
には、加速電圧及びドーズ量を変化させた多段イオン注
入によっても形成することができる。
の拡散技術、イオン注入技術及び多段にエピタキシャル
成長を行なう方法等がある。ｎバッファ層内の不純物密
度勾配は拡散, イオン注入或いはエピタキシャル成長技
術を利用することによって実現できる。一方、ｐアノー
ド領域２内の不純物密度勾配を実現するためには、通常
のアノード領域の不純物密度分布とは逆であるため、ｐ
+ 高濃度エピタキシャル成長と中, 低濃度のｐ, ｐ- エ
ピタキシャル成長を組み合わせることによって実現する
ことができる。ｐアノード領域２の厚さＷP が薄い場合
には、加速電圧及びドーズ量を変化させた多段イオン注
入によっても形成することができる。
【００５０】 更に、最も単純に図１の構造と等価な構造
を実現する意味で、ｎバッファ層３をｎ+ ｎ, ｎ+ ｎｎ
- もしくはｎ+ ｎ- 層の構造として形成し、ｐアノード
領域２をｐ+ ｐ, ｐ+ ｐ- , 或いはｐ+ ｐｐ- 層の構造
として形成し、結果的に濃度勾配を有する不純物密度分
布を作り込む方法もある。
を実現する意味で、ｎバッファ層３をｎ+ ｎ, ｎ+ ｎｎ
- もしくはｎ+ ｎ- 層の構造として形成し、ｐアノード
領域２をｐ+ ｐ, ｐ+ ｐ- , 或いはｐ+ ｐｐ- 層の構造
として形成し、結果的に濃度勾配を有する不純物密度分
布を作り込む方法もある。
【００５１】 更に、図１において点線で図中に示した如
く、ｎ+ アノード短絡層４を設けターン・オフ時のアノ
ード電極(1) への電子の排出を積極的に援助する構造を
導入してもよい。ｎ+ アノード短絡層４の形成ピッチと
しては、例えば、電子のライフタイムで決まる拡散長Ｌ
n を考慮して、２Ｌn 以下とすることが望ましい。上記
の実施例１では一例として不純物密度分布が指数関数分
布の例を用いて電界強度Ｅ1,Ｅ2 等を説明したが、指数
関数分布に限定されないことはもちろんである
く、ｎ+ アノード短絡層４を設けターン・オフ時のアノ
ード電極(1) への電子の排出を積極的に援助する構造を
導入してもよい。ｎ+ アノード短絡層４の形成ピッチと
しては、例えば、電子のライフタイムで決まる拡散長Ｌ
n を考慮して、２Ｌn 以下とすることが望ましい。上記
の実施例１では一例として不純物密度分布が指数関数分
布の例を用いて電界強度Ｅ1,Ｅ2 等を説明したが、指数
関数分布に限定されないことはもちろんである
【００５２】 図１の構造は更に発展させて、静電誘導
（ＳＩ）バッファ構造、埋込みゲート構造、静電誘導
（ＳＩ）短絡構造、ＭＯＳゲート短絡構造と組み合わせ
ることも可能である。
（ＳＩ）バッファ構造、埋込みゲート構造、静電誘導
（ＳＩ）短絡構造、ＭＯＳゲート短絡構造と組み合わせ
ることも可能である。
【００５３】 更にまた、図１の構造もしくはその拡張例
においても、ライフタイム制御を行なってもよいことは
もちろんである。
においても、ライフタイム制御を行なってもよいことは
もちろんである。
【００５４】 （実施例２） 図３は本発明の第２の実施例としてのドリフトバッファ
構造を有する半導体素子のアノード側近傍の模式的断面
構造図である。カソード側の構造については実施例１
（図１）の場合と同様にサイリスタ, ＩＧＢＴ, ＧＴ
Ｏ、ＳＩサイリスタ等各種適用可能である。各構成要素
の内、図１に示した実施例１と同様の構成要素について
は同一の参照番号を用いている。
構造を有する半導体素子のアノード側近傍の模式的断面
構造図である。カソード側の構造については実施例１
（図１）の場合と同様にサイリスタ, ＩＧＢＴ, ＧＴ
Ｏ、ＳＩサイリスタ等各種適用可能である。各構成要素
の内、図１に示した実施例１と同様の構成要素について
は同一の参照番号を用いている。
【００５５】 図３において、１はアノード電極, ４は必
要に応じて形成するアノード短絡領域である。図３の構
造的特徴は、ｎバッファ層をｎ+ (31)ｎ(30)層にて形成
し、ｐアノード領域をｐ+ (21)ｐ (ｐ- )(20) 層にて形
成している点である。ｎ層(30)内は点線にて図示した如
くＮD 〜ＮDOの不純物密度勾配を持たせてもよいし、ｎ
+ 層31よりも低い均一の濃度として形成してもよい。同
様にｐ (ｐ- ) 層（２０）内は点線にて図示した如くＮ
A 〜ＮAOの不純物密度勾配を持たせてもよいし、ｐ+ 層
(21)よりも低い均一の濃度として形成してもよい。図３
に示した如く、ｎバッファ層をｎ+ ｎ層(31,30) 、ｐア
ノード領域をｐ+ ｐ (ｐ- ) 層(21,20)として形成する
ことによって、バッファ層内及びｐアノード領域内に等
価的なドリフト電界Ｅ1,Ｅ2 を発生させることができ
る。従って、図１と等価なドリフトバッファ構造が実現
できる。
要に応じて形成するアノード短絡領域である。図３の構
造的特徴は、ｎバッファ層をｎ+ (31)ｎ(30)層にて形成
し、ｐアノード領域をｐ+ (21)ｐ (ｐ- )(20) 層にて形
成している点である。ｎ層(30)内は点線にて図示した如
くＮD 〜ＮDOの不純物密度勾配を持たせてもよいし、ｎ
+ 層31よりも低い均一の濃度として形成してもよい。同
様にｐ (ｐ- ) 層（２０）内は点線にて図示した如くＮ
A 〜ＮAOの不純物密度勾配を持たせてもよいし、ｐ+ 層
(21)よりも低い均一の濃度として形成してもよい。図３
に示した如く、ｎバッファ層をｎ+ ｎ層(31,30) 、ｐア
ノード領域をｐ+ ｐ (ｐ- ) 層(21,20)として形成する
ことによって、バッファ層内及びｐアノード領域内に等
価的なドリフト電界Ｅ1,Ｅ2 を発生させることができ
る。従って、図１と等価なドリフトバッファ構造が実現
できる。
【００５６】 （実施例３） 図４は本発明の第３の実施例としてのドリフトバッファ
構造を有する半導体素子のアノード側近傍における模式
的断面構造図である。実施例１, ２に対応する図１, ２
と同様の構成要素については同一の参照番号を付して説
明は省略する。図４の構造的特徴は、ｐアノード領域を
ｐ+ (21)ｐ (ｐ- )(20) ｐ+ (22)層として形成している
点である。ｐ+ 層22はｐ+ アノードコンタクト層であ
る。ｐ (ｐ- ) 層(20)は実質的に空乏化されていてもよ
い。逆に云えば、ｐ (ｐ- ) 層20が実質的に空乏化され
るような不純物密度と寸法に設定すればよい。或いは、
ｐアノード領域(21,20,22)の全体的な厚さＷP を薄く形
成し、アノード電極１の電圧が即座にｐ+ 層(21)の電位
と同電位となる構成である。点線で図示される如く、ｎ
層30内にはＮD 〜ＮDOの不純物密度分布を持たせてもよ
く、或いはｎ層31よりも低い均一の不純物密度として形
成してもよい。同様に、ｐ (ｐ- ) 層20内にはＮA 〜Ｎ
AOの不純物密度分布を持たせてもよく、或いはｐ+ 層21
よりも低い均一の不純物密度として形成してもよい。ｐ
+ 層22はアノード電極１とのコンタクトを良好に達成す
るための薄い層であって、アノード電極１の電位が即座
にｐ+ 層21に伝達されやすい構造を実現するためのもの
である。
構造を有する半導体素子のアノード側近傍における模式
的断面構造図である。実施例１, ２に対応する図１, ２
と同様の構成要素については同一の参照番号を付して説
明は省略する。図４の構造的特徴は、ｐアノード領域を
ｐ+ (21)ｐ (ｐ- )(20) ｐ+ (22)層として形成している
点である。ｐ+ 層22はｐ+ アノードコンタクト層であ
る。ｐ (ｐ- ) 層(20)は実質的に空乏化されていてもよ
い。逆に云えば、ｐ (ｐ- ) 層20が実質的に空乏化され
るような不純物密度と寸法に設定すればよい。或いは、
ｐアノード領域(21,20,22)の全体的な厚さＷP を薄く形
成し、アノード電極１の電圧が即座にｐ+ 層(21)の電位
と同電位となる構成である。点線で図示される如く、ｎ
層30内にはＮD 〜ＮDOの不純物密度分布を持たせてもよ
く、或いはｎ層31よりも低い均一の不純物密度として形
成してもよい。同様に、ｐ (ｐ- ) 層20内にはＮA 〜Ｎ
AOの不純物密度分布を持たせてもよく、或いはｐ+ 層21
よりも低い均一の不純物密度として形成してもよい。ｐ
+ 層22はアノード電極１とのコンタクトを良好に達成す
るための薄い層であって、アノード電極１の電位が即座
にｐ+ 層21に伝達されやすい構造を実現するためのもの
である。
【００５７】 点線で示される如く、アノード短絡領域４
を設定してもよいし、特別に設定せず、ライフタイム制
御等と併用してもよいことは同様である。アノード短絡
層４を設ける場合、短絡のピッチとしては、２Ｌn （Ｌ
n ：電子の拡散長）以下が望ましい。
を設定してもよいし、特別に設定せず、ライフタイム制
御等と併用してもよいことは同様である。アノード短絡
層４を設ける場合、短絡のピッチとしては、２Ｌn （Ｌ
n ：電子の拡散長）以下が望ましい。
【００５８】 （実施例４） 図５は本発明の第４の実施例としてのドリフトバッファ
構造を有する半導体素子のアノード側近傍における模式
的断面構造図である。図５の構造的特徴はドリフトバッ
ファ構造に対して、更に静電誘導バッファ構造もしくは
埋込みゲートバッファ構造を具えている点である。埋込
みゲートバッファ構造とは、ｎバッファ層30内にバッフ
ァ層全体としての抵抗率分布を低減させるために埋込み
ゲート層32を一定の間隔で互いに電気的に共通にさせて
埋込む構造である。静電誘導バッファ構造とは、更に埋
込み層32の間隔を狭め、低不純物密度のバッファ層33内
が実質的に空乏化され、高不純物密度のバッファ層32の
電位によって33内の電位が容量結合的に変化しうる構造
である。前者がベース抵抗効果によって動作するのに対
して、後者はＪＦＥＴ効果, もしくは静電誘導効果によ
って動作する。
構造を有する半導体素子のアノード側近傍における模式
的断面構造図である。図５の構造的特徴はドリフトバッ
ファ構造に対して、更に静電誘導バッファ構造もしくは
埋込みゲートバッファ構造を具えている点である。埋込
みゲートバッファ構造とは、ｎバッファ層30内にバッフ
ァ層全体としての抵抗率分布を低減させるために埋込み
ゲート層32を一定の間隔で互いに電気的に共通にさせて
埋込む構造である。静電誘導バッファ構造とは、更に埋
込み層32の間隔を狭め、低不純物密度のバッファ層33内
が実質的に空乏化され、高不純物密度のバッファ層32の
電位によって33内の電位が容量結合的に変化しうる構造
である。前者がベース抵抗効果によって動作するのに対
して、後者はＪＦＥＴ効果, もしくは静電誘導効果によ
って動作する。
【００５９】 図５の構造上、ｎバッファ層30はＮD 〜Ｎ
DOの不純物密度勾配を有し、ｐアノード領域２はＮA 〜
ＮAOの不純物密度勾配を有する。高不純物密度のバッフ
ァ層32は低不純物密度のバッファ層33とともに所定の厚
さのバッファ層を形成するものと考えることができる。
即ち、第２及び第３の実施例 (図３, 図４) においてｎ
+ バッファ層31として示された層内に、低不純物密度の
バッファ層33を所定の間隔及び寸法で配置し、等価的な
正孔に対するチャネル領域が形成されている。このよう
な静電誘導バッファ構造については村岡, 玉蟲により特
願平４−１１４１４０号（特開平６−８５２４４号公
報）にその動作原理が詳細に述べられている。本発明第
４の実施例においてはドリフトバッファ構造に対して、
上記静電誘導バッファ構造, もしくは埋込みゲートバッ
ファ構造を組み合わせることによって、更に、ターン・
オン特性の改善を図ることができる。
DOの不純物密度勾配を有し、ｐアノード領域２はＮA 〜
ＮAOの不純物密度勾配を有する。高不純物密度のバッフ
ァ層32は低不純物密度のバッファ層33とともに所定の厚
さのバッファ層を形成するものと考えることができる。
即ち、第２及び第３の実施例 (図３, 図４) においてｎ
+ バッファ層31として示された層内に、低不純物密度の
バッファ層33を所定の間隔及び寸法で配置し、等価的な
正孔に対するチャネル領域が形成されている。このよう
な静電誘導バッファ構造については村岡, 玉蟲により特
願平４−１１４１４０号（特開平６−８５２４４号公
報）にその動作原理が詳細に述べられている。本発明第
４の実施例においてはドリフトバッファ構造に対して、
上記静電誘導バッファ構造, もしくは埋込みゲートバッ
ファ構造を組み合わせることによって、更に、ターン・
オン特性の改善を図ることができる。
【００６０】 図６は図５に示した本発明の第４の実施例
において、半導体素子がオフ状態においてアノード側ｐ
ｎ接合近傍におけるポテンシャル分布を模式的に示した
図である。実線はＡ−Ａ′に沿って切った面におけるポ
テンシャル分布である。即ち、ｎ+ バッファ層32を通過
しているためｎ+ 層32の厚さ部分だけ、ポテンシャルが
低くなっている。点線はＢ−Ｂ′に沿って切った面にお
けるポテンシャル分布である。即ち、低不純物密度のバ
ッファ層33からなる等価的なチャネル領域を通過してい
る。一点鎖線はｎ+ 層32がない場合においてｎバッファ
層30内がＮD 〜ＮDOの不純物密度勾配を有する場合のポ
テンシャル分布である。点線 (Ｂ−Ｂ′に対応) で示さ
れたポテンシャル分布が静電誘導バッファ構造とドリフ
トバッファ構造を組み合わせた構造のポテンシャル分布
に対応している。
において、半導体素子がオフ状態においてアノード側ｐ
ｎ接合近傍におけるポテンシャル分布を模式的に示した
図である。実線はＡ−Ａ′に沿って切った面におけるポ
テンシャル分布である。即ち、ｎ+ バッファ層32を通過
しているためｎ+ 層32の厚さ部分だけ、ポテンシャルが
低くなっている。点線はＢ−Ｂ′に沿って切った面にお
けるポテンシャル分布である。即ち、低不純物密度のバ
ッファ層33からなる等価的なチャネル領域を通過してい
る。一点鎖線はｎ+ 層32がない場合においてｎバッファ
層30内がＮD 〜ＮDOの不純物密度勾配を有する場合のポ
テンシャル分布である。点線 (Ｂ−Ｂ′に対応) で示さ
れたポテンシャル分布が静電誘導バッファ構造とドリフ
トバッファ構造を組み合わせた構造のポテンシャル分布
に対応している。
【００６１】 低不純物密度のバッファ層33は静電誘導効
果による電位障壁制御を受けるために実質的に空乏化さ
れている。積極的に33の領域だけ全体のｎバッファ層30
に比べ、ドリフトバッファのための不純物密度分布ＮD
〜ＮDOとは別に、低不純物密度に設定してもよい。
果による電位障壁制御を受けるために実質的に空乏化さ
れている。積極的に33の領域だけ全体のｎバッファ層30
に比べ、ドリフトバッファのための不純物密度分布ＮD
〜ＮDOとは別に、低不純物密度に設定してもよい。
【００６２】 静電誘導バッファ構造の動作については村
岡, 玉蟲による特願平４−１１４１４０号（特開平６−
８５２４４号公報）に開示されている通りであり、本発
明第５の実施例においても次式が成り立つ。即ち、図６
においてｎ+ バッファ層32に蓄積される電子によって引
き起こされる電位変化に伴って、ｎバッファ層33内の電
位が変化される時、蓄積電子に対するアノードからの正
孔注入の電流利得は、 ＮA υp ｑ Ｇ∝───── ｅｘｐ────（ＶGA−Ｖ G * A ） …(3) ｎB υn ｋＴ で等価的に表わすことができる。ここでＮA は図示の如
く、アノード領域のｐｎ接合近傍における不純物密度,
ｎB はｎ+ バッファ層32内の不純物密度, υp は正孔の
注入速度, υn は蓄積電子がアノード領域へ注入する速
度、ｑは単位電荷量, ｋはボルツマン定数, Ｔは絶対温
度, ＶGAはｐ(2) ｎ+ (32)接合の拡散電位, Ｖ G * A は
アノード領域内の正孔がチャネル(33)中央に見る電位障
壁高さである。
岡, 玉蟲による特願平４−１１４１４０号（特開平６−
８５２４４号公報）に開示されている通りであり、本発
明第５の実施例においても次式が成り立つ。即ち、図６
においてｎ+ バッファ層32に蓄積される電子によって引
き起こされる電位変化に伴って、ｎバッファ層33内の電
位が変化される時、蓄積電子に対するアノードからの正
孔注入の電流利得は、 ＮA υp ｑ Ｇ∝───── ｅｘｐ────（ＶGA−Ｖ G * A ） …(3) ｎB υn ｋＴ で等価的に表わすことができる。ここでＮA は図示の如
く、アノード領域のｐｎ接合近傍における不純物密度,
ｎB はｎ+ バッファ層32内の不純物密度, υp は正孔の
注入速度, υn は蓄積電子がアノード領域へ注入する速
度、ｑは単位電荷量, ｋはボルツマン定数, Ｔは絶対温
度, ＶGAはｐ(2) ｎ+ (32)接合の拡散電位, Ｖ G * A は
アノード領域内の正孔がチャネル(33)中央に見る電位障
壁高さである。
【００６３】 図５の構造上、最も重要な特徴は、図４
（第３の実施例）に比べ正孔に対するチャネル領域とな
る低不純物密度のバッファ層33を具えていることであ
る。これによって、オン電圧の低減化、ターン・オン時
間ｔｇｔの短縮化、ターン・オン時のdi／dtの増大化を
もたらすことができる。
（第３の実施例）に比べ正孔に対するチャネル領域とな
る低不純物密度のバッファ層33を具えていることであ
る。これによって、オン電圧の低減化、ターン・オン時
間ｔｇｔの短縮化、ターン・オン時のdi／dtの増大化を
もたらすことができる。
【００６４】 図５の構造においてもバッファ層30に対し
てｎ+ アノード短絡領域４を２Ｌn以下（Ｌn ：電子の
拡散長）で設けてもよい。或いはまた、ライフタイム制
御を組み合わせてもよいことももちろんである。
てｎ+ アノード短絡領域４を２Ｌn以下（Ｌn ：電子の
拡散長）で設けてもよい。或いはまた、ライフタイム制
御を組み合わせてもよいことももちろんである。
【００６５】 更に、後述するように、アノード領域２内
に電子に対する等価的なチャネル領域を設けることもで
きる。
に電子に対する等価的なチャネル領域を設けることもで
きる。
【００６６】 （実施例５） 図７は本発明の第５の実施例としてのドリフトバッファ
構造を有する半導体素子のアノード側近傍における模式
的断面構造図である。図７の構造的特徴は、図５に示し
た静電誘導バッファ構造もしくは埋込みゲートバッファ
構造を組み合わせたドリフトバッファ構造において、更
にアノード領域(20,21) に不純物密度勾配を２層のｐ+
ｐ (ｐ- ) 構造として設けた点である。実施例２（図
３）と実施例４（図５）を組み合わせた構造と考えるこ
とができる。ｐ+ (21)ｐ (ｐ- )(20) 構造は、例えば２
段のエピタキシャル成長によって形成することができ
る。ｎ+ アノード短絡領域４をｎバッファ層30に対して
設けてもよいことは明らかである。
構造を有する半導体素子のアノード側近傍における模式
的断面構造図である。図７の構造的特徴は、図５に示し
た静電誘導バッファ構造もしくは埋込みゲートバッファ
構造を組み合わせたドリフトバッファ構造において、更
にアノード領域(20,21) に不純物密度勾配を２層のｐ+
ｐ (ｐ- ) 構造として設けた点である。実施例２（図
３）と実施例４（図５）を組み合わせた構造と考えるこ
とができる。ｐ+ (21)ｐ (ｐ- )(20) 構造は、例えば２
段のエピタキシャル成長によって形成することができ
る。ｎ+ アノード短絡領域４をｎバッファ層30に対して
設けてもよいことは明らかである。
【００６７】 ｐ+ アノード層21を設けることによって、
実質的なアノード領域の厚さをｐ+層21の厚さと同程度
と考えることができる。（ｐ, ｐ- ) アノード層20が実
質的には空乏化された状態で動作するため、アノード電
極１の電位が即座にｐ+ アノード層21の電位と等電位に
なり易い構造だからである。ｐ+ アノード層21の不純物
密度をＮA とすれば、アノードからの正孔注入の電流利
得は、前述の(3) 式と同等に表わすことができる。
実質的なアノード領域の厚さをｐ+層21の厚さと同程度
と考えることができる。（ｐ, ｐ- ) アノード層20が実
質的には空乏化された状態で動作するため、アノード電
極１の電位が即座にｐ+ アノード層21の電位と等電位に
なり易い構造だからである。ｐ+ アノード層21の不純物
密度をＮA とすれば、アノードからの正孔注入の電流利
得は、前述の(3) 式と同等に表わすことができる。
【００６８】 （実施例６） 図８は本発明の第６の実施例としてのドリフトバッファ
構造を有する半導体素子のアノード側近傍における模式
的断面構造図である。図８の構造は静電誘導バッファ構
造もしくは埋込みゲートバッファ構造を具えたドリフト
ｎバッファ構造(32,33,30)と、ｐ+ ｐ (ｐ- ) ｐ+ アノ
ード層からなるアノード領域(21,20,22)を具えている。
即ち、図８の構造はアノード電極１に対するｐ+ アノー
ドコンタクト層22を図７の構造に対して新たに設けた構
造である。従って、図４（実施例３）の構造と図５（実
施例４）の構造を組み合わせた構造と考えることができ
る。ｐ+ アノードコンタクト層22を設けることによって
(ｐ, ｐ- ) アノード層20に対するアノード電極１の確
実なコンタクトを実現することができ、（ｐ, ｐ-) ア
ノード層内の空乏層の広がりに伴なってｐ+ アノード層
21とｐ+ コンタクト層22及びアノード電極１を即座に同
電位にすることができる。
構造を有する半導体素子のアノード側近傍における模式
的断面構造図である。図８の構造は静電誘導バッファ構
造もしくは埋込みゲートバッファ構造を具えたドリフト
ｎバッファ構造(32,33,30)と、ｐ+ ｐ (ｐ- ) ｐ+ アノ
ード層からなるアノード領域(21,20,22)を具えている。
即ち、図８の構造はアノード電極１に対するｐ+ アノー
ドコンタクト層22を図７の構造に対して新たに設けた構
造である。従って、図４（実施例３）の構造と図５（実
施例４）の構造を組み合わせた構造と考えることができ
る。ｐ+ アノードコンタクト層22を設けることによって
(ｐ, ｐ- ) アノード層20に対するアノード電極１の確
実なコンタクトを実現することができ、（ｐ, ｐ-) ア
ノード層内の空乏層の広がりに伴なってｐ+ アノード層
21とｐ+ コンタクト層22及びアノード電極１を即座に同
電位にすることができる。
【００６９】 （実施例７） 図９は本発明の第７の実施例としてのドリフトバッファ
構造を有する半導体素子のアノード側近傍における模式
的断面構造図である。図９の構造的特徴はアノード領域
内に高不純物密度のアノード層23と低不純物密度のアノ
ード層24からなる構造が作り込まれている点である。
（ｐ, ｐ- ) アノード層20はドリフト電界Ｅ2 を発生し
得るように、ＮA 〜ＮAOの不純物密度勾配を有する。同
様に、ｎバッファ層30内にもＮD 〜ＮDOの不純物密度勾
配を設けドリフト電界Ｅ1 を発生し得るようにしてい
る。図９の構造上、アノード領域内にｐ+ (23)ｐ(24)ｐ
+ (23)ｐ(24)…構造をｎバッファ層(30,32,33)との界面
近傍に形成することによって、低不純物密度のアノード
層24は電子に対する等価的なチャネル領域となってい
る。低不純物密度のバッファ層33が正孔に対する等価的
なチャネル領域となっていることと同様の構造がアノー
ド領域内に形成されていると考えることができる。ｎ+
バッファ層の厚さをＷ N + , ｐ+ アノード層の厚さをＷ
P + とし、半導体素子がオフ状態におけるアノード側近
傍のポテンシャル分布を模式的に示すと図１０に示すよ
うになる。Ａ−Ａ′は低不純物密度のアノード層24と高
不純物密度のｎバッファ層32を通過する切断面を表わ
し、Ｂ−Ｂ′は高不純物密度のアノード層23と低不純物
密度ｎバッファ層33を通過する切断面を表わしている。
点線は等価的なチャネル部分(24,33) におけるポテンシ
ャル分布を表わし、実線は主としてｐ(20)ｐ+ (23)接
合, ｎ+ (32)ｎ(30)接合部分におけるポテンシャル分布
を表わしている。一点鎖線は、このようなｐ+ 層(23),
ｎ+ 層(32)が介在せず、ドリフト電界を発生し得る不純
物密度勾配がバッファ層30及びアノード領域20内に存在
する場合のポテンシャル分布に対応している。即ち、図
２と同様の分布を示している。
構造を有する半導体素子のアノード側近傍における模式
的断面構造図である。図９の構造的特徴はアノード領域
内に高不純物密度のアノード層23と低不純物密度のアノ
ード層24からなる構造が作り込まれている点である。
（ｐ, ｐ- ) アノード層20はドリフト電界Ｅ2 を発生し
得るように、ＮA 〜ＮAOの不純物密度勾配を有する。同
様に、ｎバッファ層30内にもＮD 〜ＮDOの不純物密度勾
配を設けドリフト電界Ｅ1 を発生し得るようにしてい
る。図９の構造上、アノード領域内にｐ+ (23)ｐ(24)ｐ
+ (23)ｐ(24)…構造をｎバッファ層(30,32,33)との界面
近傍に形成することによって、低不純物密度のアノード
層24は電子に対する等価的なチャネル領域となってい
る。低不純物密度のバッファ層33が正孔に対する等価的
なチャネル領域となっていることと同様の構造がアノー
ド領域内に形成されていると考えることができる。ｎ+
バッファ層の厚さをＷ N + , ｐ+ アノード層の厚さをＷ
P + とし、半導体素子がオフ状態におけるアノード側近
傍のポテンシャル分布を模式的に示すと図１０に示すよ
うになる。Ａ−Ａ′は低不純物密度のアノード層24と高
不純物密度のｎバッファ層32を通過する切断面を表わ
し、Ｂ−Ｂ′は高不純物密度のアノード層23と低不純物
密度ｎバッファ層33を通過する切断面を表わしている。
点線は等価的なチャネル部分(24,33) におけるポテンシ
ャル分布を表わし、実線は主としてｐ(20)ｐ+ (23)接
合, ｎ+ (32)ｎ(30)接合部分におけるポテンシャル分布
を表わしている。一点鎖線は、このようなｐ+ 層(23),
ｎ+ 層(32)が介在せず、ドリフト電界を発生し得る不純
物密度勾配がバッファ層30及びアノード領域20内に存在
する場合のポテンシャル分布に対応している。即ち、図
２と同様の分布を示している。
【００７０】 図９に示した実施例７の構造では、図１０
のポテンシャル分布から明らかなように、電子に対する
等価的なチャネル領域となるｐ領域24内のポテンシャル
障壁がＶGA−Ｖ G * Anだけ低下している。ここでＶGAは
ｐ+ (23)ｎ+ (32)接合の拡散電位であり、Ｖ G * Anはｎ
+ 領域(32)内の電子がｐ領域(24)内に見る電位障壁高さ
である。同様に正孔に対する等価的なチャネル領域とな
るｎ領域33内のポテンシャル障壁はＶGA−Ｖ G * APだけ
低下している。ここでＶ G * APはｐ+ 領域23内の正孔が
ｎ領域33内に見る電位障壁高さである。図９, １０に示
すようなｐｎ接合における正孔注入の電流利得は等価的
に、 Ｎ A + υP ｑ Ｇ∝─────── ｅｘｐ────（ＶGA−Ｖ G * AP） …(4) Ｎ D - υn ｋＴ と表わされ、電子注入の電流利得は、等価的に Ｎ D + υn ｑ Ｇ∝─────── ｅｘｐ────（ＶGA−Ｖ G * An） …(5) Ｎ A - υP ｋＴ と表わすことができる。ここでＮ D - , Ｎ D + はそれぞ
れｎ領域33，ｎ+ 領域32の不純物密度, Ｎ A - ,Ｎ A +
はそれぞれｐ領域24, ｐ+ 領域23の不純物密度である。
のポテンシャル分布から明らかなように、電子に対する
等価的なチャネル領域となるｐ領域24内のポテンシャル
障壁がＶGA−Ｖ G * Anだけ低下している。ここでＶGAは
ｐ+ (23)ｎ+ (32)接合の拡散電位であり、Ｖ G * Anはｎ
+ 領域(32)内の電子がｐ領域(24)内に見る電位障壁高さ
である。同様に正孔に対する等価的なチャネル領域とな
るｎ領域33内のポテンシャル障壁はＶGA−Ｖ G * APだけ
低下している。ここでＶ G * APはｐ+ 領域23内の正孔が
ｎ領域33内に見る電位障壁高さである。図９, １０に示
すようなｐｎ接合における正孔注入の電流利得は等価的
に、 Ｎ A + υP ｑ Ｇ∝─────── ｅｘｐ────（ＶGA−Ｖ G * AP） …(4) Ｎ D - υn ｋＴ と表わされ、電子注入の電流利得は、等価的に Ｎ D + υn ｑ Ｇ∝─────── ｅｘｐ────（ＶGA−Ｖ G * An） …(5) Ｎ A - υP ｋＴ と表わすことができる。ここでＮ D - , Ｎ D + はそれぞ
れｎ領域33，ｎ+ 領域32の不純物密度, Ｎ A - ,Ｎ A +
はそれぞれｐ領域24, ｐ+ 領域23の不純物密度である。
【００７１】 (4),(5) 式における指数項は１より極めて
大であり、電流利得は極めて大きい
大であり、電流利得は極めて大きい
【００７２】 図９に示した第７の実施例の構造において
も、アノード短絡層４を設けてもよいことはもちろんで
あり、また、ライフタイム制御と組み合わせてもよいこ
とも明らかである。
も、アノード短絡層４を設けてもよいことはもちろんで
あり、また、ライフタイム制御と組み合わせてもよいこ
とも明らかである。
【００７３】 （実施例８） 図１１は本発明の第８の実施例としてのドリフトバッフ
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図である。図１１の構造的特徴は、ｐ+ (2
3)ｐ(24)ｐ+ ｐ…構造がｎ+ (32)ｎ(33)ｎ+ ｎ…構造と
完全には整合化されていない点と、ｐ+ アノードコンタ
クト層22を有する点である。図９の如く完全に整合化さ
れていなくてもほぼ同等の性能を得ることができる。但
し、ｐｎ接合の少なくとも一部分において、ｎ+ (32)ｐ
(24)接合、もしくはｐ+ (23)ｎ(33)接合が形成されてい
ることが望ましい。
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図である。図１１の構造的特徴は、ｐ+ (2
3)ｐ(24)ｐ+ ｐ…構造がｎ+ (32)ｎ(33)ｎ+ ｎ…構造と
完全には整合化されていない点と、ｐ+ アノードコンタ
クト層22を有する点である。図９の如く完全に整合化さ
れていなくてもほぼ同等の性能を得ることができる。但
し、ｐｎ接合の少なくとも一部分において、ｎ+ (32)ｐ
(24)接合、もしくはｐ+ (23)ｎ(33)接合が形成されてい
ることが望ましい。
【００７４】 （実施例９） 図１２は本発明の第９の実施例としてのドリフトバッフ
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図である。図１２の構造的特徴はドリフト
バッファ構造と静電誘導短絡（ＳＩ短絡）構造を組み合
わせた点である。ＳＩ短絡構造については西沢, 玉蟲に
よって特開平１−９３１６９号公報に開示されている。
図１２の構造は本願発明のドリフトバッファ構造に更に
ＳＩ短絡を導入することによって、アノード短絡層４を
２Ｌn （Ｌn ：電子の拡散長）以下にて設定する構造の
代わりとしている。即ち、25はｐ+ 静電誘導アノード領
域,26 はｎ+ 静電誘導短絡領域である。バッファ層30は
ＮD 〜ＮDOの不純物密度勾配を有し、また、ｎ+ (32)ｎ
(33)…からなる静電誘導バッファ構造もしくは埋込みゲ
ートバッファ構造を具えている。（ｐ, ｐ- ）アノード
領域20は実質的には空乏化されているがＮA 〜ＮAOの不
純物密度勾配を具えていてもよい。更に、様々な構造的
拡張も可能であり、図７（実施例５）, 図８（実施例
６）に図示されたようなｐ+ アノード層21をｎバッファ
層との界面近傍に設けてもよい。或いはまた、図９（実
施例７）, 図１１（実施例８）に図示されたようなｐ+
(23)ｐ(24)…アノード層をｎバッファ層との界面近傍に
設けてもよい。図１２の構造ではＳＩ短絡構造を導入し
たことによって、オン状態からオフ状態へ移向するター
ン・オフ時においてｎ+ 層32から注入される電子を効率
良くｎ+ ＳＩ短絡層26に導くことができ、ＳＩ短絡特有
の効果としてｐ+ ＳＩアノード領域25からの正孔注入を
阻止しやすいという特徴がある。一方、ターン・オン時
においては、ｐ+ ＳＩアノード領域25から実質的に空乏
化されているアノード層(20)を通って、ｎ層(33)に向け
て正孔が注入され、正孔に対する等価的なチャネルが形
成される。
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図である。図１２の構造的特徴はドリフト
バッファ構造と静電誘導短絡（ＳＩ短絡）構造を組み合
わせた点である。ＳＩ短絡構造については西沢, 玉蟲に
よって特開平１−９３１６９号公報に開示されている。
図１２の構造は本願発明のドリフトバッファ構造に更に
ＳＩ短絡を導入することによって、アノード短絡層４を
２Ｌn （Ｌn ：電子の拡散長）以下にて設定する構造の
代わりとしている。即ち、25はｐ+ 静電誘導アノード領
域,26 はｎ+ 静電誘導短絡領域である。バッファ層30は
ＮD 〜ＮDOの不純物密度勾配を有し、また、ｎ+ (32)ｎ
(33)…からなる静電誘導バッファ構造もしくは埋込みゲ
ートバッファ構造を具えている。（ｐ, ｐ- ）アノード
領域20は実質的には空乏化されているがＮA 〜ＮAOの不
純物密度勾配を具えていてもよい。更に、様々な構造的
拡張も可能であり、図７（実施例５）, 図８（実施例
６）に図示されたようなｐ+ アノード層21をｎバッファ
層との界面近傍に設けてもよい。或いはまた、図９（実
施例７）, 図１１（実施例８）に図示されたようなｐ+
(23)ｐ(24)…アノード層をｎバッファ層との界面近傍に
設けてもよい。図１２の構造ではＳＩ短絡構造を導入し
たことによって、オン状態からオフ状態へ移向するター
ン・オフ時においてｎ+ 層32から注入される電子を効率
良くｎ+ ＳＩ短絡層26に導くことができ、ＳＩ短絡特有
の効果としてｐ+ ＳＩアノード領域25からの正孔注入を
阻止しやすいという特徴がある。一方、ターン・オン時
においては、ｐ+ ＳＩアノード領域25から実質的に空乏
化されているアノード層(20)を通って、ｎ層(33)に向け
て正孔が注入され、正孔に対する等価的なチャネルが形
成される。
【００７５】 ｎ+ ＳＩ短絡領域26は２Ｌn （Ｌn ：電子
の拡散長）以下のピッチにて形成されることが望ましい
ことは、通常のＳＩ短絡と同様である。
の拡散長）以下のピッチにて形成されることが望ましい
ことは、通常のＳＩ短絡と同様である。
【００７６】 （実施例１０, １１） 図１３及び図１４は、前述の実施例の説明におけるｎ+
層３２のかわりに金属層２７を用いた構造例である。金
属層としてはＷ, Ｍｏ, Ｃｏ, Ｐｔ等の金属もしくはこ
れらのシリサイド等を適用することができる。図１３に
おいてはｎバッファ短絡層４もこれらの金属にて設けて
いる。短絡のピッチは２Ｌn 以下である。図１４におい
てはアノード領域20とＳＩバッファ層(27,33) との間に
薄い介在層31を設け、また、アノード領域はｐ+ (21)ｐ
（ｐ- ）(20)ｐ+ (22)構造にて形成した例が図示されて
いる。ｎバッファ短絡層４は２Ｌn 以下のピッチで設け
られている。
層３２のかわりに金属層２７を用いた構造例である。金
属層としてはＷ, Ｍｏ, Ｃｏ, Ｐｔ等の金属もしくはこ
れらのシリサイド等を適用することができる。図１３に
おいてはｎバッファ短絡層４もこれらの金属にて設けて
いる。短絡のピッチは２Ｌn 以下である。図１４におい
てはアノード領域20とＳＩバッファ層(27,33) との間に
薄い介在層31を設け、また、アノード領域はｐ+ (21)ｐ
（ｐ- ）(20)ｐ+ (22)構造にて形成した例が図示されて
いる。ｎバッファ短絡層４は２Ｌn 以下のピッチで設け
られている。
【００７７】 図１３及び図１４の構造的特徴はｎバッフ
ァ層内に金属層27を形成することによってバッファ層の
全体的な抵抗率分布を低減化できるという点にある。図
１３の構造はアノード領域内にＮA 〜ＮAOの不純物密度
分布を設定している。一方、図１４の構造では薄いｎ+
層31を介してアノード領域(21,20,22)と接触している。
図１４の構造においても、ｎバッファ層30内及び／もし
くは（ｐ，ｐ- ）アノード領域(21,20,22)内に不純物密
度勾配を設定してもよいことはもちろんである。
ァ層内に金属層27を形成することによってバッファ層の
全体的な抵抗率分布を低減化できるという点にある。図
１３の構造はアノード領域内にＮA 〜ＮAOの不純物密度
分布を設定している。一方、図１４の構造では薄いｎ+
層31を介してアノード領域(21,20,22)と接触している。
図１４の構造においても、ｎバッファ層30内及び／もし
くは（ｐ，ｐ- ）アノード領域(21,20,22)内に不純物密
度勾配を設定してもよいことはもちろんである。
【００７８】 図１乃至図１４に示した例はいずれも本発
明の実施例としてのドリフトバッファ構造を有する半導
体素子のアノード側近傍における模式的断面構造或いは
ポテンシャル分布図であった。カソード側については種
々のデバイス構造が適用できることは前述の通りであ
る。
明の実施例としてのドリフトバッファ構造を有する半導
体素子のアノード側近傍における模式的断面構造或いは
ポテンシャル分布図であった。カソード側については種
々のデバイス構造が適用できることは前述の通りであ
る。
【００７９】
【発明の効果】上記によりドリフトバッファ構造の原
理，構造，動作が明らかとなったが、ドリフトバッファ
構造は、各種の半導体素子に適用することができる。例
えばＳＩサイリスタ，ＧＴＯ，埋込みゲートＧＴＯ，Ｓ
ＣＲ，ＡＳＣＲ，ＩＧＢＴ，ＭＯＳ制御サイリスタ，Ｍ
ＯＳ制御ＳＩサイリスタ等においてバッファ構造を設定
し、高耐圧，高電界による高速動作が要求される場合
に、従来のバッファ構造では得られない高注入，高速タ
ーン・オン，高いターン・オンdi／dt, を実現すること
ができる。
理，構造，動作が明らかとなったが、ドリフトバッファ
構造は、各種の半導体素子に適用することができる。例
えばＳＩサイリスタ，ＧＴＯ，埋込みゲートＧＴＯ，Ｓ
ＣＲ，ＡＳＣＲ，ＩＧＢＴ，ＭＯＳ制御サイリスタ，Ｍ
ＯＳ制御ＳＩサイリスタ等においてバッファ構造を設定
し、高耐圧，高電界による高速動作が要求される場合
に、従来のバッファ構造では得られない高注入，高速タ
ーン・オン，高いターン・オンdi／dt, を実現すること
ができる。
【００８０】 更に埋込みゲートバッファ構造, 或いはＳ
Ｉバッファ構造と組み合わせることにより、高耐圧化が
容易となり, 高電界による高速動作を行なうことができ
る。特にバッファ層内の低抵抗率化により，高速ターン
・オフを実現することができる。
Ｉバッファ構造と組み合わせることにより、高耐圧化が
容易となり, 高電界による高速動作を行なうことができ
る。特にバッファ層内の低抵抗率化により，高速ターン
・オフを実現することができる。
【００８１】 更にＳＩバッファ構造と組み合わせること
により、更にターン・オン特性を改善することができ、
高注入によるオン電圧の低減化を図ることができる。
により、更にターン・オン特性を改善することができ、
高注入によるオン電圧の低減化を図ることができる。
【００８２】 更に、ＳＩ短絡構造と組み合わせることに
より、ターン・オフ状態を更に改善することもできる。
より、ターン・オフ状態を更に改善することもできる。
【００８３】 ドリフトバッファ構造は、バッファ層内に
おけるドリフト電界のみならずアノード領域内における
ドリフト電界も考慮することによって、正孔, 電子とも
にターン・オン, ターン・オフ時に順方向電界が加わる
構造であるため、キャリアの高速化が図られ、高速, 高
電界, 高注入, 高耐圧の動作に有効である。上述の如
く、ＳＩバッファ構造, 埋込みゲートバッファ構造, 或
いはＳＩ短絡，アノード短絡構造との組合せも容易であ
る。
おけるドリフト電界のみならずアノード領域内における
ドリフト電界も考慮することによって、正孔, 電子とも
にターン・オン, ターン・オフ時に順方向電界が加わる
構造であるため、キャリアの高速化が図られ、高速, 高
電界, 高注入, 高耐圧の動作に有効である。上述の如
く、ＳＩバッファ構造, 埋込みゲートバッファ構造, 或
いはＳＩ短絡，アノード短絡構造との組合せも容易であ
る。
【００８４】 上述の如く正孔, 電子両方の動作を加速す
る電界が働くことから、正孔, 電子の両方がキャリアと
なる。バイポーラ型の素子, 即ち、ラッチアップモード
で動作する素子に適用することが有効である。
る電界が働くことから、正孔, 電子の両方がキャリアと
なる。バイポーラ型の素子, 即ち、ラッチアップモード
で動作する素子に適用することが有効である。
【図１】本発明の第１の実施例としてのドリフトバッフ
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図
【図２】本発明によるドリフトバッファ構造を有する半
導体素子（実施例１）のオフ状態におけるアノード近傍
ｐｎ接合のポテンシャル分布の模式図
導体素子（実施例１）のオフ状態におけるアノード近傍
ｐｎ接合のポテンシャル分布の模式図
【図３】本発明の第２の実施例としてのドリフトバッフ
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図
【図４】本発明の第３の実施例としてのドリフトバッフ
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図
【図５】本発明の第４の実施例としてのドリフトバッフ
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図
【図６】本発明の第４の実施例のオフ状態におけるアノ
ード近傍ｐｎ接合のポテンシャル分布の模式図
ード近傍ｐｎ接合のポテンシャル分布の模式図
【図７】本発明の第５の実施例としてのドリフトバッフ
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図
【図８】本発明の第６の実施例としてのドリフトバッフ
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図
【図９】本発明の第７の実施例としてのドリフトバッフ
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図
ァ構造を有する半導体素子のアノード側近傍における模
式的断面構造図
【図１０】本発明の第７の実施例のオフ状態におけるア
ノード近傍ｐｎ接合のポテンシャル分布の模式図
ノード近傍ｐｎ接合のポテンシャル分布の模式図
【図１１】本発明の第８の実施例としてのドリフトバッ
ファ構造を有する半導体素子のアノード側近傍における
模式的断面構造図
ファ構造を有する半導体素子のアノード側近傍における
模式的断面構造図
【図１２】本発明の第９の実施例としてのドリフトバッ
ファ構造を有する半導体素子のアノード側近傍における
模式的断面構造図
ファ構造を有する半導体素子のアノード側近傍における
模式的断面構造図
【図１３】本発明の第１０の実施例としてのドリフトバ
ッファ構造を有する半導体素子のアノード側近傍におけ
る模式的断面構造図
ッファ構造を有する半導体素子のアノード側近傍におけ
る模式的断面構造図
【図１４】本発明の第１１の実施例としてのドリフトバ
ッファ構造を有する半導体素子のアノード側近傍におけ
る模式的断面構造図
ッファ構造を有する半導体素子のアノード側近傍におけ
る模式的断面構造図
【図１５】従来のｎバッファ層を有する埋込みゲートＳ
Ｉサイリスタの構造例
Ｉサイリスタの構造例
１ アノード電極 ２ ｐアノード領域 ３ ｎバッファ層 ４ アノード短絡領域（ｎバッファ短絡層） ５ ｎ- 高抵抗層 ２０ （ｐ，ｐ- ）アノード層 ２１ ｐ+ アノード層 ２２ ｐ+ アノードコンタクト層 ２３ 高不純物密度のアノード層 ２４ 低不純物密度のアノード層 ２５ ｐ+ 静電誘導アノード領域 ２６ ｎ+ 静電誘導短絡領域 ２７ 金属層 ３０ ｎバッファ層 ３１ ｎ+ バッファ層 ３２ 高不純物密度のバッファ層 ３３ 低不純物密度のバッファ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/74 Ｍ 29/78 ３２１ Ｊ
Claims (9)
- 【請求項１】 アノード領域、カソード領域、ゲート領
域を有する半導体素子において、前記アノード領域に接
するか近傍においてバッファ層を具備するとともに、前
記バッファ層は前記アノード領域に近づくにつれて不純
物密度がしだいに高くなる不純物密度勾配を有するとと
もに、更に、前記アノード領域に接触するアノード電極
と前記バッファ層間の前記アノード領域内における不純
物密度が前記バッファ層から前記アノード電極に近づく
につれてしだいに低くなる不純物密度勾配を有すること
を特徴とするドリフトバッファ構造を有する半導体素
子。 - 【請求項２】 アノード領域、カソード領域、ゲート領
域を有する半導体素子において、前記アノード領域に接
するか近傍においてバッファ層を具備するとともに、前
記不純物密度勾配を有するバッファ層は更に、アノード
領域に接する近傍において、前記バッファ層の不純物密
度勾配の高い領域の側面に沿って一定の間隔で選択的に
交互に配置された高不純物密度領域と低不純物密度領域
の部分を有し、前記低不純物密度領域は前記高不純物密
度領域との間の拡散電位によって実質的に空乏化されて
いることを特徴とする請求項１項記載のドリフトバッフ
ァ構造を有する半導体素子。 - 【請求項３】 前記高不純物密度領域のバッファ層は前
記アノード領域と２Ｌn 以下のピッチ（Ｌn は電子の拡
散長）で短絡されていることを特徴とする請求項２記載
のドリフトバッファ構造を有する半導体素子。 - 【請求項４】 前記バッファ層は前記アノード領域とは
反対導電型であることを特徴とする請求項１乃至３の
内、いずれか１項記載のドリフトバッファ構造を有する
半導体素子。 - 【請求項５】 前記バッファ層の内、高不純物密度領域
は前記アノード領域とは反対導電型であるとともに、低
不純物密度領域は前記アノード領域と同一導電型である
か真性半導体領域であることを特徴とする請求項１乃至
３の内、いずれか１項記載のドリフトバッファ構造を有
する半導体素子。 - 【請求項６】 アノード領域、カソード領域、ゲート領
域を有する半導体素子において、前記アノード領域に接
するか近傍においてバッファ層を具備するとともに、前
記不純物密度勾配を有するバッファ層は更に、アノード
領域に接する近傍において、バッファ層の不純物密度勾
配の高い領域の側面に沿って一定の間隔で選択的に交互
に配置された金属層領域と低不純物密度領域の部分を有
し、前記低不純物密度領域は前記金属層との間の拡散電
位によって実質的に空乏化されていることを特徴とする
請求項１記載のドリフトバッファ構造を有する半導体素
子。 - 【請求項７】 前記金属層領域のバッファ層は前記アノ
ード領域と２Ｌn 以下のピッチ（Ｌn は電子の拡散長）
で短絡されていることを特徴とする請求項６記載のドリ
フトバッファ構造を有する半導体素子。 - 【請求項８】 前記バッファ層とアノード領域との間に
はアノード領域とは反対導電型の薄い半導体層が介在さ
れていることを特徴とする請求項２もしくは請求項７の
内、いずれか１項記載のドリフトバッファ構造を有する
半導体素子。 - 【請求項９】 前記アノード領域は更に、前記バッファ
層近傍において、アノード領域の不純物密度勾配の高い
領域の側面に沿って一定の間隔で選択的に交互に配置さ
れた高不純物密度領域と低不純物密度領域の部分を有
し、前記低不純物密度領域は前記高不純物密度領域との
間の拡散電位によって実質的に空乏化されていることを
特徴とする請求項１乃至８の内、いずれか１項記載のド
リフトバッファ構造を有する半導体素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144887A JPH0793427B2 (ja) | 1992-05-11 | 1992-05-11 | ドリフトバッファ構造を有する半導体素子 |
| US08/042,152 US5352910A (en) | 1992-04-07 | 1993-04-02 | Semiconductor device with a buffer structure |
| DE69313499T DE69313499T2 (de) | 1992-04-07 | 1993-04-07 | Halbleiterbauelement mit Bufferstruktur |
| EP96120609A EP0771034A3 (en) | 1992-04-07 | 1993-04-07 | Semiconductor device with a buffer structure |
| EP93302716A EP0565350B1 (en) | 1992-04-07 | 1993-04-07 | Semiconductor device with a buffer structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144887A JPH0793427B2 (ja) | 1992-05-11 | 1992-05-11 | ドリフトバッファ構造を有する半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315602A JPH05315602A (ja) | 1993-11-26 |
| JPH0793427B2 true JPH0793427B2 (ja) | 1995-10-09 |
Family
ID=15372676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4144887A Expired - Fee Related JPH0793427B2 (ja) | 1992-04-07 | 1992-05-11 | ドリフトバッファ構造を有する半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793427B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0725446A1 (en) * | 1995-02-02 | 1996-08-07 | Motorola, Inc. | Insulated gate bipolar semiconductor device and method therefor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62173760A (ja) * | 1986-01-27 | 1987-07-30 | Matsushita Electric Works Ltd | 静電誘導型サイリスタ |
| JPH0795594B2 (ja) * | 1987-10-02 | 1995-10-11 | 株式会社豊田自動織機製作所 | 半導体スイッチング素子 |
-
1992
- 1992-05-11 JP JP4144887A patent/JPH0793427B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05315602A (ja) | 1993-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |