JPH0793549B2

JPH0793549B2 - 線形予測符号化法に従って一連の演算を処理するディジタルラティスフィルター

Info

Publication number: JPH0793549B2
Application number: JP60190003A
Authority: JP
Inventors: エツチ・レンナーカール; ジエイ・モートンアレツク
Original assignee: テキサスインスツルメンツインコーポレイテッド
Priority date: 1984-08-31
Filing date: 1985-08-30
Publication date: 1995-10-09
Anticipated expiration: 2010-10-09
Also published as: US4740906A; JPS61129917A

Description

【発明の詳細な説明】産業上の利用分野この発明は全般的に演算の処理、更に具体的に云えば、
音声合成に使われるデイジタルラテイスフイルタに於け
る演算の処理に関する。

従来の技術及び問題点音声の様な複雑な合成音を発生するには、何等かの音声
圧縮が必要である。従来使われていた１つの音声圧縮方
法は線形予測符号化法（LPC）である。LPCはデイジタル
ラテイスフイルタを利用して、読出専用メモリ（ROM）
に入つている予め記憶された一組の入力パラメータから
人間の音声のモデルを作る。典型的には、LPCラテイス
フイルタは10段で構成され、各段が２回の乗算及び２回
の加算を必要とし、その後隣接する段へ結果を前段並び
に後段に送る。10段に於ける動作が逐次的に実行され、
各段に於ける４回の演算もそうである。予め記憶されて
いる各々の入力パラメータをラテイスフイルタで処理す
ると、その結果としてデイジタルの出力値が得られ、こ
れをアナログ信号レベルに変換し、その後スピーカ又は
同様な変換器に出力する為に増幅される。

デイジタルラテイスフイルタを用いて高品質の音声を合
成する為には、約10KHzの繰返し速度で予め記憶された
入力パラメータをラテイスフイルタで処理することが必
要である。ラテイスフイルタをこういう繰返し速度で動
作される為には、各段が10マイクロ秒以内でその中で行
うデイジタル動作を遂行しなければならない。各段に必
要なデイジタル加算並びに／又は減算の各々はどりらか
といえば直通処理方式を用いるが、デイジタル乗算は幾
らか更に複雑である。２つの２進値の乗算は、乗算する
デイジタル値の長さに応じて、積を発生する為に４回ま
での別々の加算を必要とする反復的な処理を必要とす
る。従つて、各段で２回の乗算及び２回の加算の処理を
することは、10個までの別々の和を発生することを必要
とすることがある。

従来、各段の２回の乗算及び２回の加算は並列形式に行
なわれ、５つの和が同時に発生される。こうすると、応
答時間が比較的遅い回路を用いることが出来る。然し、
この並列動作を行なう為には、５個の全加算器が必要で
あり、部品の数が多くなる。この様に部品の数が多いこ
とにより、５個の全加算器と、こういう数の全加算器を
サポートするのに必要な周辺制御回路とを実現する為
に、シリコン表面積のかなりの量を必要とする。コスト
並びに製造の観点からすると、同じ動作を行なうのに、
より少ない回路を利用することが望ましい。従つて、デ
イジタル・フイルタの各段で必要な乗算並びに加減算を
処理する回路として、より少ない回路を使つても、処理
時間を犠牲にせずに信頼性がある様な回路に対する要望
が強い。

問題点を解決する為の手段及び作用この発明は、最小限の回路を用いて高速で一連の演算を
処理して最終的な結果を生成する方法と装置を提供す
る。装置は、演算の処理に使われる演算パラメータを記
憶する記憶媒体を含んでいる。こういう演算パラメータ
にアクセス可能として、これによつて、乗算の為の被乗
数及び乗数として２つのパラメータを選択することが出
来る様にすると共に、加算に対する加数として１つのパ
ラメータを選択することが出来る様にする。被乗数及び
乗数の部分積が所定のアルゴリズムに従つて発生され、
高速加算器を用いてこういう部分積を加算して、累算和
及び桁上げワードを発生する。２つのデイジタル値を受
取る第１及び第２の入力を持つていて、その和を発生す
る全加算器をも設ける。全加算器を多重化して、高速加
算器からの累算和及び桁上げワードを加算して、乗数及
び被乗数の積を発生し、その後逐次的に、発生された積
に加数を加算して、処理中の演算に対する結果を生成す
る。タイミング回路が高速加算器の動作及び全加算器の
多重化動作のタイミングをとつており、全加算器が乗数
及び被乗数の積と、処理中の演算に対する最終的な結果
を発生している間に、高速加算器が次の逐次的な演算に
対する部分積を処理する様にする。

この発明の別の実施例では、乗数がロータリーデータ・
レジスタに記憶され、中間演算の結果が、この後の演算
に対する被乗数及び加数として、遅延レジスタ・スタツ
クに記憶される。遅延レジスタ・スタツクの出力をアク
セスして、後続の演算を処理する為の被乗数及び加数の
両方を選択的に供給する。被乗数又は加数の何れかに対
する遅延量は、演算を遂行するシーケンス並びに実施さ
れる特定の演算によつて決定される。シーケンス内の全
ての演算が処理された後、最終的な結果が別個のデータ
・レジスタに記憶される。

この発明並びにその利点が更に完全に理解される様に、
次に図面について説明する。

実施例 10段のラテイスフイルタを用いる音声合成は、所定の時
間内にラテイスフイルタの10段全部の中で、予め記憶さ
れている値を処理することを必要とする。ラテイスフイ
ルタの各段が、Ｙ値を発生するものと、反射係数又はｂ
値を計算するものとの２組の式を持つている。Ｙ値及び
ｂ値の両方は、１つの乗算工程に続く加算又は減算工程
で構成された式を用いて計算される。全てのＹ値及びｂ
値を計算するには20個の別個の式が必要であり、各式が
前の式からの結果に依存する。これらの式を表１に示
す。

表１ Y10_i ＝ EI_i − k10b10_i-1 （１） Y9_i ＝ Y10_i − k9b9_i-1 （２） Y8_i ＝ Y9_i − k8b8_i-1 （３） Y7_i ＝ Y8_i − k7b7_i-1 （４） Y6_i ＝ Y7i − k6b6_i-1 （５） Y5_i ＝ Y6i − k5b5_i-1 （６） Y4_i ＝ Y5i − k4b4_i-1 （７） Y3_i ＝ Y4i − k3b3_i-1 （８） Y2_i ＝ Y3i − k2b2_i-1 （９） Y1_i ＝ Y2i − k1b1_i-1 （10） b10_i ＝ b9_i-1 ＋ k9Y9_i （11） b9_i ＝ b8_i-1 ＋ k8Y8_i （12） b8_i ＝ b7_i-1 ＋ k7Y7_i （13） b7_i ＝ b6_i-1 ＋ k6Y6_i （14） b6_i ＝ b5_i-1 ＋ k5Y5_i （15） b5_i ＝ b4_i-1 ＋ k4Y4_i （16） b4_i ＝ b3_i-1 ＋ k3Y3_i （17） b3_i ＝ b2_i-1 ＋ k2Y2_i （18） b2_i ＝ b1_i-1 ＋ k1Y1_i （19） b1_i ＝ Y1_i （20）入力エネルギ・レベルが“E"で表わされ、これは予め記
憶されているパラメータから内部で発生されるか或いは
外部ソースから発生される。項“I_i"は入力励振値を表
わし、これは話す音声又は周期的な発声音によつて出来
るスー音を発生するのを容易にする為に用いられるラン
ダム雑音を表わす。予め記憶されている多数の定数があ
り、これらがk1乃至k10と記されている。定数k1乃至k10
は、音声に対応する種々の音を発生することが出来る様
にする為に、口の形、舌及び歯の位置に対応する式の特
性を記述する。別の一組のパラメータb1乃至b10が前の
サンプル時間内に発生され、Y1乃至Y10と記した値を逐
次的に計算する為に用いられる。

最初に、入力エネルギ・レベルと励振源の積、k10の
値、及びb10の予め計算された値を用いて、式（１）に
従つてY10_iの値を計算する。b10の予め計算された値は
添字“ｉ−1"で表わされる。この後、Y9_i乃至Y1_iの値が
式（２）乃至（10）に従つて計算される。Y1_iはｉ番目
のサンプル時間に対する最終的な結果に等しい。次に、
そのサンプル時間に対して計算されたY1乃至Y10の値と
予め敬されたb1乃至b9の値との両方を用いて、式（11）
乃至（20）に従つてｂ値が計算される。こういう新しい
ｂ値が、次のサンプル時間の間にＹ値を計算するのに使
う為に記憶される。

第１図には、表１の20個の式を計算する為の10段のラテ
イスフイルタの機能的な図が示されている。入力エネル
ギが乗算ブロツク10に入力される。この乗算ブロツクが
励振エネルギＥをも受取り、その積を発生する。積EIが
デイジタル・フイルタの第１段12の減算ブロツク14に入
力される。減算ブロツク14が乗算ブロツク16によつて発
生されたE_iから積を減算する。乗算ブロツク16は、遅延
ブロツク18で遅延させられたb10の遅延値を受取り、そ
れに定数k10を乗する。減算ブロツク14の出力をY10と記
してある。Y10がデイジタルフイルタの第２段20の減算
ブロツク22に入力される。減算ブロツク22が乗算ブロツ
ク24から積を受取る。この積は、k9と、遅延ブロツク26
で遅延させられたb9の遅延値との積である。減算ブロツ
ク22の出力が値Y9であり、これがデイジタル・フイルタ
の第３段28に入力される。

発生されたY9値が、定数k9を乗ずる為に、乗算ブロツク
30にも入力され、その後、加算ブロツク32でb9の遅延値
と加算される。この加算ブロツクがb10の値を出力し、
これが遅延ブロツク18に入力される。遅延ブロツク18は
１サンプル時間の遅延を表わす。

第３段28が、定数k8を使う他は、第２段20と同様な計算
を行なう。後続の段が値Y8乃至Y2を計算し、最後の10番
目の段34がY1値を計算する。10番目の段34が減算ブロッ
ク36の入力にY2値を受取り、それを乗算ブロツク38から
出力された積から減算する。乗算ブロツク38によつて発
生された積は、遅延値b1と定数k1との積である。更に、
Y1が定数k1を乗ずる為に乗算ブロツク40に入力され、そ
の積が加算ブロツク42に入力されて、b1の遅延値と加算
される。出力が値b2である。

入力エネルギＩを10段のラテイスフイルタの中で処理す
る為、式（１）乃至（20）を個別に処理することが必要
である。この各々の式が１回の乗算及び１回の加算又は
減算工程を必要とする。例えばサンプリング速度が10KH
zであるとすると、各々の式の処理速度は200KHzであ
る。従つて、乗算及び加算は200KHzより速い速度で実施
しなければならない。

この発明では、乗算が組合せの高速加算器及び全加算器
を用いて行なわれる。高速加算器を用いて、各々の部分
積の個別ビツトを加算して、累算和を発生する。桁上げ
は伝搬させず、各々の累算和ビツトに対して累算する。
１つのビツトからの桁上げを別のビツトに伝搬させない
ことにより、一層高速の加算が達成される。全加算器を
用いて累算和及び桁上げワードを加算し、最終的な結果
又は積を作る。全加算器は高速加算器に於ける加算過程
の終りにしか使われないから、全加算器の動作を多重化
して、高速加算器が部分積を加算している時間の間、処
理中の各々の式に必要なこの他の加算を実行する。高速
加算器による部分積の加算の間に全加算器によつて行な
われる動作は、前に高速加算器によつて発生された累算
和及び桁上げワードの加算と、この結果得られた積と加
数との加算である。従つて、高速加算器が部分積を加算
しているのと同じ時間の間、全加算器が２回の加算を行
なう。多重化により、１つの全加算器と１つの高速加算
器だけを用いる。この場合、全加算器の応答時間は高速
加算器に必要な応答時間より短い。高速加算器でビツト
にわたつて桁上げを伝搬させる必要がないから、高速加
算器を実現するのに用いられる回路はそれ程複雑でな
く、速度がそれ程厳密な要件ではない。

第２図には表１の式（１）乃至（20）を処理するシステ
ムが略図で示されている。全加算器44が２つのデイジタ
ル値を受取る２つの入力“A"及び“B"を持ち、その和を
その出力に発生する。更に、全加算器44が桁上げ入力
“C"を有する。全加算器の出力がデータ・バス46に接続
され、このデータ・バスがＹレジスタ48に入力され、選
ばれた時刻にその出力値を記憶するが、これは後で説明
する。

マルチプレクサ50の一方の入力は、データ・バス52を介
してデータ・バス46に接続されており、他方の入力はデ
ータ・バス56を介してＹレジスタの出力に接続されてい
る。マルチプレクサの出力が接続バス60を介して１段デ
ータ・レジスタ58の入力に接続される。１段データ・レ
ジスタ58の出力が接続バス64を介して７段レジスタ・ス
タツク62の入力に接続される。１段データ・レジスタ58
の出力は接続バス68を介して、１段データ・レジスタ66
の入力にも接続される。７段レジスタ・スタツク62の出
力が接続バス72を介して２段レジスタ・スタツク70に入
力される。

１段データ・レジスタ58は、全加算器44又はＹレジスタ
48の何れかからの出力から選ばれたデータに対し、１段
の遅延を加える。１段データ・レジスタ66は更に１段の
遅延を加え、この結果、その中を通るデータを処理する
為の組合せの２段の遅延レジスタになる。同様に、７段
レジスタ・スタツク62が、１段データ・レジスタ58と組
合せた時に、合計８段の遅延を加え、２段データ・レジ
スタ・スタツク70が、７段レジスタ・スタツク62及び１
段遅延レジスタ58と組合せた時合計10段の遅延を加え
る。後で説明するが、全加算器44からの出力値が、別の
演算に使う為、一時的に記憶される。

全加算器44のＡ入力がマルチプレクサ74の出力に接続さ
れ、全加算器44のＢ入力がマルチプレクサ76の出力に接
続される。マルチプレクサ74の１つの入力が“0"値を持
つビツトで構成されたデータ・ワードに接続され、且つ
１つの入力が接続バス80を介して高速加算器78の加算出
力に接続される。マルチプレクサ74はこの他に２つの入
力を持ち、その１つが接続バス84を介して２段レジスタ
・スタツク70の出力に接続され、他方が接続バス86を介
して１段データ・レジスタ66の出力に接続される。マル
チプレクサ76の１つの入力が接続バス82を介して高速加
算器78の桁上げ出力に接続され、残りの入力が接続バス
88を介して全加算器44の出力側のデータ・バス46に接続
される。マルチプレクサ74,76は、ここには図示しない
が１つの様式では、高速加算器78からその和及び桁上げ
出力に出力されるデータを全加算器44で加算する様に作
用する。別の様式では、高速加算器78から出力されるこ
の和が全加算器44のＢ入力に入力され、２段レジスタ・
スタツク70又は１段データ・レジスタ66の何れかからの
出力から選ばれた遅延値がＡ入力に入力されて、その和
を作る。

高速加算器78は、隣接するビツトの間で桁上げを伝搬さ
せずに、その個別のビツトを加算することにより、３つ
のデイジタル値を加算する装置である。然し、桁上げビ
ツトは高速加算器78の別個の出力に発生される。部分積
を高速加算器78で加算する為に、多重化動作を利用し
て、部分積をそれまでに発生された桁上げと逐次的に加
算する。最初、最初の２つの部分積を加算して第１の累
算和及び桁上げワードを発生し、次にこの第１の累算和
及び桁上げワードを３番目の部分積と加算する。最後の
部分積がそれまでの累算和及び桁上げワードと加算され
るまで、この操作が続けられる。最後の累算和及び桁上
げワードがマルチプレクサを介して全加算器に入力さ
れ、加算されて積を作る。この乗算方法は、1984年に開
催されたIEEEインターナシヨナル・ソリツドステート・
サーキツツ・コンフアレンスの記録第90頁乃至第91頁所
載のマサル・ウヤ他の論文「CMOS浮動小数点乗算器」に
更に詳しく記載されている。

乗数は、以下“k"スタツクと呼ぶ10ビツト幅の11段レジ
スタ・スタツク90に記憶される定数である。ｋスタツク
90の一番上に入つているデータが10ビツト幅のデータ・
バス92に出力され、その最初の２ビツトが２ビツト幅の
データ・バス96を介してリコード論理回路94に入力さ
れ、残りの８ビツトが８ビツト幅のデータ・バス100を
介してマルチプレクサ98に入力される。

データ・バス92の出力データは、マルチプレクサ104の
一方の入力に接続された戻りデータ・バス102を介し
て、ｋスタツク90の入力に循環する。マルチプレクサ10
4の出力がｋスタツク90の入力に接続されている。マル
チプレクサ104の他方の入力が直並列変換器106の出力に
接続されており、この変換器の入力が戻りデータ・バス
102に接続されている。マルチプレクサ104は、直並列変
換器106から出力されるデータ又はｋスタツク90のデー
タ出力を選択する様に作用し得る。更に、直並列変換器
106が、戻りデータ・バス102からのデータを受取つて、
外部の場所に対する直列データを出力することが出来
る。

マルチプレクサ98の出力が２ビツト幅のデータ・バス10
9を介してリコード論理回路108に接続される。後で説明
するか、マルチプレクサ98は、リコード論理回路108に
入力する為に、それに対する８ビツトの入力の対を選択
する。リコード論理回路94,108は、予定のアルゴリズム
に従つて、部分積を発生する為に、被乗数に対して遂行
すべき操作を決定する演算子を発生する様に作用し得
る。好ましい実施例では、変形ブース・アルゴリズムを
用いて乗算が行なわれる。この変形ブース・アルゴリズ
ムでは、隣合うセグメントの間で１ビツトが重なり合う
様な、乗数の３ビツト・セグメントを解析し、被乗数に
対して予め限定された操作を行なう。この修正された被
乗数を「部分積」と呼ぶ。10ビツト乗数に対しては、５
つの部分積が発生され、これらをPP₁、PP₂、PP₃、PP₄、
PP₅と呼ぶ。

被乗数がマルチプレクサ110によつて選択される。この
マルチプレクサは３つの入力を持ち、その１つが接続バ
ス112を介して１段レジスタ66の出力に接続され、１つ
の入力が接続バス114を介して、レジスタ・スタツク62,
70の間の接続バス72に接続され、残りの入力が外部プロ
セツサ（図に示していない）から供給されるＩ値に接続
される。マルチプレクサ110の出力が接続バス116を介し
てマルチプレクサ125の入力に接続されると共に、接続
バス118を介してマルチプレクサ127の入力に接続され
る。

マルチプレクサ125の出力が発生された部分積PP₁乃至PP
₄であり、これらが接続バス126を介して高速加算器78の
Ａ入力に入力される。マルチプレクサ125が発生された
部分積PP₁を作り、これが接続バス122を介してマルチプ
レクサ124の１つの入力に接続され、その出力が接続バ
ス126を介して高速加算器78のＢ入力に入力される。マ
ルチプレクサ124の他方の入力が接続バス80に接続され
ていて、高速加算器78の和出力を受取り、その出力は高
速加算器78のＢ入力に接続されている。

高速加算器78は“C"と記した３番目の入力を持ち、これ
がマルチプレクサ128の出力に接続されている。マルチ
プレクサ128の入力は、全てのビツト位置を“0"が占め
るデイジタル・ワードと接続バス82とに接続され、バス
82から高速加算器78の桁上げ出力を受取る。“0"値のデ
イジタル・ワードの最下位ビツト（LSB）が回路129の出
力に接続される。回路129の動作は後で説明する。マル
チプレクサ128は、変更した“0"デイジタル・ワードと
高速加算器78の桁上げ出力との間で選択する様に作用し
得る。乗算を遂行している間の高速加算器78の動作は、
後で更に詳しく説明する。

この実施例では、全加算器44及び高速加算器78の両方の
出力が、１様式では、その１つの入力に循環させられ
る。加算の為に組合せ論理回路を利用すると、加算器の
各々の入力に何等かのラツチ回路を設けることが必要で
ある。然し、好ましい実施例では、データを再循環させ
るのに入力ラツチを必要としないダイナミツクNMOS技術
を利用する。ダイナミツクNMOS装着では、４相クロツク
を用い、クロツクの各相が回路内でデータを処理する。
例えば、全加算器では、クロツクの第１相は、データを
その中にロードさせ、結果が４相クロツクの第４相で加
算器から出力される。従つて、１つの入力に再循環させ
るべき加算器の出力に出るデータは、クロツクの第１相
で加算器にロードされるのに十分な時間だけ、そこにあ
りさえすればよい。同様に、遅延レジスタに対するロー
デイングも４相クロツクの第１相で行なわれる。この４
相クロツクが図面には示していないが、ダイナミツクNM
OS回路の必要な部分である内部クロツクである。前に述
べた様に、加算器に従来の組合せ論理回路を使えば、ラ
ツチ式入力及び／又は出力が必要である。

第３図には、ｋスタツク90と、リコード論理回路のブロ
ツク図が示されている。前の図面と同じ部分には同じ参
照数字を用いている。ｋスタツク90の出力のデータ・バ
ス92が、データ・バス92′とデータ・バス92″の２つの
データ・バスを表わしている。データ・バス92″が１段
遅延スタツク130により、データ・バス92′から分離し
ている。戻りデータ・バス102が遅延データ・バス92″
と相互接続されている。マルチプレクサ98に接続されて
いる８ビツト幅の入力データ・バス100は、データ・バ
ス92′に接続されたデータ・バス100′と、データ・バ
ス92″に接続されたデータ・バス100″とで構成されて
いる。リコード論理回路94に入力するデータ・バス96
が、データ・バス92′に接続されたデータ・バス96と、
データ・バス92″に接続されたデータ・バス96″とに分
割されている。

データ・バス100から８ビツト幅の入力を受取るマルチ
プレクサ98は、マルチプレクサ132及びマルチプレクサ1
34で構成される。マルチプレクサ132は、データ・バス1
00′,100″のどちらかを選択するが、クロツク信号T_ODD
によつて制御される。制御信号T_ODDの作用は後で詳しく
説明する。マルチプレクサ132の出力が８ビツト幅のデ
イジタル値であり、これらの８ビツトがマルチプレクサ
134に入力される。マルチプレクサ134は、マルチプレク
サ132から出力された８ビツト数の２ビツトずつを受取
る“1"、“2"、“3"及び“4"と記した４つの２ビツト入
力を持つている。マルチプレクサ134はタイミング信号t
₁、t₂、t₃、t₄によつて制御される。これらのタイミン
グ信号が、マルチプレクサが“1"、“2"、“3"及び“4"
入力が夫々その出力に接続される時間の長さを決定す
る。タイミング信号t₁乃至t₄の作用は後で詳しく説明す
る。マルチプレクサ134の出力は２ビツト出力であり、
これが２ビツト幅のデータ・バス136に出力される。

マルチプレクサ134がリコード論理回路108に２ビツト幅
の信号出力を入力する前に、この２ビツト信号が２ビツ
ト幅のデータ・バス138及び２ビツト幅のデータ・バス1
40に分岐して、マルチプレクサ142に入力される。デー
タ・バス138がマルチプレクサ142の“0"入力に入力さ
れ、データ・バス140のデータがインバータ・バンク144
で処理されて、マルチプレクサ142の“1"入力に入力さ
れる。マルチプレクサ142が信号T_ODDによつて制御され
て、データ・バス138からその“0"入力に入る直接デー
タ、又はデータ・バス140からその“1"入力に入る反転
データの何れかを選択して、２ビツト幅のデータ・バス
109に出力する。後で説明するが、信号T_ODDは、遂行す
べき動作に応じて、乗数に対し正又は負の信号の何れか
を選択する。式（１）乃至（20）から判る様に、式
（１）乃至（10）のＹ値の計算には減算が必要である。

２ビツト幅のデータ・バス96′,96″にあるデータは、
データ・バス92′,92″にある10ビツト・データ・ワー
ドの最初の２ビツトで構成されるが、マルチプレサ146
による多重化により、２ビツト幅のデータ・バス148に
出力される。データ・バス148が２つの分岐データ・バ
ス150,152に入力される。データ・バス150がマルチプレ
クサ154の“0"入力に入力され、データ・バス152がイン
バータ・バンク156を介してマルチプレクサ154の“1"入
力に入力される。マルチプレクサ154が信号T_ODDによつ
て制御されて、マルチプレクサ142の動作と同様に、演
算を選択する。マルチプレクサ154の出力が２ビツト幅
のデータ・バス158を介してリコード論理回路94の入力
に接続される。

好ましい実施例では、乗算を行なう為に用いるアルゴリ
ズムは前に述べた様に変形ブース・アルゴリズムであ
る。変形ブース・アルゴリズムは、夫々の部分積を発生
する為に被乗数に対して遂行すべき操作を決定する変形
ブース演算子を発生することを必要とする。演算子は
“0"、“＋1"、“−1"、“＋2"及び“−2"である。演算
子“0"は部分積を０にセツトする。演算子“＋1"は部分
積を被乗数と等しくするが、演算子“−1"は被乗数の２
の補数を発生させる。演算子“＋2"によつて被乗数が複
写され、１ビツト左にシフトする。これに対し、演算子
“−2"によつて被乗数の２の補数が発生され１位置だけ
左へシフトされる。このシフト動作は後で詳しく説明す
る。

変形ブース演算子を発生するには、乗数のビツトを調べ
ることが必要である。これらのビツトが３つずつの群に
分けて調べられる。最初の３つの群は、ビツト１及び２
と、ビツト１の右にある暗示ビツトで構成される。この
暗示ビツトは、正の乗数では“0"であり、負の乗数では
“1"である。次に調べられるデイジツト群がビツト３及
び４と、最初の群との重なりビツトであるビツト２であ
る。この後の各々の群は次の２ビツトと前の群の最上位
ビツトとで構成される。変形ブース演算子が表２に示す
様に発生される。

リコード論理回路94を用いてPP₁を発生する時、乗数の
最初の２ビツトと暗示ビツトとを検査する。前に述べた
様に、暗示ビツトは正の乗数では“0"であり、負の乗数
では“1"である。リコード論理回路108を利用して、マ
ルチプレクサ134によつて選択された２ビツト・ワード
に応答して、残りの部分積PP₃乃至PP₅を発生する。乗数
の３ビツト群の間の重なりビツトを決定する為、マルチ
プレクサ160を利用する。マルチプレクサ160は、マルチ
プレクサ154から出力された最上位ビツトと、マルチプ
レクサ142から出力された前の乗数の３ビツト群の最上
位ビツトとの間で選択する。マルチプレクサ160の“1"
入力が接続線162を介してバス158の最上位ビツトに接続
される。マルチプレクサ160の“0"入力が接続線164及び
遅延レジスタ166を介してバス109の最上位ビツトに接続
される。遅延レジスタ166は、マルチプレクサ134の１サ
イクルだけ最上位ビツトの入力を遅延させて、リコード
論理回路108に対するデータ入力が、前の乗数セグメン
トからの重なりビツトになる様にする。

動作について説明すると、マルチプレクサ132,146が、
出力の為に、バス92′又は92″のいづれかの乗数を選択
する。10ビツトの乗数では、５個の部分積を発生しなけ
ればならない。従つて、４回のパスが必要である、この
各々のパスは、期間t₁、t₂、t₃、t₄の間に行なわれる。
t₁の間、PP₁及びPP₂に対する変形ブース演算子が発生さ
れる。PP₃に対する変形ブース演算子がt₂の間に発生さ
れ、PP₄に対する演算子がt₃の間に発生され、PP₅に対す
る演算子がt₅の間に発生される。

PP₁及びPP₂に対する変形ブース演算子が発生される期間
t₁の間、マルチプレクサ134が、リコード論理回路108に
対する入力の為、その第１の入力に対する乗数入力の内
の第３及び第４のビツトを選択する。マルチプレクサ16
0が、リコード論理回路108に対する重なりビツトとして
入力する為、リコード論理回路94に対する入力データの
内の最上位ビツトを選択する。次の３つの期間t₂乃至t₄
の間、乗数の残りのビツトがマルチプレクサ134によつ
て選択されて、リコード論理回路108に入力される。こ
の各々の群に対し、重なりビツトは前に選ばれた群から
の遅延させた最上位ビツトであつて、PP₃、PP₄及びPP₅
を発生することが出来る様にする。遂行すべき操作が減
算である場合、乗数の符号を変更する。前に述べた様
に、信号T_ODDを発生すると共に、マルチプレクサ142,15
4が反転乗数ビツトを選択することにより、このことが
容易になる。

第４図には、高速加算器78とその入力に接続されたマル
チプレクサの簡略ブロツク図が示されており、前と同様
な部分には同じ参照数字を用いている。高速加算器78動
作を説明する前に、和及び桁上げワードを発生する為の
高速加算器と、この累算和及び桁上げワードを加算する
為の全加算器とを用いた乗算を説明することが必要であ
る。“−167"の値を持つ乗数と“6862"の値を持つ被乗
数とを用いた例が表３に示されている。

表３では、被乗数が15ビツトのデイジタル・ワードとし
て表わされており、最上位ビツト（MSB）は論理０に等
しい。乗数は10ビツトのデイジタル・ワードであり、MS
Bは論理１に等しい。被乗数及び乗数の加算が２つの方
法によつて例示されている。第１の方法は、変形ブース
・アルゴリズムによつて被乗数及び乗数を乗ずる「ロン
グハンド」方法を例示している。ロングハンド方法は最
初に部分積PP₁乃至PP₅を発生することを必要とする。乗
数を検査して、各々の部分積に対する変形ブース演算子
を発生する。この例では、PP₁に対する変形ブース演算
子が“＋1"であり、PP₂に対する演算子が“−2"であ
り、PP₃に対する演算子が“＋2"でありPP₄に対する演算
子が“＋1"であり、PP₅に対する演算子が“−1"であ
る。前に述べた様に、各々の演算子が被乗数に対して遂
行される操作を決定する。被乗数に対して遂行させる操
作の他に、部分積は、その加算の前に、前の部分積に対
して２位置だけ左へシフトさせなければならない。図示
の様に、各々の部分積に対する符号ビツトが左に拡張さ
れPP₁に対する符号ビツトが９ビツト拡張され、PP₂に対
する符号ビツトが７ビツト拡張され、PP₃に対する符号
ビツトが５ビツト拡張され、PP₄に対する符号ビツトが
３ビツト拡張され、PP₅に対する符号ビツトが１ビツト
拡張される。普通の方法により、その結果は25ビツト数
であり、その内の最上位の15ビツトだけが出力される。

高速加算器を使う時、第１及び第２の部分積が加算され
て和及び桁上げワードを発生し、その後、残りの部分積
が逐次的にこの和及び桁上げワードに加算されて、この
後の部分積と加算する為の中間和及び桁上げワードを発
生する。この後、最終的な累算和及び桁上げワードが全
加算器44で加算されて最終結果になる。第１及び第２の
部分積を加算する為には、高速加算器が15ビツト幅の入
力であるから、15ビツトしか必要としない。従つて、PP
₂がPP₁に対して２ビツト左にシフトしているので、PP₁
から２ビツト又は３ビツト、そしてリコード動作に応じ
て、場合により、PP₂から１ビツトを切捨てることが必
要になる。PP₁に対するデイジタル値は、変形ブース演
算子が“＋1"であるから、被乗数に対するデイジタル値
に等しい。然し、PP₂の変形ブース演算子は“−2"に等
しく、この為、２の補数を発生して、１ビツト左へシフ
トすることが必要である。然し、好ましい実施例では、
反転デイジタル・ワードだけを１ビツト左にシフトし、
所要の“1"を後の時点で加算するが、これは後で説明す
る。PP₁及びPP₂の加算の為、桁上げ入力が“0"値のデイ
ジタル・ワードに接続される。発生される値が、高速加
算器78からの和及び桁上げとなるΣ_１及びC₁である。こ
の加算がt₁の間の１回目のパスの間に行なわれる。

次のパスt₂の間、Σ_１及びC₁の値が右に２位置だけシフ
トさせられて、PP₃に対する値と共に、高速加算器に入
力される。高速加算器に於けるこれらの値の処理の結
果、夫々和及び桁上げ出力からΣ_２及びC₂が出力され
る。PP₄の加算及びPP₅の加算に対してこの動作が続けら
れる。高速加算器78からの最終的な出力が、累算和Σ_４
及び累算桁上げC₄である。後で説明するが、各々の動作
からの切捨てビツトが加算されて、順方向の桁上げを発
生し、これは論理１に等しければ、これによつて、毎回
のパスの間の各々の加算に於ける桁上げワードの最下位
ビツトは強制的に論理１にされ、こうして切捨てによる
誤差を埋合せる。

最終的な結果は、付加的な補正ビツトΣ_CORと、Σ_４及
びC₄の値とを高速加算器で加算することによつて得られ
る。補正ビツトΣ_CORは、高速加算器の最初の４回のパ
スに於ける切捨てビツトの加算から生ずる。この補正ビ
ツトを追加することは、後で更に詳しく説明する。

夫々リコード論理回路94,108からの演算子出力に応答し
て、マルチプレクサ125,127によつて変形ブース操作が
行なわれる。“＋1"及び“−1"の操作では、演算子“＋
2"又は“−2"に対して、右へ１位置だけの相対シフトが
必要である。このシフトが、データ・バス118と直列に
接続されたシフト・ブロツク170によつて行なわれる。
シフト・ブロツク170はハードワイヤード形式にするこ
とが出来る。シフト・ブロツク170の出力がマルチプレ
クサ127の“＋1"入力に入力され、選択された時、デー
タを直接的に通過させる。シフト・ブロツク170の出力
がインバータ・バンク172を介してマルチプレクサ127の
“−1"入力にも入力され、データの反転したものを供給
する。“＋2"及び“−2"操作では、シフトを必要としな
い。このことが、バス118をマルチプレクサ127の“＋2"
入力に直接供給すること、並びにインバータ・バンク17
6を介してそれに入力することによつて表わされてい
る。マルチプレクサ127の４つの入力の内の任意の１つ
の選択により、入力データの所望の反転及びシフトが行
なわれる。

高速加算器78のＢ入力に入力されるデータがマルチプレ
クサ125によつて制御される。正しいシフトを行なう為
に、データ・バス116が、シフト・ブロツク178（“ASR
3"と記す）に入力されて、算術的に３ビツト右シフトさ
せて符号ビツトを延ばすか（この操作を“ASR3"と呼
ぶ）、或いはシフト・ブロツク180（“ASR2"と記す）に
入力されて、２ビツト右へのシフトを行なう（この操作
を“ASR2"と呼ぶ）。前に述べた様に、このシフトがPP₁
を加算する為、時間t₁の間の第１のパスの間に用いられ
る。シフト・ブロツク170の出力がマルチプレクサ125の
“＋1"入力に直結になると共に、インバータ・バンク18
2を介してその“−1"入力にも接続される。シフト・ブ
ロツク180の出力がマルチプレクサ125の“＋2"入力に接
続されると共に、インバータ・バンク184を介してその
“−2"入力に接続される。

マルチプレクサ124は“1"と記した１つの入力と“２−
4"と記した第２の入力とを持つている。第１の入力は期
間t₁の間に選択され、第２の入力は期間t₂−t₄の間に選
択される。期間t₂−t₄の間、第２の入力が選択される。
この入力がデータ・バス80を介して高速加算器78の和出
力に接続される。２ビツトの相対シフトを行なう為、
“ASR"と記したシフト・ブロツク186によつて表わす様
に、この和が２ビツト右にシフトさせられる。マルチプ
レクサ124に対する入力バスをデータ・バス80に対し
て、２ビツトだけ右にハードワイヤの接続することによ
り、このシフトが容易に行なわれる。マルチプレクサ12
8もマルチプレクサ124と同様な形であつて、その１つの
入力が“1"と記されていて、変形“0"値デイジタル・ワ
ードを受取り、第２の入力が“２−4"と記されていて、
高速加算器78からの桁上げ出力を受取る。桁上げ出力の
フイードバツク値に対してもシフトが必要であり、これ
が“ASR2"と記したシフト・ブロツク188によつて行なわ
れる。高速加算器78の和出力及び桁上げ出力の両方がシ
フト・ブロツク186,188によつてシフトしているので、
符号ビツトを拡張することが必要である、これを図面に
は示してないが、延ばすべきビツトに応じて、論理０値
及び論理１値を複写する為の論理回路が用いられてい
る。

更に第２図について説明すると、ビツト補正回路190が
高速加算器78及び全加算器44とインタフエイス接続さ
れ、高速加算器78の４回のパスでのビツトの切捨てによ
る誤差を埋合せる。ビツト補正回路190は、変形ブース
演算子“−1"及び“−2"に対して２の補数を発生するの
に必要な論理１をも加算する。ビツト補正回路190がΣ
_CORビツトを出力し、これが１ビツト線192を介して全加
算器44の桁上げ入力に入力されると共に、高速加算器78
から出力された桁上げワードの最下位ビツトに対する桁
上げビツトをも出力する。この操作が発生された桁上げ
ワードの最下位ビツトをビツト補正回路190の桁上げ出
力に接続することによつて行なわれるが、これは後で更
に説明する。

第５図にはビツト補正回路190と第２図のシステムに対
するインタフエイス回路との簡略ブロツク図が示されて
いる。ビツト補正回路190は、表２に示した部分積の和
の各々からの切捨てビツトを受取る５つのデータ入力を
持つている。前に述べた様に、高速加算器78の各々の加
算に於ける最初の加数の最下位ビツトが切捨てられる。
こういう切捨てビツトの内、最も上位の２つがビツト補
正回路190の「A₁」及び「A₀」と記す入力に入力され
る。「A₀」が２つのビツトの内の最下位である。入力
「A₁」及び「A₀」が１対のデータ線194を介してマルチ
プレクサ127の出力に接続され、それから２つの切捨て
ビツトを受取る。従つて、マルチプレクサ124が、マル
チプレクサ125の出力からのデータ、即ちPP₁又は高速加
算器78の加算出力を選択する。

高速加算器78の４回のパスの各々に於ける２番目の加数
から１ビツトが切捨てられる。このビツトがビツト補正
回路190のB₁入力に入力される。この切捨てビツトを発
生する為、被乗数の最下位ビツト（LSB）がマルチプレ
クサ196の“＋1"入力に入力されると共に、インバータ1
98を介してその“−1"入力にも入力される。マルチプレ
クサ196は“±2"と記した入力をも持つている。マルチ
プレクサ196に対する制御信号は、リコード論理回路108
から４ビツト・バス200を介して入る。リコード論理回
路108の出力が、マルチプレクサ196のどの入力をビツト
補正回路190のB₁入力に接続するかを決定する。リコー
ド論理回路108の出力は２ビツト・データ・バス202を介
してビツト補正回路190にも入力され、それに対して変
形ブース演算子“−1"及び“−2"を入力するが、その動
作は後で説明する。

被乗数のLSBがインバータ206を介してアンド・ゲート20
4の一方の入力に入力される。アンド・ゲート204の他方
の入力がリコード論理回路94の“−1"出力に接続され
る。アンド・ゲート204の出力がオア・ゲート207の一方
の入力に接続され、このオア・ゲートの他方の入力がリ
コード論理回路94の“−2"出力に接続されている。オア
・ゲート207の出力がマルチプレクサ208の“1"入力に接
続される。マルチプレクサ208の他方の入力“0"がビツ
ト補正回路190の桁上げ出力のLSBに接続される。マルチ
プレクサ208の出力がビツト補正回路190のC₀入力に接続
される。ビツト補正回路190のC₁入力がマルチプレクサ2
10の出力に接続される。マルチプレクサ210の“1"入力
が論理０に接続され、その“0"入力がビツト補正回路19
0から出力される２番目の桁上げビツトに接続される。
マルチプレクサ208,210がt₁信号によつて制御されて、P
P₁及びPP₂を加算する１回目のパスの間は、その“1"入
力を選択すると共に、高速加算器78の残りのパスの間
は、“0"入力を選択する。

ビツト補正回路190のC₀及びC₁入力は高速加算器78のシ
フトした桁上げ信号の内の２つの切捨てビツトに対応す
る。アンド・ゲート204及びオア・ゲート207がインバー
タ206と組合さつて、必要な場合１を加算することによ
り、第１の部分積の正しい２の補数を発生する様に作用
し得る。

第２図の回路129が、破線で囲まれたブロツクで表わさ
れており、オア・ゲート207、アンド・ゲート204及びイ
ンバータ206で構成される。回路129は、PP₁を発生する
際、被乗数に対する操作の為に、“−1"又は“−2"演算
子が発生された時、ビツト補正回路に供給される最下位
桁上げビツトを強制的に論理１にする様に作用する。
“−2"演算子に対しては、出力は自動的に論理“1"であ
る。最下位ビツトが論理０であつて、“−1"演算子が必
要な場合、出力は再び論理１になる。この特徴は、必要
な時、被乗数の正しい２の補数が発生されることを保証
する。ビツトを反転し、論理１を加算することにより、
２の補数が得られる。

第６図にはビツト補正回路190の回路図が示されてお
り、この回路は全加算器212及び半加算器214で構成され
る。全加算器212はＡ、Ｂ及びＣと記す３つの入力を持
つている。Ａ入力はビツト補正回路190のA₁入力に対応
し、Ｂ入力はビツト補正回路190のB₁入力に対応し、Ｃ
入力はアンド・ゲート215の出力に接続されている。ア
ンド・ゲート215の一方の入力がビツト補正回路190のA₀
入力を表わし、他方の入力がC₀入力を表わす。全加算器
212がΣ出力と、桁上げ信号を発生する桁上げ出力C₀と
を持つている。全加算器212のΣ出力が半加算器214のＢ
入力に接続される。半加算器214のＡ入力はビツト補正
回路190のC₁入力を表わす。半加算器214が和出力及び桁
上げ出力を発生し、その和出力が節216に接続され、そ
の桁上げ出力が節218に接続される。節216が３入力アン
ド・ゲート220の１つの入力に入力されると共に、アン
ド・ゲート222の１つの入力に入力される。“−1"信号
がアンド・ゲート222の他方の入力に入力されると共
に、アンド・ゲート220の１つの入力に入力される。ア
ンド・ゲート220の出力が３入力オア・ゲート224に入力
され、アンド・ゲート222の出力が４入力オア・ゲート2
26の１つの入力に接続される。

アンド・ゲート220の他方の入力がオア・ゲート228の出
力に接続され、オア・ゲート228の一方の入力が半加算
器214の桁上げ出力に接続され、その他方の入力が全加
算器212の桁上げ出力に接続される。半加算器214及び全
加算器212の両方の桁上げ出力がオア・ゲート226の入力
に接続される。オア・ゲート228の出力アンド・ゲート2
30の一方の入力に接続され、その他方の入力は“−2"入
力信号に接続されていて、その出力はオア・ゲート224
の入力に接続されている。アンド・ゲート232の一方の
入力が半加算器214の桁上げ出力に接続され、その他方
の入力が全加算器212の桁上げ出力に接続され、その出
力はオア・ゲート224の入力に接続されている。オア・
ゲート224の出力がΣ_COR信号であり、オア・ゲート226
の出力がC_OUT信号である。

アンド・ゲート215が数A₀及びC₀を加算して、デイジツ
トA₁及びB₁の加算に対する桁上げを発生する。C₁が半加
算器214で加算される。この加算が表４に示されてい
る。

表４では、入力に全部論理１の値を持つ例を示してあ
る。更に、B₁に対応する部分積に対する変形ブース演算
子が“−1"に等しい。５デイジツトを加算した結果、
“10"の桁上げ出力信号が発生される。更に、反転信号
を発生する為、論理１が加算されている。この結果、和
は“10"になり、C_OUT及びΣ_COR信号の両方が論理１に等
しい。この結果、特定のパスでは、加算器78からの桁上
げ出力信号のLSBが強制的に論理１になる。最初の３回
のパスで、Σ_COR信号が論理１であれば、それは切捨て
られる。４回目のパスで、この値が線192を介して全加
算器44の桁上げ入力に加算され、和補正ビツトを発生す
る。従つて、ビツト補正回路は、切捨てビツトの加算か
ら生ずる発生された桁上げを勘定に入れる。更に、高速
加算器78からの累算和及び桁上げワードの最終的な加算
に対し、和補正ビツトが発生される。

第７図には、適当なタイミング・パルスを発生する為の
システム・タイミング回路のブロツク図が示されてい
る。システム・クロツク236が約3.57MHzの安定な出力周
波数を発生し、その出力が除数４の割算回路238の入力
に接続される。除数４の割算回路238の出力は880KHzの
周波数であり、これが高速クロツク“FC"を構成する。
除数４の割算回路242からの出力が論理回路240に入力さ
れて、タイミング・パルスt₁乃至t₄を発生する。各々の
期間t₁乃至t₄は880KHzの繰返し速度と、FCのクロツク周
期の1/4に等しい持続時間を持つている。

除数４の割算回路238の出力が除数の割算回路242にも入
力され、220KHzの低速クロツク信号"SC"を発生する。SC
信号がインバータ244に入力されて、反転クロツク信号
を発生する。これは、前縁（立上り）がSCに対して180
゜位相がずれている為、T_ODDとして利用される。除数４
の割算回路242の出力が除数22の割算回路246に入力さ
れ、10KHzのサンプル・クロツク信号を発生する。この
クロツクが、表１に示す20個の方程式全部を処理して、
結果を表わす値をＹレジスタ48に出力するのに要する時
間の長さであるサンプル時間を発生する。除数22の割算
回路246の出力が論理回路248に入力され、Ｔ時間T₁乃至
T₂₂を発生する。各々のＴ時間は、10KHzのサンプル・ク
ロツクの1/22を表わす。

第１図並びに下記の表５を参照して、この装置の動作を
データの流れ及びタイミングについて更に詳しく説明す
る。

表５には、全てのスタツクの状態、並びにそれに対して
遂行すべき操作が示されている。所定の１つのＴ時間T₁
乃至T₂₂に、１段遅延レジスタ66、７段レジスタ62及び
２段レジスタ70のトツプからのデータ出力の他に、乗数
及び被乗数がある。１段レジスタ66からのデータ出力を
TAP1と呼び、７段レジスタ62の出力データをTAP2と呼
び、２段レジスタ70のデータ出力をTAP3と呼ぶ。前に述
べた様に、所定のＴ時間の間に行なわれる全般的な動作
は２段の畳込み形式である。第１に、次の連続するＴ時
間に対する部分積が高速加算器78によつて処理されて、
累算和及び桁上げワードを発生する。第２に、全加算器
44が前のＴ時間からの累算和及び桁上げワードを受取
り、その和を発生した後、予め記憶されているパラメー
タと加算する。全加算器44は、高速加算器78が部分積を
処理するのと同時に、これらの２つの加算工程を遂行す
る。

次に表５について、動作を更に詳しく説明する。Ｔ時間
T₁に、所定のサンプル時間が開始される。このサンプル
時間の間、ｋスタツク90から乗数Ｅが選択され、被乗数
−I_iがマルチプレクサ110によつて選択される。乗数の
符号を強制的に負にするのは、これが後で説明する様に
奇数Ｔ時間であるからである。高速加算器78がこれらの
２つの値の部分積を加算し、その結果をその累算和及び
桁上げ出力に出力する。次の逐次的なＴ時間T₂に、ｋス
タツク90の出力はk1であり、乗数はレジスタ66の出力か
ら出るTAP1が選択される。前に述べた様に、１段レジス
タ66の出力のデータは、T₂より２つの低速クロツク・サ
イクル前に発生されている。全加算器44のＡ及びＢ入力
には、累算和ワードEI′_ｉ及び累算桁上げワードＣ′が
装入されている。この加算の結果が積EI_iである。

この加算が、Ａ及びＢ入力のロードと同時であるとして
示されているが、この加算を遂行するには、或る長さの
時間が必要であることを承知されたい。好ましい実施例
では、第１図のシステムの部品を構成する為に使われて
いる回路は、ダイナミツクNMOS技術を取入れている。こ
の種の技術では、結果を発生する為に順次進めなければ
ならない４相クロツクを発生することを必要とする。従
つて、結果がこの４相クロツクの終りに発生されて、次
の加算動作の初めに出力に現われる。更に、この技術で
は、４相クロツクの第１相の間にデータが入力レジスタ
にロードされ、加算期間全体の間データが存在する必要
はないことに注意されたい。

T₂の間の全加算器44に於ける加算動作の第２サイクルの
間、加算値EI_iがＢ入力に装入され、“0"の値を持つデ
イジタル・ワードがマルチプレクサ74によつて選択され
てＡ入力にロードされる。加算結果がEI_iであり、１段
レジスタ58にロードされ、その後低速クロツクをインク
レメントして、Ｔ時間T₃を開始する。T₃の間、選択され
る乗数定数はk10であり、選択される乗数はb10_i-1であ
る。乗数は７段レジスタ62の出力のTAP2が選択される。
高速加算器78がこの乗数及び被乗数に対し、累算和ワー
ドk10b10′_i-1及びＣ′を発生する。T₃の第１の部分の
間、全加算器44が累算桁上げワードk1Y1′_i-1及びＣ′
を加算して、積k1Y1_i-1を発生する。T₃の第２の分の
間、値b_i-2が２段レジスタ70のトツプのTAP3から抽出さ
れ、全加算器44の出力がそのＢ入力に入力される。その
結果が表１の式19の結果である。b2_i-1である。これが
奇数Ｔ時間であるから、乗数の符号を負に変えて、減算
が行なわれる様にする。結果b2_i-1を発生した後、それ
がマルチプレクサ50により、１段データ・レジスタ58の
入力に入力される。

次のＴ時間T₄の間、ｋスタツク90の出力がＥであり、マ
ルチプレクサの出力がEI_iであつて、これは１段データ
・レジスタ66の出力でTAP1から選択されたものである。
高速加算器78がこの乗数及び被乗数に対する累算和及び
桁上げワードを発生するが、これは利用されず、Ｔ時間
T₅に、利用されないので切捨てることの出来る値として
示されている。T₄の間の全加算器44の加算動作の前半の
間、前以て計算されている値k10b10′_i-1及びＣ′が加
算されて積k10b10_i-1となり、これが全加算器44の入力
に入る。加算の後半の間、EI_iの値が全加算器44のＡ入
力に入力されて、式（１）に従つてY10_iを発生する。こ
の後、この値が１段データ・レジスタ58に入力される。

表５から判る様に、b1乃至b10の各々の値が、７段レジ
スタ62及び２段レジスタ70と組合せた１段レジスタ58で
遅延させられ、次のサンプル時間までの遅延を作る。こ
れを容易にする為、７段レジスタ62及び２段レジスタ70
を奇数クロツク時間T_ODDだけでインクレメントすること
が必要である。こういうことがアンド・ゲート250によ
つて容易になされる。このアンド・ゲートの出力が７段
レジスタ62及び２段レジスタ70の両方のクロツク入力に
接続されていて、その入力が奇数Ｔ時間T₁乃至T₂₁及び
低速クロツク信号SCに接続されている。奇数Ｔ時間を選
択する為、これらの信号が11入力オア・ゲート（図に示
していない）に入力され、その出力は奇数Ｔ時間だけを
表わす。

表５のTAP2及びTAP3の出力から判る様に、その内容は奇
数時間にだけ変化する。従つて、例えばT₄に発生された
Ｂ値が１段レジスタ58によつて１クロツク・サイクルだ
け遅延させられ且つ７段レジスタ遅延装置62によつて14
クロツク・サイクルだけ遅延させられてから、T₁₉の
間、７段レジスタ62の出力のTAP2に現われる。Ｂ値が発
生された後、前に計算されていて、１段レジスタ58及び
１段レジスタ66によつて２クロツク・サイクルだけ遅延
させられて、TAP1出力に現われるＹ値を利用して、Ｙ値
が発生される。７段レジスタ62は奇数Ｔ時間にだけクロ
ツク動作をするので、Ｙ値はその中にロードされない。

T₂₁に予め計算されているk1b1′_i-1及びＣ′の値が、そ
のＴ時間の前半の間、全加算器44に入力されるT₂₂ま
で、このプロセスが続けられる。T₂₂の後半の間、Y2_iを
１段レジスタ66の出力のTAP1から受取り、値k1b1_i-1と
加算してY1_iを発生する。この後、Y1_iの値がＹレジスタ
48にロードされる。b1がY1_iに等しいから、正しい時刻
にb1を１段レジスタ58にロードすることが必要である。
これは、何の結果も出ないT₅の間の加算動作の後に行な
われる。これによつて、Y10_i値が入力された後に、前に
発生されたY1_i値からのb1_i-1値を入力することが出来
る。

Ｔ時間T₁乃至T₂₂の間の20個の式の処理の間、高速加算
器78及び全加算器44を効率よく利用して、他方が処理し
ている間、どちらが遊ぶこともない様にする。高速加算
器78は常に乗数及び被乗数を処理して累算和及び桁上げ
出力を発生し、その間全加算器44は、この結果得られた
席を被加数と加算する他に、前のＴ時間で発生された累
積和及び桁上げワードを常に加算している。表４に示す
様なデータの流れでは、22回の処理動作が必要である。
10KHzのサンプル時間では、各々のＴ時間の繰返し速度
は220KHzである。各々のＴ時間の間、高速加算器78に対
して４回のパスをしなければならないので、それに対し
ては880KHzの繰返し速度が必要である。全加算器44は所
定のＴ時間の間、２回の加算を処理し、この為440KHzの
繰返し速度を必要とする。こういう繰返し速度では、88
0KHzの繰返し速度に見合う応答時間を持つ高速加算器及
び440KHzに見合う応答時間を持つ全加算器を回路で実現
しさえすればよい。全加算器は、隣接ビツトの加算を通
じて桁上げを伝搬させなければならないので、高速加算
器に較べて、一層複雑である。全加算器による乗算を助
ける様な一層高い周波数の高速加算器を利用することに
より、所要の回路の製造が簡単になる。

乗数の値を選択する為、１段遅延装置130の入力又はそ
の出力の何れかから選択することが必要である。データ
が、ことごとくの奇数クロツク・サイクルで、11段レジ
スタ・スタツクであるｋスタツク90内でクロツク動作さ
せられる。これを容易にする為、アンド・ゲート254の
入力が低速クロツク信号SC及び奇数Ｔ時間T_ODDに接続さ
れ、その出力がｋスタツク90のクロツク入力に接続され
る。クロツク信号が線256を介して１段遅延装置130にも
供給される。１段遅延装置130が11番目の記憶段とな
る。ｋスタツク90内でのデータの順次進行が表６に示さ
れている。

表６では、TAP1に対する１つとTAP2に対する１つの２つ
の出力がある。TAP1はデータ・バス92′のデータを表わ
し、TAP2はデータ・バス92″のデータを表わす。マルチ
プレクサ132,146が、下線を施した値で示す様に、デー
タを選択する。例えばＴ時間T₂₂では、下線を施した値
で示す様に、Ｅの値がマルチプレクサ132,146によつて
選択されるが、Ｔ時間T₁では、TAP2からk1の値が選択さ
れる。k1乃至k10の値が数値だけで示されている。T₂₂及
びT₁の間、ｋスタツク90はクロツク動作をせず、T₁の間
に値が選択された後にクロツク動作をする。

第８図には、２つの全加算器を用いたこの発明の別の実
施例が示されている。全加算器250が、そのＡ及びＢ入
力に２つのデイジタル信号を受取つて、その和を発生す
る為に設けられている。加算器250は、加数に関係する
式の一部分だけを実行するという点で、加算器44と同様
である。全加算器252が部分積を加算する為に設けられ
ている。加算器252のＢ入力がデータ・バス256を介して
マルチプレクサ254の出力に接続される。マルチプレク
サ254の入力がデータ・バス260を介してマルチプレクサ
258の出力に接続される。マルチプレクサ258は、マルチ
プレクサ254によつて部分積を発生する為に、マルチプ
レクサ254に入力する為の被乗数を選択する。

リコード論理回路262の入力が２ビツト幅のデータ・バ
ス266を介してマルチプレクサ264の出力に接続されてい
る。マルチプレクサ264は４つの２ビツト入力を持つて
いて、ｋスタツク268から乗数を受取る。ｋスタツク268
は第２図のｋスタツク90と同様である。ｋスタツク268
に入つているデータは、10ビツトの乗数ワードで構成さ
れ、これらがデータ・バス270を介してマルチプレクサ2
64に出力される。出力データ・バス270は、マルチプレ
クサ264の４つの入力及びリコード論理回路312の入力に
入力する為に、５つまでの別々の２ビツト・データ・バ
スに分割されている。マルチプレクサ264がタイミング
信号t₁乃至t₄によつて制御される。タイミング信号t₁乃
至t₄は前に述べた高速クロツク信号に対応する。

リコード論理回路312の出力がマルチプレクサ314を制御
して、部分積を発生する。マルチプレクサ314の入力が
シフト・ブロツク315を介してマルチプレクサ258の出力
に接続されている。

リコード論理回路262,312が、マルチプレクサ254,314に
対する制御信号を出力する為の変形ブース演算子を発生
する。期間t₁の間、第１及び第２の部分積が発生され、
期間t₂乃至t₄の間、残りの３つの部分積が発生される。
これらの各々の部分積が加算器252のＢ入力に逐次的に
入力される。この値が次にそのＡ入力に存在する累算和
と加算される。期間t₁の間、加算器252のＡ入力に送ら
れた第１の部分積が、Ｂ入力に送られた第２の部分積と
加算される。

加算器252のＡ入力がデータ・バス275を介してマルチプ
レクサ274の出力に接続される。ASR2ブロツク316が加算
器252から出力される累算和に対して、２ビツトの算術
右シフトを行なう様に作用する。マルチプレクサ274の
一方の入力がマルチプレクサ314の出力に接続され、そ
の他方の入力がシフト形15ビツト・データ・バス276を
介して加算器252の出力に接続される。

乗算を行なう時、加算器252が最初に第１の部分積を第
２の部分積と加算し、次に発生された積を逐次的にマル
チプレクサ274にフイードバツクして、残りの部分積を
それと加算する。第４図の多重化回路について前に説明
した様に、マルチプレクサ254が、遂行すべき変形ブー
ス操作の関数としてデータ・ビツトを選択し、フイード
バツク・データ・バス276が２ビツトシフトした累算和
を供給する。期間t₄の終りに、積が加算器252によつて
出力されて、15ビツト・データ・バス278を介して加算
器250のＢ入力に入る。この時、加算器250がそのＢ入力
の積をそのＡ入力の加数と加算する。この加数はマルチ
プレクサ280によつて選択され、それから15ビツト・デ
ータ・バス282を介して加算器250のＡ入力に出力され
る。

加算器250の出力がデータ・バス284に接続され、このバ
スが９段のＢスタツク286に入力する。Ｂスタツク286
は、その中に記憶されるデータを遅延させる為に用いら
れる先入れ先出し形のデータ・レジスタのスタツクであ
る。Ｂスタツク286の出力が被乗数として、データ・バ
ス288からマルチプレクサ258に入力されると共に、加数
としてデータ・バス290を介してマルチプレクサ280に入
力される。Ｂスタツク286の出力は、Y₁値を記憶する為
に、データ・バス294を介してY1レジスタ292の入力に接
続される。

データ・バス284がデータ・バス298を介して７段遅延ス
タツク296に接続される。７段遅延スタツク296の出力が
データ・バス300を介してマルチプレクサ258の一方の入
力に接続され、被乗数として遅延したＢ値を供給する。
１段遅延装置302の入力が７段遅延スタツク296の出力に
接続されていて、データに対して更に１段の遅延を加え
る。１段遅延装置302の出力がマルチプレクサ258の入力
に接続され、被乗数として遅延したＹ値を供給する。上
に述べた被乗数の他に、Y1レジスタ292の出力もデータ
・バス306を介してマルチプレクサ258の入力に接続され
て、被乗数としてY₁値を供給する。マルチプレクサ280
がデータ・バス308を介してY1レジスタ292の出力に接続
され、被乗数としてY₁値を供給すると共に、“0"値のワ
ードにも接続されている。

表１の式（１）乃至（20）のＹ値及びＢ値を計算する
際、所定の値に対する乗算が、任意の加算と同時に行な
われる。一旦積が発生されると、それが加算器250の入
力に入力され、その後次の積の計算が開始される。積を
計算する間、前の積が選ばれた加数と加算されて、所望
のＹ値又はＢ値を発生する。従つて、加算器250は加算
器252の1/4の速度で動作する。これは、加算器252では
４つの和が発生されるのに対し、所定の計算の間、加算
器250では１つの和しか発生されないからである。

第８図のシステムに於けるデータの流れを更に明瞭に記
述する為に、種々のＴ時間の間に存在するデータが表７
に示されている。

表７では、表１の式（１）乃至（20）を計算するのに必
要な20個のＴ時間T₁乃至T₂₀がある。Ｔ時間T₁に、k7の
値がｋスタツク268の出力に存在し、遅延スタツクのTAP
2から供給されるY7_i-1がマルチプレクサ258によつて選
択される。これが“Mc"と記した列を示されており、被
乗数を表わす。T₁の間、積が発生されて、Ｔ時間T₂及び
t₁の間、加算器250のＢ入力に入力される。発生された
積はk7Y7_i-1であり、これがＢ値の計算に使われる。

Ｔ時間T₂の間、加算器250のＢ入力にある積k7Y7_i-1がマ
ルチプレクサ282によつて選択された加数と加算され
る。加数はｂスタツク286の一番上にあるb7_i-2である。
この動作は加算であり、その結果はb8_i-1であり、これ
が次に続くＴ時間T₃の間、加算器250の出力に現われ
る。b2_i-1までの残りのＢ値を計算する為、ｂスタツク
の一番上から加数が選択され、被乗数が１段遅延装置30
2から選択される。然し、Ｔ時間T₈の間、b1_i-2がY1_i-1
に等しく、Y1レジスタ292の出力から選択される。

Ｂ値を計算した後、Ｔ時間T₉の間、ｂスタツク286に記
憶されているEI_iの値を用いて、Y10_iの値が計算され
る。その後、Ｙ値が計算される。Ｙ値を計算する間、ｂ
スタツク286はシフトせず、被乗数は７段遅延装置296の
一番上から出て来るTAP1から選択される。これは遅延さ
せたＢ値で構成される。加数は前に計算したＹ値であ
り、これがデータ・バス310を介してマルチプレクサ280
に入力される。Y1_iの値を計算するＴ時間T₁₈まで、各々
のＹ値が計算される。この値がT₂₀の初めにｂスタツク2
86にクロツク動作で入り、最終的にT₉の時にY1レジスタ
292にロードされる。更に、Ｔ時間T₁₉の間にEI_i+1の値
が計算され、ｂスタツク286に記憶される。

＜効果＞要約すれば、10段のラテイスフイルタでデータを処理す
る方法と装置を提供した。速度を高める為、乗算の部分
積を、桁上げビツトを伝搬させずに、桁上げビツトを累
算する高速加算器を用いて加算する。加算される部分積
は、次のＴ時間の乗算に対するものである。全加算器を
用いて、前のＴ時間からの高速加算器の結果を用いて積
を発生する。その後、この積が全加算器で加数と加算さ
れ、所定の式に対する追加の加算又は減算を行なう。高
速加算器が全加算器と同時に動作し、どの期間でも、ど
ちらも遊んでいないようにする。この様にして、全加算
器は高速加算器の速度の端数の速度で動作すればよく、
それ程複雑でない回路で済む。

好ましい実施例を詳しく説明したが、特許請求の範囲に
よつて限定されたこの発明の範囲内で、この実施例に種
々の変更を加えることが出来ることは云うまでもない。

【図面の簡単な説明】

第１図は10段格子形フイルタの機能的なブロツク図で、
遂行される演算の順序を示す。第２図は高速加算器及び
全加算器を用いて乗算工程及び加算工程を実施するシス
テムの簡略ブロツク図、第３図は変形ブース演算子を発
生する為に用いられるリコード論理回路の簡略ブロツク
図、第４図は高速加算器に付設されるマルチプレクサの
簡略ブロツク図、第５図はビツト補正論理回路の簡略ブ
ロツク図、第６図は第５図のビツト補正論理回路の回路
図、第７図は高速クロツク及び低速クロツクを発生する
為のタイミング回路のブロツク図、第８図は２個の全加
算器を有するシステムのブロツク図である。

Claims

【特許請求の範囲】

【請求項１】各々の演算が乗数と被乗数の積を発生する
乗算及びそれに引続いて行なわれる前記積と加数との加
算工程で構成されて累積結果を発生する様な一連のディ
ジタル演算を線形予測符号化法に従って処理する為のデ
ィジタルラティスフィルタに於て、乗数を所定のパター
ンで記憶する乗数記憶手段と、演算パラメータを受取っ
て記憶し、所定の遅延時間の後に前記演算パラメータを
供給する遅延記憶手段とを有し、前記演算パラメータは
前記乗数との乗算の為の被乗数及び加算の為の加数で構
成されており、前記被乗数を前記遅延記憶手段から検索
すると共に前記乗数を前記乗数記憶手段から検索して、
その部分積を所定の乗算アルゴリズムに従い発生する部
分積手段と、前記部分積手段から前記部分積を受取り、
累算和出力上に該部分積のビットの累算和を発生し、並
びに累算桁上げ出力上に前記部分積のビットの累算桁上
げを発生する高速加算器手段と、第１及び第２の入力を
有し、入力した２つのディジタル値を加算して出力する
全加算器手段と、前記高速加算器手段から出力された累
算和ワード及び累算桁上げワードを前記全加算器手段の
前記第１及び第２の入力に多重化して、前記演算のため
に前記被乗数及び乗数の前記積の和を発生するととも
に、前記発生された積との前記和を発生するための加算
の為に前記遅延記憶手段からの前記加数を前記全加算器
手段の入力に多重化して処理中の演算に対する結果を発
生する多重化手段と、前記高速加算器手段、前記部分積
手段及び前記多重化手段の動作を制御して、各サイクル
が当該ディジタル格子形フィルタの１段である様なサイ
クルに分けて、前記一連の演算を処理するタイミング手
段を有し、前記高速加算器手段は、前記全加算器手段が
所定の演算の結果を発生している間に、次に続く演算に
対し複数回繰り返される部分積の加算を行なって累算和
及び桁上げワードを発生し、前記遅延記憶手段が、その
入力が前記全加算器手段の出力に接続され、受取ったデ
ータを第１の所定のサイクル数遅延して出力する第１の
レジスタ・スタックと、その入力が前記全加算器手段の
出力に接続され、受取ったデータを第２の所定のサイク
ル数遅延して出力する第２のレジスタ・スタックとを有
し、前記第１及び第２のレジスタ・スタックの出力が前
記部分積手段及び前記多重化手段に接続され、前記演算
パラメータが線形予測符号化法に従って前記第１及び第
２の遅延スタックから出力されることにより被乗数又は
加数の何れかを供給し、前記多重化手段が、前記全加算
器手段の第１の入力に接続された出力及び前記全加算器
手段の出力に選択的に接続された２つの入力を持ってい
てその一方の入力が前記高速加算器手段の累算和出力に
接続され且つ他方の入力が前記遅延記憶手段の出力に接
続されていて加数を受取る第１のマルチプレクサと、前
記全加算器手段の第２の入力に接続された出力及び前記
全加算器手段の出力に選択的に接続された２つの入力を
持っていて、その一方の入力が前記高速加算器手段の累
算桁上げ出力に接続され且つ他方の入力が前記全加算器
手段の和出力に接続されていて和の結果をフィードバッ
クする第２のマルチプレクサとを有し、前記タイミング
手段は、前記高速加算器手段による部分積の各々の加算
のための時間を決定する為の時間ベースとなる高速クロ
ックと、前記タイミング手段のサイクルに対応し各々の
演算を遂行する為の時間を決定する低速クロックと、該
低速クロックの各サイクルの間に２回の加算を行なう為
に前記加算器手段による加算のための時間を決定する加
算クロックとで構成されているディジタルラティスフィ
ルタであって、前記乗数記憶手段及び前記遅延記憶手段
の動作を制御して、関連した演算に対する乗数、被乗数
及び加数をそれらの出力に発生するとともに、線形予測
符号化法に従って、前記遅延記憶手段に記憶されている
パラメータの内のどれが前記被乗数又は加数となるかを
決定し、更に、演算結果を演算パラメータとして前記遅
延記憶手段に入力する手段と、前記一連の演算で行なわ
れた最後の演算に対して前記全加算器手段から出力され
た最終的な結果を記憶するレジスタ手段とを有するディ
ジタルラティスフィルタ。
【請求項２】特許請求の範囲第１項に記載したディジタ
ルラティスフィルタに於て、更に、前記加数が前記積に
加算される時に行なわれるべき減算を反映する様に前記
発生された積の符号を変更する手段を有するディジタル
ラティスフィルタ。
【請求項３】特許請求の範囲第１項に記載したディジタ
ルラティスフィルタに於て、前記乗数記憶手段が、処理
される演算の各々の順序に従って所定の乗数を順次与え
る為の回転式データ・レジスタで構成されているディジ
タルラティスフィルタ。
【請求項４】特許請求の範囲第１項に記載したディジタ
ルラティスフィルタに於て、前記高速加算器手段が、並
列の一連に１ビット加算器を持つ高速加算器で構成され
ていて、個々のビットを加算すると共に、加算される各
ビットにわたって桁上げ伝搬させずに、加算される部分
積の個々のビットの各々に対して別々の桁上げビットを
発生するディジタルラティスフィルタ。
【請求項５】特許請求の範囲第１項に記載したディジタ
ルラティスフィルタに於て、前記所定の乗算アルゴリズ
ムは変形ブースアルゴリズムであって、前記部分積手段
が、前記乗数を受取って発生された部分積に関連する変
形ブース演算子を発生するリコード論理回路と、各々の
部分積に関連して発生された変形ブース演算子に従って
前記被乗数を予定のビット数だけシフトする手段と、前
記発生されたブース演算子が２の補数の発生を要求する
とき前記発生された変形ブース演算子に応答して前記被
乗数の２の補数を発生する手段とで構成されているディ
ジタルラティスフィルタ。
【請求項６】特許請求の範囲第１項に記載したディジタ
ルラティスフィルタに於て、前記全加算器手段がディジ
タル全加算器で構成されるディジタルラティスフィル
タ。
【請求項７】特許請求の範囲第１項に記載したディジタ
ルラティスフィルタに於て、前記乗数記憶手段に記憶さ
れている乗数の値を変更する手段を有するディジタルラ
ティスフィルタ。
【請求項８】特許請求の範囲第１項に記載したディジタ
ルラティスフィルタに於て、前記高速加算器手段が３入
力高速加算器及び第１のスイッチを有し、該高速加算器
は３つのディジタル値の個々のビットを加算して各々の
個別ビットの和を表わすビットを持つ和ワードを一方の
出力に発生すると共に各々の個別ビットの桁上げを表わ
す桁上げワードを他方の出力に発生し、前記高速加算器
はその第１の入力が前記部分積手段の出力に接続され、
２番目及び残りの部分積を受取り、前記第１のスイッチ
は前記高速加算器の第２の入力に接続された出力と前記
高速加算器の出力に選択的に接続される３つの入力とを
有しその第１の入力が前記部分積手段の出力に接続され
ていて、該部分積手段によって発生された１番目の部分
積を受取り、且つその第２の入力が前記高速加算器の累
算和出力に接続されており、前記高速加算器の桁上げ出
力がその第３の入力に接続されていて、累算桁上げワー
ドを前記部分積手段によって発生された部分積と加算す
るディジタルラティスフィルタ。
【請求項９】特許請求の範囲第１項に記載したディジタ
ルラティスフィルタに於て、累算和ワード及び累算桁上
げワードの両方に対し、前記高速加算器手段から出力さ
れるディジタル・ワードの長さを短縮する為に、前記部
分積手段によって発生される部分積を丸める手段と、丸
め誤差を修正する為に、累算和及び桁上げワードを前記
全加算器手段で加算した結果を補正する手段とを有する
ディジタルラティスフィルタ。