JPH0793556B2 - 電子フリツプフロツプ回路 - Google Patents
電子フリツプフロツプ回路Info
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- JPH0793556B2 JPH0793556B2 JP60216269A JP21626985A JPH0793556B2 JP H0793556 B2 JPH0793556 B2 JP H0793556B2 JP 60216269 A JP60216269 A JP 60216269A JP 21626985 A JP21626985 A JP 21626985A JP H0793556 B2 JPH0793556 B2 JP H0793556B2
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- Japan
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- inverter
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- 230000005540 biological transmission Effects 0.000 claims description 50
- 230000005669 field effect Effects 0.000 claims description 15
- 108091006146 Channels Proteins 0.000 claims 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the primary-secondary type
- H03K3/35625—Bistable circuits of the primary-secondary type using complementary field-effect transistors
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the primary-secondary type
Description
【発明の詳細な説明】 本発明は、データ入力端子、データ出力端子及びクロッ
ク信号入力端子を有する電子フリップフロップ回路であ
って、クロック信号の制御のもとにデータ入力端子にお
ける２進データを第１記憶素子の入力端子へ転送する第
１伝送ゲートと、クロック信号の制御のもとに第１記憶
素子の出力端子における２進データを、データ出力端子
を構成する出力端子を有する第２記憶素子の入力端子へ
転送する第２伝送ゲートとを具え、各伝送ゲートには１
個の絶縁ゲート電界効果トランジスタだけ設け、前記ト
ランジスタのチャンネルが２進データの転送のために作
動し、第１及び第２伝送ゲートの前記トランジスタの双
方のゲート電極に同一クロック信号を供給し、第１伝送
ゲートの前記トランジスタを第１導電形式とし、第２伝
送ゲートの前記トランジスタを第２導電形式とする電子
フリップフロップ回路に関する。
ク信号入力端子を有する電子フリップフロップ回路であ
って、クロック信号の制御のもとにデータ入力端子にお
ける２進データを第１記憶素子の入力端子へ転送する第
１伝送ゲートと、クロック信号の制御のもとに第１記憶
素子の出力端子における２進データを、データ出力端子
を構成する出力端子を有する第２記憶素子の入力端子へ
転送する第２伝送ゲートとを具え、各伝送ゲートには１
個の絶縁ゲート電界効果トランジスタだけ設け、前記ト
ランジスタのチャンネルが２進データの転送のために作
動し、第１及び第２伝送ゲートの前記トランジスタの双
方のゲート電極に同一クロック信号を供給し、第１伝送
ゲートの前記トランジスタを第１導電形式とし、第２伝
送ゲートの前記トランジスタを第２導電形式とする電子
フリップフロップ回路に関する。
この種回路は米国特許第4390987号明細書から既知であ
り、これに記載されたフリップフロップ回路では記憶素
子の入力端に、単一トランジスタから成る伝送ゲートを
設け、また記憶素子自体も単一伝送ゲートを有してい
る。２個の伝送ゲートの各々は１個の絶縁ゲート電界効
果トランジスタだけで構成し、一方の伝送ゲートにおけ
るトランジスタをＰ型とし、他方の伝送ゲートにおける
トランジスタをＮ型としている。そしてこれら２個の伝
送ゲートにより順方向インバータの入力端における入力
信号を交互に発生させている。
り、これに記載されたフリップフロップ回路では記憶素
子の入力端に、単一トランジスタから成る伝送ゲートを
設け、また記憶素子自体も単一伝送ゲートを有してい
る。２個の伝送ゲートの各々は１個の絶縁ゲート電界効
果トランジスタだけで構成し、一方の伝送ゲートにおけ
るトランジスタをＰ型とし、他方の伝送ゲートにおける
トランジスタをＮ型としている。そしてこれら２個の伝
送ゲートにより順方向インバータの入力端における入力
信号を交互に発生させている。
Ｐチャンネルトランジスタを有する伝送ゲートにより
“低レベル”信号が歪を受けるので順方向インバータの
入力端における電圧はＰチャンネルトランジスタの閾電
圧より低くできず、一方、関連する伝送ゲート（Ｎチャ
ンネルトランジスタから成る）により“高レベル”信号
が歪を受けるので順方向インバータの入力端における電
圧は電源からこのトランジスタの閾電圧を引いた値より
高くできない。
“低レベル”信号が歪を受けるので順方向インバータの
入力端における電圧はＰチャンネルトランジスタの閾電
圧より低くできず、一方、関連する伝送ゲート（Ｎチャ
ンネルトランジスタから成る）により“高レベル”信号
が歪を受けるので順方向インバータの入力端における電
圧は電源からこのトランジスタの閾電圧を引いた値より
高くできない。
これら歪によりフリップフロップ回路は、例えば、電源
接続ラインにおいて、特に電源電圧が低い（例えば、3
V）場合に電気的妨害信号の影響を極めて受け易く、か
つ製造過程における許容誤差及び周囲状態の変化の影響
を極めて受け易い。
接続ラインにおいて、特に電源電圧が低い（例えば、3
V）場合に電気的妨害信号の影響を極めて受け易く、か
つ製造過程における許容誤差及び周囲状態の変化の影響
を極めて受け易い。
本発明の目的は、一つのクロック信号だけで作動でき、
かつ電気的妨害信号、製造過程における許容誤差及び周
囲状態の変化の影響が遥かに少ない電子フリップフロッ
プ回路を提供するにある。
かつ電気的妨害信号、製造過程における許容誤差及び周
囲状態の変化の影響が遥かに少ない電子フリップフロッ
プ回路を提供するにある。
かかる目的を達成するため本発明の電子フリップフロッ
プ回路は、記憶素子が順方向及び逆方向インバータを具
え、逆方向インバータの出力端子及び順方向インバータ
の入力端子の第１共通接続点により記憶素子の入力端子
を構成し、順方向インバータの出力端子及び逆方向イン
バータの入力端子の第２共通接続点により記憶素子の出
力端子を構成し、少なくとも１個の記憶素子における順
方向インバータの切替電圧を、電子フリップフロップ回
路の２つの論理出力レベルの平均値から論理電圧ステッ
プの少なくとも10％より大きくずらせ、記憶素子の入力
端における伝送ゲートがＰ型電界効果トランジスタを有
する場合切替電圧を前記平均値より高くし、記憶素子の
入力端における伝送ゲートがＮ型電界効果トランジスタ
を有する場合切替電圧を前記平均値より低くする如く構
成したことを特徴とする。
プ回路は、記憶素子が順方向及び逆方向インバータを具
え、逆方向インバータの出力端子及び順方向インバータ
の入力端子の第１共通接続点により記憶素子の入力端子
を構成し、順方向インバータの出力端子及び逆方向イン
バータの入力端子の第２共通接続点により記憶素子の出
力端子を構成し、少なくとも１個の記憶素子における順
方向インバータの切替電圧を、電子フリップフロップ回
路の２つの論理出力レベルの平均値から論理電圧ステッ
プの少なくとも10％より大きくずらせ、記憶素子の入力
端における伝送ゲートがＰ型電界効果トランジスタを有
する場合切替電圧を前記平均値より高くし、記憶素子の
入力端における伝送ゲートがＮ型電界効果トランジスタ
を有する場合切替電圧を前記平均値より低くする如く構
成したことを特徴とする。
記憶素子当り１個の伝送ゲートしか使用しないことによ
り、順方向インバータの伝送特性を、伝送ゲートに設け
電界効果トランジスタの型式に適応させることができ
る。
り、順方向インバータの伝送特性を、伝送ゲートに設け
電界効果トランジスタの型式に適応させることができ
る。
またかかる回路によれば、伝送ゲートが同一クロック信
号によって制御されるという利点が得られ、第１伝送ゲ
ートにおけるMOSTがターンオンした場合第２伝送ゲート
におけるMOSTがターンオフする（又はこれと逆の状態と
なる）。その結果、伝送ゲートにPMOST及びNMOSTを有す
るフリップフロップにおけるクロック信号の間において
生じる種類の移送差が防止される。
号によって制御されるという利点が得られ、第１伝送ゲ
ートにおけるMOSTがターンオンした場合第２伝送ゲート
におけるMOSTがターンオフする（又はこれと逆の状態と
なる）。その結果、伝送ゲートにPMOST及びNMOSTを有す
るフリップフロップにおけるクロック信号の間において
生じる種類の移送差が防止される。
次に図面につき本発明の実施例を説明する。
第１図は本発明によるＤ形フリップフロップ回路を示
し、この回路はクロック信号入力端子８とデータ入力端
子１と、PMOS（ＰチャンネルMOSトランジスタ）２を設
けた第１伝送ゲートと、第１記憶素子13と、NMOST（Ｎ
チャンネルMOSトランジスタ）５を設けた第２伝送ゲー
トと、データ出力端子７を設けた第２記憶素子14とを備
える。記憶素子13及び14にはそれぞれ、入力端子３及び
６と、出力端子４及び７と、順方向インバータ９及び11
と、逆方向インバータ10及び12とを設ける。
し、この回路はクロック信号入力端子８とデータ入力端
子１と、PMOS（ＰチャンネルMOSトランジスタ）２を設
けた第１伝送ゲートと、第１記憶素子13と、NMOST（Ｎ
チャンネルMOSトランジスタ）５を設けた第２伝送ゲー
トと、データ出力端子７を設けた第２記憶素子14とを備
える。記憶素子13及び14にはそれぞれ、入力端子３及び
６と、出力端子４及び７と、順方向インバータ９及び11
と、逆方向インバータ10及び12とを設ける。
クロック信号が“0"（例えば、0V）の場合には、PMOST2
がターンオンし、かつNMOST5がターンオフする。データ
入力端子における２進データは第１伝送ゲートを介して
第１記憶素子13へ転送され、第１記憶素子の出力端子４
にはその反転値が生じる。第２記憶素子14は同一状態に
留まる。クロック信号が“0"から“1"（例えば、5V）に
変化した場合には、PMOST2がターンオフし、かつNMOST5
がターンオンする。その場合第１記憶素子の状態はラッ
チされ、かつNMOST5を介して第２記憶素子へ転送され
る。データ出力端子７は、最後のクロック信号レベル変
化が起こったとき、第１記憶素子の入力端子３に存在す
る２進値となる。
がターンオンし、かつNMOST5がターンオフする。データ
入力端子における２進データは第１伝送ゲートを介して
第１記憶素子13へ転送され、第１記憶素子の出力端子４
にはその反転値が生じる。第２記憶素子14は同一状態に
留まる。クロック信号が“0"から“1"（例えば、5V）に
変化した場合には、PMOST2がターンオフし、かつNMOST5
がターンオンする。その場合第１記憶素子の状態はラッ
チされ、かつNMOST5を介して第２記憶素子へ転送され
る。データ出力端子７は、最後のクロック信号レベル変
化が起こったとき、第１記憶素子の入力端子３に存在す
る２進値となる。
第２図は伝送ゲートが導通を開始した瞬時における記憶
素子35の入力端34における電気的等価回路図を示す。電
圧源31は、伝送ゲートが導通を開始する以前における入
力端の論理レベルに対応する値を有する。インバータの
入力抵抗がその出力抵抗に対して高い場合には、記憶素
子の入力端34の内部抵抗33は逆方向インバータの内部抵
抗に等しくなる。
素子35の入力端34における電気的等価回路図を示す。電
圧源31は、伝送ゲートが導通を開始する以前における入
力端の論理レベルに対応する値を有する。インバータの
入力抵抗がその出力抵抗に対して高い場合には、記憶素
子の入力端34の内部抵抗33は逆方向インバータの内部抵
抗に等しくなる。
抵抗32は伝送ゲートにおけるMOSTと、制御回路の出力抵
抗との直列回路で構成される。制御回路が記憶素子であ
る場合には、抵抗32は伝送ゲートと、制御記憶素子にお
ける順方向インバータとの直列回路によって決まる。電
圧源30の値は転送すべき論理レベル及び伝送ゲートにお
けるMOSTの導電形式によっ決まる。伝送ゲートがPMOST
を有している場合には、“0"及び“1"が転送されるとき
電圧源30は値VTHP（PMOSTの閾電圧）及び＋5Vをそれぞ
れ有する。NMOSTを有している伝送ゲートについてはこ
れらの値がそれぞれ0V及び5V−VTHN（NMOSTの閾電圧）
である。閾電圧の値を1V（集積回路における通常の値）
と仮定する。図示の等価回路図から明らかなように、適
正な伝送が行われるようにするため伝送ゲートの内部抵
抗を小さくする必要があり、また逆方向インバータの出
力端の内部抵抗は順方向インバータの出力端の内部抵抗
より大きくする必要がある。
抗との直列回路で構成される。制御回路が記憶素子であ
る場合には、抵抗32は伝送ゲートと、制御記憶素子にお
ける順方向インバータとの直列回路によって決まる。電
圧源30の値は転送すべき論理レベル及び伝送ゲートにお
けるMOSTの導電形式によっ決まる。伝送ゲートがPMOST
を有している場合には、“0"及び“1"が転送されるとき
電圧源30は値VTHP（PMOSTの閾電圧）及び＋5Vをそれぞ
れ有する。NMOSTを有している伝送ゲートについてはこ
れらの値がそれぞれ0V及び5V−VTHN（NMOSTの閾電圧）
である。閾電圧の値を1V（集積回路における通常の値）
と仮定する。図示の等価回路図から明らかなように、適
正な伝送が行われるようにするため伝送ゲートの内部抵
抗を小さくする必要があり、また逆方向インバータの出
力端の内部抵抗は順方向インバータの出力端の内部抵抗
より大きくする必要がある。
“1"がＮチャンネルトランジスタを有する伝送ゲートに
よって伝送される場合、電圧源30は4Vの値を有する。こ
の電圧は記憶素子35における順方向インバータを制御す
るに十分な電圧とする必要があるから、この回路の切替
電圧は論理レベルの平均値より低く選定する必要があ
る。伝送ゲートがPMOSTを有している場合には、切替電
圧を前記平均値より高く選定する必要がある。切替電圧
と論理レベルの平均値との差の絶対値は論理電圧ステッ
プの10％より大きくする必要がある。この差の絶対値を
20％にすると良好な結果が得られることを見出した。記
憶素子における内部抵抗を互いに適応させ、かつ切替電
圧を伝送ゲートに適応させることにより、電源電圧変動
及び製造過程での許容誤差の影響が遥かに小さく、更
に、スイッチング時間の一層短い回路が得られる。
よって伝送される場合、電圧源30は4Vの値を有する。こ
の電圧は記憶素子35における順方向インバータを制御す
るに十分な電圧とする必要があるから、この回路の切替
電圧は論理レベルの平均値より低く選定する必要があ
る。伝送ゲートがPMOSTを有している場合には、切替電
圧を前記平均値より高く選定する必要がある。切替電圧
と論理レベルの平均値との差の絶対値は論理電圧ステッ
プの10％より大きくする必要がある。この差の絶対値を
20％にすると良好な結果が得られることを見出した。記
憶素子における内部抵抗を互いに適応させ、かつ切替電
圧を伝送ゲートに適応させることにより、電源電圧変動
及び製造過程での許容誤差の影響が遥かに小さく、更
に、スイッチング時間の一層短い回路が得られる。
第３図は記憶素子の好適例を示し、本例は絶縁ゲート相
補電解効果トランジスタ（CMOS）を具える。
補電解効果トランジスタ（CMOS）を具える。
順方向インバータにはPMOST16及びNMOST18を設ける。こ
の回路の出力端子及び入力端子は共通接続点20及び19で
それぞれ構成し、これら共通接続点は記憶素子の出力端
子及び入力端子も構成する。共通接続点20及び19で構成
される出力端子及び入力端子を有する逆方向インバータ
にもPMOST15及びNMOST17を設ける。電源端子21及び22は
論理“1"及び論理“0"に対応する一定電圧（それぞれ5V
及び0V）をそれぞれ加える。この回路はスタティック状
態では電力は消散しない。インバータの入力抵抗は極め
て高い。
の回路の出力端子及び入力端子は共通接続点20及び19で
それぞれ構成し、これら共通接続点は記憶素子の出力端
子及び入力端子も構成する。共通接続点20及び19で構成
される出力端子及び入力端子を有する逆方向インバータ
にもPMOST15及びNMOST17を設ける。電源端子21及び22は
論理“1"及び論理“0"に対応する一定電圧（それぞれ5V
及び0V）をそれぞれ加える。この回路はスタティック状
態では電力は消散しない。インバータの入力抵抗は極め
て高い。
第２図について述べた説明から明らかなように、これは
重大な利点である。インバータの出力抵抗はPMOS及びNM
OSトランジスタの導電係数によって決まる。MOSトラン
ジスタの導電係数はチャンネルの幅と長さの商に比例す
る。かかるインバータの切替電圧には簡単に影響を及ぼ
させることができ、PMOSTの導電係数がNMOSTの導電係数
より大きい場合、切替電圧は電源電圧の平均値より高く
なり、PMOSTの導電係数がNMOSTの導電係数より小さい場
合、切替電圧は電源電圧の平均値より低くなる。
重大な利点である。インバータの出力抵抗はPMOS及びNM
OSトランジスタの導電係数によって決まる。MOSトラン
ジスタの導電係数はチャンネルの幅と長さの商に比例す
る。かかるインバータの切替電圧には簡単に影響を及ぼ
させることができ、PMOSTの導電係数がNMOSTの導電係数
より大きい場合、切替電圧は電源電圧の平均値より高く
なり、PMOSTの導電係数がNMOSTの導電係数より小さい場
合、切替電圧は電源電圧の平均値より低くなる。
シミュレーションを行った結果、切替電圧と論理レベル
の平均値との差の絶対値を10％及び20％にするために
は、Ｐチャンネルトランジスタを有する伝送ゲートを記
憶素子の入力端子に接続する場合PMOST及びNMOSTの伝導
係数の比を２及び５の間とする必要があり、またＮチャ
ンネルトランジスタを有する伝送ゲートを記憶素子の入
力端子に接続する場合PMOST及びNMOSTの導電係数の比を
1/5及び1/2の間とする必要があることを確認した。
の平均値との差の絶対値を10％及び20％にするために
は、Ｐチャンネルトランジスタを有する伝送ゲートを記
憶素子の入力端子に接続する場合PMOST及びNMOSTの伝導
係数の比を２及び５の間とする必要があり、またＮチャ
ンネルトランジスタを有する伝送ゲートを記憶素子の入
力端子に接続する場合PMOST及びNMOSTの導電係数の比を
1/5及び1/2の間とする必要があることを確認した。
上述した種類のＤ形フリップフロップはCMOS集積回路に
おいて使用するのに特に好適である。コンピュータシミ
ュレータにより、かかるＤ形フリップフロップは80MHz
のクロック周波数で適正動作を接続することを確認し
た。10個のトランジスタのみから成るこのフリップフロ
ップが占める基板表面積は3500μm2に過ぎない。
おいて使用するのに特に好適である。コンピュータシミ
ュレータにより、かかるＤ形フリップフロップは80MHz
のクロック周波数で適正動作を接続することを確認し
た。10個のトランジスタのみから成るこのフリップフロ
ップが占める基板表面積は3500μm2に過ぎない。
第１図は本発明によるＤ形フリップフロップを示す線
図、 第２図は記憶素子の入力端における電気的等価回路図、 第３図は記憶素子の好適例を示す回路図である。 １……データ入力端子 ２……PMOST、５……NMOST ７……データ出力端子 ８……クロック信号入力端子 ９〜12……インバータ 13……第１記憶素子、14……第２記憶素子 19……入力端子、20……出力端子 21,22……電源端子、30,31……電圧源 32……抵抗、33……内部抵抗 35……記憶素子
図、 第２図は記憶素子の入力端における電気的等価回路図、 第３図は記憶素子の好適例を示す回路図である。 １……データ入力端子 ２……PMOST、５……NMOST ７……データ出力端子 ８……クロック信号入力端子 ９〜12……インバータ 13……第１記憶素子、14……第２記憶素子 19……入力端子、20……出力端子 21,22……電源端子、30,31……電圧源 32……抵抗、33……内部抵抗 35……記憶素子
Claims (2)
- 【請求項１】データ入力端子、データ出力端子及びクロ
ック信号入力端子を有する電子フリップフロップ回路で
あって、クロック信号の制御のもとにデータ入力端子に
おける２進データを第１記憶素子の入力端子へ転送する
第１伝送ゲートと、クロック信号の制御のもとに第１記
憶素子の出力端子における２進データを、データ出力端
子を構成する出力端子を有する第２記憶素子の入力端子
へ転送する第２伝送ゲートとを具え、各伝送ゲートには
１個の絶縁ゲート電界効果トランジスタだけ設け、前記
トランジスタのチャンネルが２進データの転送のために
作動し、第１及び第２伝送ゲートの前記トランジスタの
双方のゲート電極に同一クロック信号を供給し、第１伝
送ゲートの前記トランジスタを第１導電形式とし、第２
伝送ゲートの前記トランジスタを第２導電形式とする電
子フリップフロップ回路において、記憶素子が順方向及
び逆方向インバータを具え、逆方向インバータの出力端
子及び順方向インバータの入力端子の第１共通接続点に
より記憶素子の入力端子を構成し、順方向インバータの
出力端子及び逆方向インバータの入力端子の第２共通接
続点により記憶素子の出力端子を構成し、少なくとも１
個の記憶素子における順方向インバータの切替電圧を、
電子フリップフロップ回路の２つの論理出力レベルの平
均値から論理電圧ステップの少なくとも10％より大きく
ずらせ、記憶素子の入力端における伝送ゲートがＰ型電
界効果トランジスタを有する場合切替電圧を前記平均値
より高くし、記憶素子の入力端における伝送ゲートがＮ
型電界効果トランジスタを有する場合切替電圧を前記平
均値より低くする如く構成したことを特徴とする電子フ
リップフロップ回路。 - 【請求項２】少なくとも１個の記憶素子におけるインバ
ータに絶縁ゲート電界効果トランジスタを設け、その第
１トランジスタが第１電源端子及びインバータの出力端
子の間にＰ型チャンネルを有し、その第２トランジスタ
がインバータの出力端子及び第２電源端子の間にＮ型チ
ャンネルを有し、第１及び第２トランジスタのゲート電
極の共通接続点により伝送ゲートの入力端子を構成し、
記憶素子の入力端における伝送ゲートがＰチャンネル電
界効果トランジスタを有する場合順方向インバータにお
ける第１及び第２電界効果トランジスタの導電係数の比
を２及び５の間とし、記憶素子の入力端における伝送ゲ
ートがＮチャンネル電界効果トランジスタを有する場合
順方向インバータにおける第１及び第２電界効果トラン
ジスタの導電係数の比を1/5及び1/2の間とする特許請求
の範囲第１項記載の電子フリップフロップ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8402986 | 1984-10-01 | ||
| NL8402986A NL8402986A (nl) | 1984-10-01 | 1984-10-01 | D-flipflop met enkelvoudige overdrachtspoorten. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6189715A JPS6189715A (ja) | 1986-05-07 |
| JPH0793556B2 true JPH0793556B2 (ja) | 1995-10-09 |
Family
ID=19844541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216269A Expired - Lifetime JPH0793556B2 (ja) | 1984-10-01 | 1985-10-01 | 電子フリツプフロツプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4705965A (ja) |
| EP (1) | EP0178012B1 (ja) |
| JP (1) | JPH0793556B2 (ja) |
| DE (1) | DE3577378D1 (ja) |
| NL (1) | NL8402986A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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