JPH0795515B2 - Wafer alignment apparatus and alignment mark used therefor - Google Patents
Wafer alignment apparatus and alignment mark used thereforInfo
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体製造工程におけるホトリソグラフィプ
ロセスで使用される露光装置、特に、ステッパにおける
ウエハの位置合わせ（アライメント）を行う装置に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an exposure apparatus used in a photolithography process in a semiconductor manufacturing process, and more particularly to an apparatus for aligning a wafer in a stepper. .
（従来の技術） 従来、このような分野の技術としては、例えば、第11図
に示すようなものがあった。(Prior Art) Conventionally, as a technology in such a field, for example, there is one as shown in FIG.
図中、１はアライメントマーク検出光学系、２はアライ
メント光、３はベース、４はステージ、５はウエハチャ
ック、６はウエハ、７はアライメントマーク、８はレジ
スト、９はステージ駆動系である。In the figure, 1 is an alignment mark detection optical system, 2 is alignment light, 3 is a base, 4 is a stage, 5 is a wafer chuck, 6 is a wafer, 7 is an alignment mark, 8 is a resist, and 9 is a stage drive system.
第11図に示されるように、ウエハチャック５上に固定さ
れたウエハ６を、ウエハ表面（デバイス形成面）上部に
設けられたアライメントマーク検出光学系１を用いて、
ウエハ表面に形成されたアライメントマーク７を検出す
ることにより、アライメントが行われていた。アライメ
ント終了後、このアライメント位置に対してデバイスパ
ターンをウエハに露光する。As shown in FIG. 11, the wafer 6 fixed on the wafer chuck 5 is fixed by using the alignment mark detection optical system 1 provided on the upper surface of the wafer (device forming surface).
The alignment is performed by detecting the alignment mark 7 formed on the surface of the wafer. After the alignment is completed, the device pattern is exposed on the wafer at this alignment position.
通常、アライメントはアライメントマークに次層のデバ
イスパターンを形成するための膜構成と、これをエッチ
ングしてパターン化するために使用されるレジストパタ
ーンを形成するためのレジスト膜が形成された上から、
例えば、光学系によりこれらの膜構成とレジスト膜を通
してアライメントマーク７が検出されて実行される。Usually, the alignment is performed by forming a film structure for forming a device pattern of the next layer on the alignment mark and a resist film for forming a resist pattern used for patterning by etching this,
For example, the optical system detects and executes the alignment mark 7 through these film configurations and the resist film.
アライメントはアライメントマーク検出により、予め設
定されているアライメントマーク位置と、デバイスパタ
ーン形成のための露光位置とのずれ量を検出した後、そ
のずれを補正するように露光すべきウエハの位置にステ
ージ４が移動した後、露光が実行される。The alignment is performed by detecting the amount of deviation between a preset alignment mark position and an exposure position for forming a device pattern by detecting an alignment mark, and then moving the stage 4 to the position of the wafer to be exposed so as to correct the deviation. The exposure is carried out after the move.
（発明が解決しようとする問題点） しかしながら、上記のアライメント装置では、アライメ
ントマークの上層にSiO2、Al等の被膜やレジスト膜によ
り影響を受け、アライメントできない場合が生じたり、
検出精度が悪化するといった問題があった。(Problems to be Solved by the Invention) However, in the above alignment apparatus, there are cases in which alignment cannot be performed due to the influence of the coating film such as SiO 2 or Al on the upper layer of the alignment mark or the resist film,
There was a problem that the detection accuracy deteriorates.
本発明は、上記問題点を除去し、ウエハ裏面のアライメ
ントマーク位置を検出することにより、高精度でアライ
メントが実行できるアライメント装置及びそれに用いる
アライメントマークを提供することを目的とする。An object of the present invention is to provide an alignment apparatus that can perform alignment with high accuracy by removing the above-mentioned problems and detect the alignment mark position on the back surface of the wafer, and an alignment mark used for the alignment apparatus.
（問題点を解決するための手段） 本発明は、上記問題点を解決するために、ウエハアライ
メント装置において、凹部にアライメント検出部を有す
るステージと、このステージ上に配置されるとともに、
前記アライメント検出部の上部に開口部を有するウエハ
チャックと、このウエハチャック上にセットされるとと
もに、裏面にエッチングにより形成される溝を有するア
ライメントマークを具えたウエハとを設けるようにした
ものである。(Means for Solving Problems) In order to solve the above problems, the present invention provides a wafer alignment apparatus having a stage having an alignment detection unit in a recess, and a stage arranged on the stage.
A wafer chuck having an opening above the alignment detector and a wafer set on the wafer chuck and having an alignment mark having a groove formed by etching on the back surface are provided. .
また、アライメントマークはウエハのデバイス領域の裏
面に異方性ドライチッチング、異方性ウェットエッチン
グ又は機械的エッチングにより形成される溝を有する。The alignment mark has a groove formed on the back surface of the device region of the wafer by anisotropic dry etching, anisotropic wet etching, or mechanical etching.
更に、その溝の内側に凹又は凸を形成するようにしたも
のである。Further, a recess or a protrusion is formed inside the groove.
（作用） 本発明によれば、上記のように、ウエハのデバイス領域
の裏面に異方性ドライチッチング、異方性ウェットエッ
チング又は機械的エッチングにより形成される溝を有す
るアライメントマークを形成し、そのウエハ裏面側から
ステージの凹部に設けられるアライメント検出部はウエ
ハチャックの開口部を介して、そのウエハのアライメン
トマークを検出するようにしたので、レジスト膜などの
影響がない状態でアライメントを行うことができ、ウエ
ハチャックによるウエハの確実なセットとあいまって、
高精度のアライメントを行うことができる。(Operation) According to the present invention, as described above, an alignment mark having a groove formed by anisotropic dry etching, anisotropic wet etching or mechanical etching is formed on the back surface of the device region of the wafer, Since the alignment detection unit provided in the concave portion of the stage from the back side of the wafer detects the alignment mark of the wafer through the opening of the wafer chuck, the alignment should be performed without the influence of the resist film or the like. Combined with the reliable setting of the wafer by the wafer chuck,
Highly accurate alignment can be performed.
また、従来、表面に設けていたウエハアライメントマー
ク領域をデバイス領域とすることができ、一枚のウエハ
から、より多くのデバイスを得ることができるととも
に、ウエハアライメントマーク位置が、デバイス領域に
設けられるために制限されていたものが裏面に形成され
ることになり、その制限を解除することができる。Further, the wafer alignment mark area conventionally provided on the surface can be used as a device area, more devices can be obtained from one wafer, and the wafer alignment mark position is provided in the device area. Therefore, what was restricted is formed on the back surface, and the restriction can be lifted.
更に、ウエハアライメントマークはウエハのデバイス領
域の裏面にエッチングによって形成される溝からなるた
め、ウエハチャックの上面との接触があったとしても、
損傷することはなく、確実なアライメントを行うことが
できる。また、ウエハアライメントマークの作成は容易
であり、更に、搬送系による破壊を防ぐ等信頼性の高い
ウエハアライメントマークを得ることができる。Further, since the wafer alignment mark is a groove formed by etching on the back surface of the device area of the wafer, even if there is contact with the upper surface of the wafer chuck,
There is no damage, and reliable alignment can be performed. Further, the wafer alignment mark can be easily created, and furthermore, a highly reliable wafer alignment mark can be obtained by preventing damage due to the transfer system.
（実施例） 以下、本発明の実施例について図面を参照しながら詳細
に説明する。(Example) Hereinafter, the Example of this invention is described in detail, referring drawings.
本発明の実施例を示すウエハアライメント装置について
説明する。A wafer alignment apparatus showing an embodiment of the present invention will be described.
第１図は本発明の実施例を示すウエハアライメント装置
の断面図、第２図は第１図のＡ部拡大図である。FIG. 1 is a sectional view of a wafer alignment apparatus showing an embodiment of the present invention, and FIG. 2 is an enlarged view of part A of FIG.
図中、21はベース、22はステージ、23はウエハチャッ
ク、24はウエハ、25はアライメントマーク、26はアライ
メント光学系、27はアライメント検出系、28はアライメ
ント光、29はウエハチャック開口部、30はウエハアライ
メント駆動系、31はステージ駆動系である。In the figure, 21 is a base, 22 is a stage, 23 is a wafer chuck, 24 is a wafer, 24 is an alignment mark, 26 is an alignment optical system, 27 is an alignment detection system, 28 is alignment light, 29 is a wafer chuck opening, 30 Is a wafer alignment drive system, and 31 is a stage drive system.
第１図及び第２図に示すように、ウエハ24はウエハチャ
ック23上に真空吸着により固定される。ウエハアライメ
ントマーク25の位置検出は、ウエハチャック開口部29を
通して、アライメント光学系26、アライメント検出系27
により行われる。検出されたアライメントエラーはウエ
ハアライメント駆動系30により、ウエハチャック23を移
動させることにより補正される。補正後、ウエハチャッ
ク23はステージ22に真空吸着などにより固定される。As shown in FIGS. 1 and 2, the wafer 24 is fixed on the wafer chuck 23 by vacuum suction. The position of the wafer alignment mark 25 is detected by the alignment optical system 26 and the alignment detection system 27 through the wafer chuck opening 29.
Done by. The detected alignment error is corrected by moving the wafer chuck 23 by the wafer alignment drive system 30. After the correction, the wafer chuck 23 is fixed to the stage 22 by vacuum suction or the like.
これにより、ウエハ24はステージ22に対してアライメン
トされ、固定されることになる。ウエハアライメントマ
ーク25、アライメント光学系26、アライメント検出系27
はウエハ面内のアライメントマークに対応して高精度に
複数個配置されており、ウエハアライメントマーク25と
アライメント光学系26、アライメント検出系27は１対１
対応となっている。ウエハアライメント終了後、ステー
ジ駆動系31によりデバイスサイズのステッピングが行わ
れ、露光が行われる。As a result, the wafer 24 is aligned and fixed to the stage 22. Wafer alignment mark 25, alignment optical system 26, alignment detection system 27
Are arranged with high precision corresponding to the alignment marks on the wafer surface, and the wafer alignment mark 25, the alignment optical system 26, and the alignment detection system 27 are one-to-one.
It is supported. After the wafer alignment is completed, the stage drive system 31 performs stepping of the device size to perform exposure.
ウエハアライメントマークはウエハ裏面に第１層形成前
にホトリソグラフィー工程によって形成する。例えば、
第３図（ａ）に示すように、第１層目のデバイスパター
ンを形成する前に予め、ウエハ41の裏面（図では下面）
に通常のホトリソエッチングプロセス若しくは別の方法
によってアライメントマーク42を形成する。The wafer alignment mark is formed on the back surface of the wafer by a photolithography process before forming the first layer. For example,
As shown in FIG. 3A, the back surface (bottom surface in the figure) of the wafer 41 is previously formed before the device pattern of the first layer is formed.
The alignment marks 42 are formed by a conventional photolithographic etching process or another method.
この後、第３図（ｂ）に示すように、このアライメント
マーク42を使用して第１層目よりアライメントを行った
後、デバイスパターン43をウエハ表面に形成する。第１
層目より全工程同一のアライメントマークを使用してア
ライメントすることができる。After this, as shown in FIG. 3B, after performing alignment from the first layer using this alignment mark 42, a device pattern 43 is formed on the wafer surface. First
Alignment can be performed using the same alignment mark in all steps from the first layer.
次に、ウエハアライメントマークの形成方法について順
次説明する。Next, a method for forming the wafer alignment mark will be sequentially described.
（１）トレンチ型のアライメントマークを形成するに
は、第４図（ａ）に示すように、ウエハ51の裏面のアラ
イメントマーク形成以外の場所にレジスト52等のマスク
を形成し、Cl2,CCl4,BCl3ガスを用い、第４図（ｂ）に
示すように、ドライエッチングを行い、トレンチ型のア
ライメントマーク53を形成する。(1) To form a trench type alignment mark, as shown in FIG. 4A, a mask such as a resist 52 is formed on the back surface of the wafer 51 at a position other than the alignment mark formation, and Cl 2 , CCl 2 is formed. As shown in FIG. 4 (b), dry etching is performed using 4 and BCl 3 gas to form a trench type alignment mark 53.
（２）第２の実施例として、第５図に示すようにＶ溝型
のアライメントマークを形成するには、ウェット型異方
性エッチングを行う。この時、KOHなどを用いるとシリ
コン基板の（111）面の影響による結晶方位依存性が現
れ、SiO（100）では直線的な断面形状のＶ字溝54を形成
できる。(2) As a second embodiment, wet type anisotropic etching is performed to form a V-groove type alignment mark as shown in FIG. At this time, if KOH or the like is used, the crystal orientation dependency due to the influence of the (111) plane of the silicon substrate appears, and the V-shaped groove 54 having a linear cross section can be formed in SiO (100).
（３）第３の実施例として、機械的エッチングとしての
ポイント研磨を用いる方法について説明すると、この方
法によると、第６図に示すように、アライメントマーク
部55にかなりの精度の平面56が得られ、良好なアライメ
ントマークを得ることができる。(3) As a third embodiment, a method of using point polishing as mechanical etching will be described. According to this method, as shown in FIG. 6, a plane 56 having a considerably high precision is obtained in the alignment mark portion 55. Therefore, a good alignment mark can be obtained.
（４）次に、第４の実施例について説明する。(4) Next, a fourth embodiment will be described.
この実施例では、ステップ１において、第７図（ａ）の
ように、まず、ウエハ60の裏面に100〜150μｍの圧さの
溝61を形成し、次に、ステップ２において、第７図
（ｂ）のように、更に、その溝61内の一部をエッチング
除去し、その溝61の中央に突出したアライメントマーク
62を形成する。In this embodiment, in step 1, as shown in FIG. 7A, first, a groove 61 having a pressure of 100 to 150 μm is formed on the back surface of the wafer 60, and then in step 2, FIG. As shown in b), a part of the inside of the groove 61 is further removed by etching, and an alignment mark protruding in the center of the groove 61.
Forming 62.
このアライメントマーク62の厚さは数μｍあればよい。
このように形成すると、ウエハ裏面が搬送系等に接触し
ても100〜150μｍのマージンがあるため、アライメント
マーク62が破壊されることはない。正確なウエハアライ
メントを行うことができる。The alignment mark 62 may have a thickness of several μm.
If formed in this way, the alignment mark 62 will not be destroyed even if the back surface of the wafer comes into contact with the transfer system or the like, because there is a margin of 100 to 150 μm. Accurate wafer alignment can be performed.
（５）次に、第５実施例について説明する。(5) Next, a fifth embodiment will be described.
第８図に示すように、前記第４実施例に示されるステッ
プ２において行ったエッチングを逆にする。つまり、溝
61内の中央部を更に深くエッチングして、第２の溝を有
するアライメントマーク63を形成する。As shown in FIG. 8, the etching performed in step 2 of the fourth embodiment is reversed. That is, the groove
The central portion within 61 is further deeply etched to form an alignment mark 63 having a second groove.
なお、第９図に示すように、ウエハ70の厚みａは600μ
ｍであり、また、一方、デバイス形成領域17の厚みｂは
200〜250μｍと、半分以下であり、アライメントマーク
形成領域72はせいぜい100〜160μｍである。従って、本
発明のアライメントマークの形成は、半導体素子の形成
には何等差し支えない。As shown in FIG. 9, the thickness a of the wafer 70 is 600 μm.
On the other hand, the thickness b of the device forming region 17 is
It is 200 to 250 μm, which is less than half, and the alignment mark forming region 72 is 100 to 160 μm at most. Therefore, the formation of the alignment mark of the present invention does not interfere with the formation of the semiconductor element.
また、ウエハアライメントマークを設ける位置はダイバ
イダイの場合、チップに対応する位置に配置し、一括の
場合は、例えば、２箇所に設けるようにすることができ
る。Further, in the case of die-by-die, the position where the wafer alignment mark is provided can be arranged at a position corresponding to the chip, and in the case of a batch, for example, it can be provided at two positions.
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。The present invention is not limited to the above embodiment,
Various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
（発明の効果） 以上、詳細に説明したように、本発明によれば、レジス
ト膜などの影響がない状態でアライメントを行うことが
でき、ウエハチャックによるウエハの確実なセットとあ
いまって、高精度のアライメントを行うことができる。
また、従来、表面に設けていたウエハアライメントマー
ク領域をデバイス領域とすることができ、一枚のウエハ
からより多くのデバイスを得ることができるとともに、
ウエハアライメントマーク位置がデバイス領域に設けら
れるために制限されていたものが裏面に形成されること
になり、その制限を解除することができる。(Effect of the Invention) As described above in detail, according to the present invention, it is possible to perform alignment without being affected by the resist film and the like, and in combination with the reliable setting of the wafer by the wafer chuck, high precision is achieved. Can be aligned.
Further, conventionally, the wafer alignment mark area provided on the surface can be used as a device area, and more devices can be obtained from one wafer.
What was limited because the wafer alignment mark position was provided in the device area is formed on the back surface, and the limitation can be removed.
また、ウエハアライメントマークはウエハのデバイス領
域の裏面にエッチングによって形成される溝からなるた
め、ウエハの表面に形成されるパターン等に比してウエ
ハチャックの上面との接触があったとしても、損傷する
度合いは低くなり、確実なアライメントを行うことがで
きる。また、ウエハアライメントマークの作成は容易で
あり、更に、搬送系による破壊を防ぐ等信頼性の高いウ
エハアライメントマークを得ることができる。Further, since the wafer alignment mark is formed by a groove formed by etching on the back surface of the device area of the wafer, even if the wafer alignment mark is in contact with the upper surface of the wafer chuck as compared with the pattern formed on the front surface of the wafer, it is damaged. The degree of movement is low, and reliable alignment can be performed. Further, the wafer alignment mark can be easily created, and furthermore, a highly reliable wafer alignment mark can be obtained by preventing damage due to the transfer system.
第１図は本発明の実施例を示すウエハアライメント装置
の断面図、第２図は第１図のＡ部拡大図、第３図は本発
明のウエハアライメントを用いた半導体素子の形成を説
明する図、第４図はウエハアライメントマークの形成方
法の第１実施例を示す工程断面図、第５図はウエハアラ
イメントマークの形成方法の第２実施例を示す工程断面
図、第６図はウエハアライメントマークの形成方法の第
３実施例を示す工程断面図、第７図はウエハアライメン
トマークの形成方法の第４実施例を示す工程断面図、第
８図はウエハアライメントマークの形成方法の第５実施
例を示す工程断面図、第９図は本発明のウエハの概略断
面図、第10図は従来のウエハアライメント装置の断面図
である。 21……ベース、22……ステージ、23……ウエハチャッ
ク、24,41,51,60,70……ウエハ、52……レジスト、25,4
2,53,62,63……ウエハアライメントマーク、28……アラ
イメント光、31……ステージ駆動系、26……アライメン
ト光学系、27……アライメント検出系、29……ウエハチ
ャック開口部、30……ウエハアライメント駆動系、43…
…デバイスパターン、54……Ｖ字溝、55……アライメン
トマーク部、56……平面、61……溝、71……デバイス形
成領域。FIG. 1 is a cross-sectional view of a wafer alignment apparatus showing an embodiment of the present invention, FIG. 2 is an enlarged view of part A of FIG. 1, and FIG. 3 is a view for explaining formation of a semiconductor device using the wafer alignment of the present invention. 4 and 5 are process sectional views showing a first embodiment of a method for forming a wafer alignment mark, FIG. 5 is a process sectional view showing a second embodiment of a method for forming a wafer alignment mark, and FIG. 6 is a wafer alignment process. A process sectional view showing a third embodiment of the mark forming method, FIG. 7 is a process sectional view showing a fourth embodiment of the wafer alignment mark forming method, and FIG. 8 is a fifth embodiment of the wafer alignment mark forming method. 9 is a schematic sectional view of a wafer of the present invention, and FIG. 10 is a sectional view of a conventional wafer alignment apparatus. 21 …… base, 22 …… stage, 23 …… wafer chuck, 24,41,51,60,70 …… wafer, 52 …… resist, 25,4
2,53,62,63 …… Wafer alignment mark, 28 …… Alignment light, 31 …… Stage drive system, 26 …… Alignment optical system, 27 …… Alignment detection system, 29 …… Wafer chuck opening, 30… … Wafer alignment drive system, 43…
… Device pattern, 54 …… V-shaped groove, 55 …… Alignment mark part, 56 …… Plane, 61 …… Groove, 71 …… Device formation area.
Claims (3)
ステージと、 （ｂ）該ステージ上に配置されるとともに、前記アライ
メント検出部の上部に開口部を有するウエハチャック
と、 （ｃ）該ウエハチャック上にセットされるとともに、裏
面にエッチングにより形成される溝を有するアライメン
トマークを具えたウエハとを設けることを特徴とするウ
エハアライメント装置。1. A stage having (a) an alignment detection section in a recess, (b) a wafer chuck which is arranged on the stage and has an opening above the alignment detection section, and (c) the wafer. A wafer alignment apparatus which is set on a chuck, and which is provided with a wafer having an alignment mark having a groove formed by etching on the back surface.
イチッチング、異方性ウェットエッチング又は機械的エ
ッチングにより形成される溝を有することを特徴とする
アライメントマーク。2. An alignment mark having a groove formed by anisotropic dry etching, anisotropic wet etching or mechanical etching on the back surface of the device region of the wafer.
許請求の範囲第２項記載のアライメントマーク。3. The alignment mark according to claim 2, wherein a recess or a protrusion is formed inside the groove.
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| JP62183551A Expired - Lifetime JPH0795515B2 (en) | 1987-07-24 | 1987-07-24 | Wafer alignment apparatus and alignment mark used therefor |
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|---|---|---|---|---|
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| JPS54163684A (en) * | 1978-06-15 | 1979-12-26 | Nippon Electric Co | Preparation of semiconductor device |
| JPS5723940A (en) * | 1980-07-21 | 1982-02-08 | Nec Corp | Master-mask manufacturing device and mask plate |
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-
1987
- 1987-07-24 JP JP62183551A patent/JPH0795515B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6428915A (en) | 1989-01-31 |
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