JPH0795693B2 - 符号化・復号化装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、符号化・復号化装置、
特に画像情報などの符号化・復号化装置に関する。

【０００２】

【従来の技術】マルコフ情報源の符号化においては、情
報源の出力シンボル系列に対し、既に符号化済みのシン
ボルである参照シンボルにより符号化対象シンボルを予
測し、その予測誤差信号を参照シンボルパターンにより
予測的中率に応じて各予測誤差信号をいくつかの群に分
類し、それぞれに適した符号を用いて符号化が行われて
いる。ここで以下この予測誤差信号の作成のことを予測
変換、群に分類することを統合、群の識別子のことを次
数と呼ぶ。また、符号化されるべき予測誤差信号のこと
を予測誤差シンボルと呼ぶことにする。

【０００３】この予測変換および次数選択方法として
は、情報源の統計的性質の局所的変化に対応するため、
適応処理を行う技術が（特願平１−１２７１３４号）に
開示されている。予測誤差シンボルの符号化手法につい
ては、減算型算術符号化法が、ＩＢＭ研究開発情報１９
８８年１１月、第３２巻第６号（ＩＢＭ Ｊｏｕｒｎａ
ｌ ｏｆＲｅｓｅｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅ
ｎｔ，Ｖｏｌ．３２，Ｎｏ．６，Ｎｏｖ．１９８８）の
「Ｑ−コーダ対応２元演算符号器の基礎的原理の概観」
（Ａｎ ｏｖｅｒｖｉｅｗ ｏｆ ｔｈｅ ｂａｓｉｃ
ｐｒｉｎｃｉｐｌｅｏｆ ｔｈｅ Ｑ−Ｃｏｄｅｒ
ａｄａｐｔｉｖｅ−ｂｉｎａｒｙ ａｒｉｔｈ−ｍｅｔ
ｉｃ ｃｏｄｅｒ）や（特開平２−２０２２６７号公
報）などに開示されている。これらはシンボル系列を数
直線上で０．０から１．０までの間に写像し、その座標
を符号語として符号化する数直線表示符号化方式の一種
で、生起したシンボルに応じて数直線を分割する際に、
加減算のみで行うものである。

【０００４】以下、図２５に従って従来の技術による予
測変換、統合および符号化の過程を説明する。簡単のた
め、情報源は２値画像信号とし、参照シンボルは図２６
の１２画素、統合数は１６とする。

【０００５】図２５で、１は情報源シンボル１０１の系
列から参照シンボルを選択出力する参照シンボル作成
器、２はこの出力である参照シンボルパターン１０２よ
り対象シンボルの次数１０３と予測値１０４を出力する
次数・予測値メモリ、３は予測値１０４をもとに予測誤
差シンボル１０５を作成する予測変換器、４は次数１０
３をもとに算術符号の領域幅１０６を出力する領域幅テ
ーブル、５は算術符号器、６は次数・予測値メモリ２の
読み出しと更新を制御する次数・予測値制御回路であ
る。ここで、参照シンボル数を１２としたことより、次
数・予測値テーブル（メモリ２の内容）は図２９に示す
様に２12種必要となる。次数値については統合を１６の
群としたことからこれを識別するものとなる。ここでは
予測的中率の高い程次数が高いものとする。

【０００６】次に図２５についてその動作を説明する。
情報源から発生したシンボル１０１（画像信号）は参照
シンボル作成器１でその系列が記憶されると共に、図２
６に示す１２画素の信号が選択されて参照シンボルパタ
ーン１０２として出力される。次数・予測値メモリ２で
はこれを基に図１１に示すテーブル内容から対象シンボ
ルの予測値１０４と次数１０３が出力され、次数１０３
情報は図２８に示す領域テーブル４で領域幅１０６とし
て変換出力される。

【０００７】一方、発生シンボル１０１は予測変換器３
で予測値１０４と排他的論理和がとられ予測誤差シンボ
ル１０５が作成される。この予測誤差シンボルは符号化
対象が２値画像信号であるため、予測一致の場合に０
（ＭＰＳ：Ｍｏｒｅ Ｐｒｏｂａｂｌｅ Ｓｙｍｂｏ
ｌ）、不一致の場合に１（ＬＰＳ：Ｌｅｓｓ Ｐｒｏｂ
ａｂｌｅ Ｓｙｍｂｏｌ）となる。

【０００８】算術符号器５では領域幅１０６信号を基
に、予測誤差シンボル１０５を数直線上に写像してゆき
符号化が実行される。すなわち、予測誤差シンボル系列
において第ｉ番目のシンボルをａi 、第ｉ時点でのＬＰ
Ｓの写像範囲（割当領域）をＳとすると、第ｉ時点出の
シンボル系列の写像範囲（有効領域）Ａｉとその下界値
座標Ｃｉは、シンボルａi がＭＰＳのとき、ＭＰＳ領域
を有効領域の下側に取るとすれば、 Ａｉ＝Ａｉ- １ − Ｓ Ｃｉ＝Ｃｉ- １ シンボルａi がＬＰＳのとき Ａｉ＝Ｓ Ｃｉ＝Ｃｉ- １ ＋ （Ａｉ- １ − Ｓ） とする。

【０００９】ここで有効領域Ａｉが１／２以下になった
場合には、演算精度を上げるため２のべき乗倍する。こ
のとき座標Ｃｉのオーバーフロー（小数点以上の部分）
分が符号ビット系列として出力される。以下このべき乗
処理を正規化と呼ぶ。 Ａｉ更新値＝Ａｉ＊２m （１／２＜Ａｉ更新値≦１） Ｃｉ更新値＝Ｃｉ＊２m

【００１０】算術符号においては、ＳをＬＰＳの出現確
率（＝予測誤り確率）とすることで、情報源エントロピ
に極めて近い高効率の符号化ができることが知られてい
る。よって、次数に対応した予測的中率に適したＳ値を
選択することで上記処理により算術符号化を行うことが
できる。図２８は次数と領域幅Ｓとの対応表の一例であ
る。表中の値は、上記式中の数値を２16倍したものを記
してある。

【００１１】次に予測および統合の適応処理について説
明する。次数・予測値制御回路６は予測変換器３の出力
シンボル系列から連続するＭＰＳとＬＰＳの数を計数
し、例えばｋ個ＭＰＳを検出した時及び１個ＬＰＳを検
出した時点で次に示す手順で次数・予測値テーブルメモ
リ２の内容を書き換える。なお、ｋやｌの値については
各次数に応じ、次数・予測値制御回路６に事前に設定さ
れているものである。

【００１２】１個のＬＰＳを検出した場合 次数・予測値テーブルメモリ２において、その時の参照
シンボルパターンに対応する次数の値を１だけ減算す
る。これは、当該参照シンボル状態に於ける予測が外れ
たため、予測の的中度を示す次数を下げることによっ
て、現在の符号化対象となっている情報源に対し、次数
・予測値を適応させる動作である。次数が最低次数に達
しそれ以上次数を減じることが出来なくなると、予測値
を反転させる。この動作により的中率が極端に悪い予測
値は書き換えられる。

【００１３】ｋ個のＭＰＳを検出した場合 次数・予測値テーブルメモリ２において、その時の参照
シンボルパターンに対応する次数の値を１だけ加算す
る。これは、当該参照シンボル状態に於ける予測が的中
したため、予測の的中度を示す次数を上げることによっ
て、現在の符号化対象となっている情報源に対し、次数
・予測値を適応させる動作である。次数がすでに最高次
数に達している場合には加算は実行されない。この動作
により予測が極めてよく的中する場合には、次数を上げ
ることによりＳ値が小さくなり、算術符号器５から出力
される符号量を抑えることができる。

【００１４】以上の動作により次数・予測値制御回路６
は、情報源の性質に追従して次数・予測値テーブルを書
き換えてゆき、高い符号化効率による算術符号化が実現
できる。

【００１５】

【発明が解決しようとする課題】しかしながらこの従来
の装置に於いては、次数・予測値メモリ２は、容量（上
記実施例では２12ｘ５ｂｉｔ）の点から、汎用のＲＡＭ
を使用せざるを得ない。一方、上記説明で明らかなよう
にマルコフモデルに基づく算術符号化では、１シンボル
毎に参照シンボルパターンの作成と、次数・予測値メモ
リ２の検索、数直線の領域計算を行うため、これにより
標準的なＡ４判原稿を水平８画素／ｍｍ、垂直７．７ｌ
ｉｎｅ／ｍｍの解像度で符号化する場合１．３秒程度
と、ＭＭＲ符号化等他の符号化方式に基づく符号化・復
号化装置に比べ、処理速度が大幅に大きなものとなって
いる。

【００１６】この発明は上記のような問題点を解消する
ためになされたもので、特定の参照シンボルパターンに
対する次数・予測値メモリを高速アクセス可能とするこ
とにより大幅な処理高速化が可能な符号化装置及び復号
化装置を得ることを目的にしている。

【００１７】また、他の発明は上記のような問題点を解
消するためになされたもので、次のシンボルに対する次
数・予測値テーブルの検索と当該シンボルに対する数直
線の領域計算を並行して行わせることにより大幅な処理
高速化が可能な符号化装置及び復号化装置を得ることを
目的にしている。

【００１８】更に、他の発明は上記のような問題点を解
消するためになされたもので、特定の参照シンボルパタ
ーンが連続する場合には、数直線の領域計算を一括処理
とすることにより大幅な処理高速化が可能な符号化装置
及び復号化装置を得ることを目的にしている。

【００１９】

【課題を解決するための手段】請求項１及び請求項２の
発明に係る符号化装置は、参照シンボルのパターンに対
応して、上記符号化対象シンボルの予測値と予測一致率
に基づく識別子である次数とを記憶するメモリと、参照
シンボルのパターンが特定のパターンであることを検出
する検出器と、前記特定のパターンに対する予測値と次
数を記憶するレジスタと、前記検出器出力に基づき、前
記メモリとレジスタ出力を選択する選択器と、この選択
器より出力された予測値・次数情報を基に符号化対象シ
ンボルを符号化する算術符号化手段と、上記符号化対象
シンボルを予測一致しているか否かを判定する判定手段
と、その判定結果に基づいて該参照シンボルパターンに
対する予測値および次数を書き換える次数・予測値制御
回路とを備えたものである。

【００２０】請求項３及び請求項４の発明に係る復号化
装置は、参照シンボルのパターンに対応して上記復合化
対象シンボルの予測値と予測一致率に基づく識別子であ
る次数とを記憶するメモリと、参照シンボルのパターン
が特定のパターンであることを検出する検出器と、前記
特定のパターンに対する予測値と次数を記憶するレジス
タと、前記検出器出力に基づき、前記メモリとレジスタ
出力を選択する選択器と、この選択器より出力された予
測値・次数情報を基に符号ビット系列を復合化する算術
復合化手段と、上記復合化対象シンボルが予測一致して
いるか否かを判定する判定手段と、その決定結果に基づ
いて該参照シンボルパターンに対する予測値および次数
を書き換える次数・予測値制御回路とを備えたものであ
る。

【００２１】請求項５の発明に係る符号化装置は、参照
シンボルのパターンに対応して上記符号化対象シンボル
の予測値と予測一致率に基づく識別子である次数とを記
憶するメモリと、このメモリから読み出された当該符号
化対象シンボルの予測値および次数を記憶する次数・予
測値レジスタと、上記符号化対象シンボルが予測一致し
ているか否かを判定する判定手段と、その判定結果に基
づいて該参照シンボルパターンにおける前記メモリの予
測値及び次数を書き換える次数・予測値制御回路と、上
記符号化対象シンボルに対する参照シンボルパターンと
直前のシンボルに対する参照シンボルパターンの比較結
果に従って、上記次数・予測値レジスタの内容を更新す
る検出器と、上記次数・予測値レジスタに記憶された予
測値・次数情報をもとに符号化対象シンボルを符号化す
る算術符号化手段とを備えたものである。

【００２２】請求項６の発明に係る符号化装置は、参照
シンボルのパターンに対応して上記符号化対象シンボル
の予測値と予測一致率によって基づく識別子である次数
とを記憶するメモリと、上記符号化対象シンボルが予測
一致しているか否かを判定する判定手段と、その判定結
果に基づいて該参照シンボルパターンにおける前記メモ
リの予測値及び次数を書き換える次数・予測値制御回路
と、直前の符号化対象シンボルに対する書き換え後予測
値および次数を記憶するレジスタと、上記符号化対象シ
ンボルに対する参照シンボルパターンと直前のシンボル
に対する参照シンボルパターンの比較結果に従って、上
記メモリからの次数・予測値または、上記直前の符号化
対象シンボルに対する予測値および次数を記憶するレジ
スタの何れかを選択する選択器と、この選択器出力をも
とに、符号化対象シンボルを符号化する算術符号化手段
とを備えたものである。

【００２３】請求項７及び請求項８の発明に係る復号化
装置は、参照シンボルのパターンに対応して上記復合化
対象シンボルの予測値と予測一致率に基づく識別子であ
る次数とを記憶し、複数の参照シンボルパターンに対応
した予測値および次数を並列に出力するメモリと、複数
個の参照シンボルパターンに対するメモリ出力のうちの
１組の予測値および次数を選択出力する選択器と、この
選択された次数・予測値を基に符号化ビット系列を復号
化する算術復号化手段と、上記メモリの出力を記憶する
レジスタと、上記復号化対象シンボルが予測一致してい
るか否かを判定する判定手段と、その判定結果に基づい
て該参照シンボルパターンに対する予測値および次数を
書き換える次数・予測値制御回路と、上記復号化対象シ
ンボルに対する参照シンボルパターンと直前のシンボル
に対する参照シンボルパターンの比較結果に従って、上
記次数・予測値レジスタの内容を更新する検出器とを備
えたものである。

【００２４】請求項７及び請求項９の発明に係る復号化
装置は、参照シンボルのパターンに対応して上記復合化
対象シンボルの予測値と予測一致率に基づく識別子であ
る次数とを記憶し、複数の参照シンボルパターンに対応
した予測値および次数を並列に出力するメモリと、複数
個の参照シンボルパターンに対するメモリ出力のうちの
１組の予測値および次数を選択出力する選択器と、この
選択された次数・予測値を基に符号化ビット系列を復号
化する算術復号化手段と、上記復合化対象シンボルが予
測一致しているか否かを判定する判定手段と、その決定
結果に基づいて該参照シンボルパターンに対する予測値
および次数を書き換える次数・予測値制御回路と、直前
の復号化対象シンボルに対する書き換え後の予測値およ
び次数を記憶するレジスタと、復号化対象シンボルに対
する参照シンボルパターンと直前のシンボルに対する参
照シンボルパターンが一致するか否かを検出する検出器
と、この検出器出力に基づき、上記選択器により選択さ
れた次数・予測値または、上記直前の復号化対象シンボ
ルに対する予測値および次数を記憶するレジスタからの
次数・予測値の何れかを選択する第２の選択器とを備え
たものである。

【００２５】請求項１０及び請求項１１の発明に係る符
号化装置は、参照シンボルのパターンに対応して、上記
符号化対象シンボルの予測値と予測一致率に基づく識別
子である次数とを記憶するメモリと、連続する複数個の
符号化対象シンボルに対する参照シンボルのパターンが
全て特定のパターンであり且つ全ての符号化対象シンボ
ルが予測一致することを検出する検出器と、上記検出器
出力を基に、上記メモリに記憶された予測値・次数情報
により符号化対象シンボルを１シンボルずつ符号化する
か、あるいは上記複数個の符号化対象シンボルを一括し
て符号化するかの処理を切り替えて動作する算術符号化
手段と、上記符号化対象シンボルを予測一致しているか
否かを判定する判定手段と、その決定結果に基づいて該
参照シンボルパターンにおける前記メモリの予測値及び
次数を書き換える次数・予測値制御回路とを備えたもの
である。

【００２６】請求項１２及び請求項１３の発明に係る復
号化装置は、参照シンボルのパターンに対応して復号化
対象シンボルの予測値と予測一致率に基づく識別子であ
る次数とを記憶するメモリと、連続する複数個の復号化
対象シンボルが予測一致すると仮定した場合には該複数
個の復号化対象シンボルに対する参照シンボルのパター
ンが全て特定のパターンであることを検出する検出器
と、上記検出器出力を基に、上記メモリに記憶された予
測値・次数情報により符号化対象シンボルを１シンボル
ずつ符号化するか、あるいは上記複数個の復号化対象シ
ンボルを一括して復号化するかの処理を切り替えて動作
する算術復号化手段と、上記復号化対象シンボルを予測
一致しているか否かを判定する判定手段と、その決定結
果に基づいて該参照シンボルパターンに対する予測値お
よび次数を書き換える次数・予測値制御回路とを備えた
ものである。

【００２７】

【作用】請求項１及び請求項２の発明によれば、参照シ
ンボルのパターンが特定のパターンにある場合には次数
・予測値の読みだし及び更新に前記レジスタ出力を選択
し、それ以外のパターンではメモリからの出力信号を選
択してい用いることで符号化速度が向上する。

【００２８】請求項３および請求項４の発明によれば、
参照シンボルのパターンが特定のパターンにある場合に
は次数・予測値の読みだし及び更新に前記レジスタ出力
を選択し、それ以外のパターンではメモリからの出力信
号を選択してい用いることで復号化速度が向上する。

【００２９】請求項５の発明によれば、符号化処理に用
いる予測値及び次数として、符号化対象シンボルに対す
る参照シンボルパターンと直前のシンボルに対する参照
シンボルとの比較結果に従って、次数・予測値レジスタ
の内容を更新した後、更新後の予測値・次数情報をもと
に符号化対象シンボルを符号化することで符号化速度が
向上する。

【００３０】請求項６の発明によれば、符号化処理に用
いる予測値及び次数として、符号化対象シンボルに対す
る参照シンボルパターンと直前のシンボルに対する参照
シンボルとが一致しているか否かにより、直前の符号化
対象シンボルに対する、書き換え処理後の予測値及び次
数ないしは、メモリからの出力信号をそれぞれ選択して
用いることで符号化速度が向上する。

【００３１】請求項７及び請求項８の発明によれば、復
号化処理に用いる予測値及び次数として、復号化対象シ
ンボルに対する参照シンボルのパターンと直前のシンボ
ルに対する参照シンボルとが一致しているか否かによ
り、直前の復号化対象シンボルに対する、書き換え処理
後の予測値及び次数ないしは、メモリからの出力信号を
それぞれ選択して用いることで復号化速度が向上する。

【００３２】請求項７及び請求項９の発明によれば、復
号化処理に用いる予測値及び次数号として、復号化対象
シンボルに対する参照シンボルのパターンと直前のシン
ボルに対する参照シンボルとが一致しているか否かによ
り、選択器により選択された次数・予測値または直前の
復号化対象シンボルに対する書き換え処理後の予測値及
び次数ないしは、次数・予測値を記憶するレジスタから
の出力信号をそれぞれ選択して用いることで復号化速度
が向上する。

【００３３】請求項１０及び請求項１１の発明によれ
ば、連続する複数個の符号化対象シンボルに対する参照
シンボルのパターンが特定のパターンにある場合には、
上記算術符号器において、複数個のシンボルに対する算
術演算を一括して行うことで符号化速度が向上する。

【００３４】請求項１２及び請求項１３の発明によれ
ば、連続する複数個の復号化対象シンボルに対する参照
シンボルのパターンが特定のパターンにある場合には、
上記算術符号器において複数個のシンボルに対する算術
演算を一括して行うことで復号化速度が向上する。

【００３５】

【実施例】以下、第１の発明を図示実施例に基づいて説
明する。図１は本発明の一実施例の符号化装置を示すも
ので、図１において、図２５の従来の符号化装置との相
違点は、参照シンボルパターン１０２から図２６の１２
画素全てが０（白画素）か否かを検出する検出器７と、
１２画素全てが０の時の次数および予測値を記憶するレ
ジスタ８と、１２画素全てが０か否かに応じてメモリ２
とレジスタ８の出力およびこれらへの書き込み用更新信
号を切り替える選択器９が付加されたことである。

【００３６】図２は、算術符号器５の内部構成を示すブ
ロック構成図で、図において、５ａは数直線上の有効領
域Ａｉを記憶するＡレジスタ、５ｂはＭＰＳ領域幅１１
７を計算する減算器、５ｃは下界値座標１１８を記憶す
るＣレジスタ、５ｄはＬＰＳの場合のＣレジスタ値１１
９を計算する加算器、５ｅはＣレジスタのオーバーフロ
ー（シフトアウト）信号であるキャリ出力１２０を一時
記憶してＣレジスタ５ｃ更新時に桁上がりの処理を行う
とともに、記憶した符号ビットの内容が連続した８個の
“１”になった場合には最下位ビットの下から“０”を
挿入して以後の桁上がり処理の影響をこの挿入“０”以
下に抑える処理（以後ビットスタッフ処理と呼ぶ）を行
うための符号レジスタ、５ｆはこの算術符号器５の動き
を制御するタイミング制御回路である。

【００３７】次に、本実施例の動作について説明する。
図３、図４は本実施例の動作例を示すタイミング図であ
る。説明を容易にするため、まず図３に示す参照シンボ
ルパターン１０２が全て“０”ではない場合と全て
“０”の場合を分けて個別に説明する。

【００３８】まず、参照シンボルパターン１０２が全て
“０”ではない場合は、予測対象シンボルが情報源シン
ボル１０１として本符号化装置に入力されると、参照シ
ンボル作成器１に於いてすでに処理済みの図２６に示す
１２画素の参照画素の信号が出力１０２され、検出器７
において全て“０”ではないことが判定される。選択器
９ではこれを受け、次数・予測値メモリ２から読み出し
た当該参照シンボルパターンに於ける出力信号を領域幅
テーブル４及び予測変換器３に出力する。ここで、本実
施例では次数・予測値メモリ２の読み出し処理は１０Ｍ
ＨＺのシステムクロック２周期分２００ｎｓｅｃとして
いる。

【００３９】次数信号１１２は、領域幅テーブル４で図
２８に示す領域幅信号１０６に変換され、予測値信号１
１３は予測変換器３で当該情報源シンボル１０１と排他
的論理和演算が施され予測誤差シンボル１０５が作成さ
れる。この後、上記の有効領域Ａｉ・下界値座標Ｃｉの
演算と次数・予測値の更新が下記の様に行われる。 （１）正規化および次数・予測値の更新がない場合（図
３ ＃１）上記領域と座標の演算をシステムクロック１
周期で実行される。 （２）正規化があり、次数・予測値の更新がないばあい
（図３ ＃２）正規化を除く領域・座標計算処理がシス
テムクロック１周期で、正規化がｍクロックで実行され
る。 （３）正規化がなく、次数・予測値の更新がある場合
（図３ ＃３）領域と座標の演算をシステムクロック１
周期で行った後、次数・予測値メモリ２の内容を更新す
る。メモリ更新はシステムクロック２周期で行う。 （４）正規化と次数・予測値の更新がある場合（図３
＃４）正規化を除く領域・座標計算処理をシステムクロ
ック１周期で行った後、ｍクロックで正規化を行うとと
もに次数・予測値メモリ２の更新を平行して行う。なお
このとき次のシンボルの処理は正規化およびメモリ２の
更新がともに終了してから行う。

【００４０】ここで、ＬＰＳとＭＰＳの判定を含む領域
計算および座標計算の制御は、予測誤差シンボル１０５
およびＡレジスタ出力１１６のＭＳＢ信号を元に算術符
号器５のタイミング制御回路５ｆで行われ、次数・予測
値メモリ２の更新制御は次数・予測値制御回路６で行わ
れる。

【００４１】符号レジスタ５ｅに於いては桁上がり処理
は、上記（正規化を除く）領域・座標計算に平行して処
理が行われる。正規化時は内部のレジスタのシフトと共
に８ビット目からの桁上がりが符号１０７として出力さ
れる。この時、８ビットの内部レジスタの全ビットが
“１”の場合はタイミング制御回路５ｆに対しビットス
タッフ信号１２２が送られ、正規化クロック１２１が一
時停止されると共にシステムクロック１周期を使って内
部レジスタの１ビットシフト（ＬＳＢシフトイン信号は
“０”とされる）が行われる。

【００４２】参照シンボルパターン１０２が全て“０”
の場合は、選択器９において次数および予測値信号とし
て次数・予測値メモリ２の出力の代わりに次数・予測値
レジスタ８の出力が選択される。この処理は選択器９に
於ける遅延（１０ｎｓｅｃ以下）のみ考慮すれば良いた
め、次数・予測値の読み出しのための特別のサイクルは
不要になる。また、次数・予測値の更新についても、シ
ステムクロック１サイクルで可能である。そこで参照シ
ンボルパターン１０２がすべて“０”の場合の処理は図
４の様になる。

【００４３】上記では、参照シンボルパターン１０２を
全て“０”あるいはそれ以外の場合を別々に説明した
が、実際の画像信号符号化では、これらは混在して起こ
る。このため、動作タイミングとしては、図３と図４の
各ケースを組み合わせた形となる。

【００４４】以上の説明より明らかなように本実施例に
於ける符号化処理時間Ｔは、参照シンボルパターンが全
て“０”以外のシンボル数をＮａ、全て“０”のシンボ
ル数をＮｂ、符号ビット数をＮｃとすると、 Ｔ＝２００＊Ｎａ＋１００＊（Ｎａ＋Ｎｂ）＋１００＊
Ｎｃ＋１００＊α （ｎｓｅｃ） となる。ここでαは、次数・予測値の更新の際に、更新
処理が正規化処理終了時点で完了しない場合の追加（正
規化処理がない場合は更新に必要な）所要クロック数で
ある。

【００４５】そこで、標準的な解像度水平８画素／ｍ
ｍ、垂直７．７ライン／ｍｍのＡ４判原稿として、参照
シンボルパターンが全て“０”の割合を２／３、圧縮率
を３０と仮定すると Ｎａ＝１７２８＊２３７６＊（１／３） Ｎｂ＝１７２８＊２７３６＊（２／３） Ｎｃ＝１７２８＊２７３６＊（１／３０） となり、符号化処理時間Ｔは約０．７秒となる。ここ
で、次数・予測値の更新は、全シンボルの１／５０から
１／２００程度であるため、αの影響は無視した。

【００４６】一方、従来の技術による符号化装置では上
記式で Ｎａ＝１７２８＊２３７６ Ｎｂ＝０ Ｎｃ＝１７２８＊２７３６＊（１／３０） とすれば、符号化処理時間Ｔは約１．２５秒となり、本
発明により符号化処理速度の大幅な向上が実現できるこ
とが分かる。

【００４７】次に図５はこの第２の発明の一実施例であ
る復号化装置のブロック構成を示している。図で、１０
は符号ビット系列１０７より領域幅信号１０６を基に予
測誤差シンボル１０５を再生する算術復号器、１１はこ
の予測誤差シンボル１０５と予測値１１３との排他的論
理和演算を行って情報源シンボル１０１を再生する予測
逆変換器で、他の部分は図１の実施例と同一の回路であ
る。

【００４８】図６はこの算術復号器１０の内部構成を示
すブロック構成図で、１０ａは数直線上の有効領域Ａｉ
を記憶するＡレジスタ、１０ｂはＭＰＳ領域幅１１７を
計算する減算器、１０ｃは下界値座標を記憶するレジス
タ、１０ｄはＬＰＳの場合のＣレジスタ値１１９を計算
する減算器、１０ｅは符号ビット系列１０７を一時記憶
し正規化シフトクロック１２２に応じて内部の９ビット
レジスタの最上位信号をＣレジスタに送ると共に、記憶
した符号ビットの下位８ビットの内容が連続した８個の
“１”になった場合には符号ビット系列１０７から１ビ
ット入力して内部９ビットレジスタの最下位の位置で加
算を行うことにより符号器において挿入されたビットス
タッフ信号を削除するスタッフビット除去処理を行うた
めの符号レジスタ、１０ｆはこの算術復号器１０の動き
を制御するタイミング制御回路である。

【００４９】次に本実施例の動作について説明する。算
術符号の復号化においては、Ｃレジスタの内容である相
対座標をＣｉ、第ｉ番目の予測誤差シンボルａi 時点で
のＬＰＳの領域幅をＳとすると、 Ｃｉ−１ ＜ （Ａｉ- １ − Ｓ）ならばａi はＭＰＳ Ａｉ＝Ａｉ- １ − Ｓ Ｃｉ＝Ｃｉ- １ Ｃｉ−１≧（Ａｉ- １ − Ｓ）ならばａi はＬＰＳ Ａｉ＝Ｓ Ｃｉ＝Ｃｉ- １（Ａｉ- １ − Ｓ） とする。

【００５０】ここで有効領域Ａｉが１／２以下になった
場合には、演算精度を上げるために正規化処理として２
のべき乗倍する。このときＣｉの最下位ビットから符号
レジスタ１０ｅからキャリ入力信号１２３を入力する。 Ａｉ更新値＝Ａｉ＊２m （１／２Ａｉ更新値≦１） Ｃｉ更新値＝Ｃｉ＊２m

【００５１】図７、図８は本実施例の動作例を示すタイ
ミング図で、図７は参照シンボルパターン１０２が全て
“０”ではない場合を、図８は全て“０”の場合を示
す。参照シンボルパターン１０２の作成、次数・予測値
の作成および更新動作は図１の実施例と同一である。

【００５２】予測誤差シンボルａi の再生および有効領
域Ａｉ、相対座標Ｃｉの演算については、まずタイミン
グ制御回路１０ｆにおいて上記の様にＣｉ- １と（Ａｉ
- １−Ｓ）の比較が行われてシンボルａi が（ＭＰＳあ
るいはＬＰＳ）決定され、これに基づきＡｉとＣｉが計
算されてＡレジスタ１０ａおよびＣレジスタ１０ｃに設
定される。この一連の処理はシステムクロック１周期で
行われる。

【００５３】この演算の結果、有効領域Ａｉが１／２未
満になる場合上記正規化の処理がｍクロックで行われ
る。このとき、符号レジスタ１０ｅにおいて記憶した符
号ビットの下位８ビットの内容が連続した８個の“１”
になった場合には正規化クロック１２１が一時停止され
るとともに符号ビット系列１０７から１ビット入力して
内部９ビットレジスタの最下位の位置で加算が行われ
る。

【００５４】そこで、復号化処理時間Ｔは符号化時同様 Ｔ＝２００＊Ｎａ＋１００＊（Ｎａ＋Ｎｂ）＋１００＊
Ｎｃ＋１００＊α （ｎｓｅｃ） となり、本実施例においても、従来技術による復号化装
置に比べ大幅な向上が実現できる。また、上記実施例で
は参照シンボルパターンとして全て“０”の状態のみ特
別のレジスタを設けて処理の高速化を図ったが、さらに
例えば参照シンボルパターンが全て“１”の状態などを
含め、複数個のレジスタを設けるようにしても良い。

【００５５】以下、第３の本発明を図示実施例に基づい
て説明する。図９は本発明の一実施例の符号化装置を示
すもので、図９において、図２５従来の符号化装置との
相違点は、参照シンボルパターン１０２から直前の符号
化対象シンボルに対する参照シンボルパターンと符号化
対象シンボルに対する参照シンボルパターンが一致して
いるか否かを検出する検出器７と、次数・予測値メモリ
２からの次数１０３及び予測値出力１０４ないしは、次
数・予測値制御回路６からの更新信号１０８一時記憶す
る次数・予測値レジスタ８ｂを設け、この出力を領域幅
テーブル４及び予測変換器３の入力としている点であ
る。

【００５６】図１０は、算術符号器５の内部構成を示す
ブロック構成図である。図において、５ａは数直線上の
有効領域Ａｉを記憶するＡレジスタ、５ｂはＭＰＳ領域
幅１１７を計算する減算器、５ｃは下界値座標１１５を
記憶するＣレジスタ、５ｄはＬＰＳの場合のＣレジスタ
値１１６を計算する加算器、５ｅはＣレジスタのオーバ
ーフロー（シフトアウト）信号であるキャリ出力１１７
を一時記憶してＣレジスタ５ｃ更新時に桁上がりの処理
を行うとともに、記憶した符号ビットの内容が連続した
８個の“１”になった場合には最下位ビットの下から
“０”を挿入して以後の桁上がり処理の影響をこの挿入
“０”以下に抑える処理（以後ビットスタッフ処理と呼
ぶ）を行うための符号レジスタ、５ｆはこの算術符号器
５の動きを制御するタイミング制御回路である。

【００５７】次に、本実施例の動作について説明する。
図１１は本実施例の動作例を示すタイミング図である。
まず、符号化対象シンボルが情報源シンボル１０１とし
て本符号化装置に入力されると、参照シンボル作成器１
においてすでに処理済の図２６に示す１２画素の参照画
素の信号が出力１０２され、当該参照シンボルパターン
における次数及び予測値が次数・予測値メモリ２から読
み出され次数・予測値レジスタ８に記憶される。ここ
で、本実施例では上記参照シンボルパターン作成からレ
ジスタ８に記憶する処理は１０ＭＨＺのシステムクロッ
ク１周期分１００ｎｓｅｃとしている。

【００５８】次数信号１１１は、領域幅テーブル４で図
２８に示す領域幅信号１０６に変換され、予測値信号１
１２は予測変換器３で当該情報源シンボル１０１と排他
的論理和演算が施され予測誤差シンボル１０５が作成さ
れる。この後、上記の有効領域Ａｉ・下界値座標Ｃｉの
演算と次数・予測値の更新が下記の様に行われる。 （１）正規化および次数・予測値の更新がない場合（図
１９ ＃１）上記領域と座標の演算をシステムクロック
１周期で実行される。 （２）正規化があり、次数・予測値の更新がない場合
（図１９ ＃２）正規化を除く領域・座標計算処理がシ
ステムクロック１周期で、正規化がｍクロックで実行さ
れる。

【００５９】（３）正規化がなく、次数・予測値の更新
がある場合（図１９ ＃３）領域と座標の演算をシステ
ムクロック１周期で行った後、次数・予測値メモリ２の
内容を更新する。メモリ更新はシステムクロック１周期
で行う。 （４）正規化と次数・予測値の更新がある場合（図１９
＃４）正規化を除く領域・座標計算処理をシステムク
ロック１周期で行った後、ｍクロックで正規化を行うと
ともに次数・予測値メモリ２の更新を平行して行う。な
おこのとき次のシンボルの座標計算処理は正規化および
メモリ２の更新がともに終了してから行う。

【００６０】ここで、ＬＰＳとＭＰＳの判定を含む領域
計算および座標計算の制御は、予測誤差シンボル１０５
およびＡレジスタ出力１１３のＭＳＢ信号を元に算術符
号器５のタイミング制御回路５ｆで行われ、次数・予測
値メモリ２の更新制御は次数・予測値制御回路６で行わ
れる。

【００６１】符号レジスタ５ｅに於いては桁上がり処理
は、上記（正規化を除く）領域・座標計算に平行して処
理が行われる。正規化時は内部のレジスタのシフトと共
に８ビット目からの桁上がりが符号１０７として出力さ
れる。この時、８ビットの内部レジスタの全ビットが
“１”の場合はタイミング制御回路５ｆに対しビットス
タッフ信号１１９が送られ、正規化クロック１１８が一
時停止されると共にシステムクロック１周期を使って内
部レジスタの１ビットシフト（ＬＳＢシフトイン信号は
“０”とされる）が行われる。

【００６２】上記次数・予測値メモリ２からの読み出し
処理と有効領域Ａｉ・下界値座標Ｃｉの計算は次数・予
測値の更新が行われる可能性があることから、従来、直
列（シリアル）処理とされていた。本実施例では、これ
を以下の様に当該符号化対象シンボルに対する有効領域
Ａｉ・下界値座標Ｃｉの計算と、次の符号化対象シンボ
ルに対する次数・予測値メモリ２からの読み出し処理を
平行して処理する。

【００６３】すなわち、次数・予測値レジスタ８から当
該符号化対象シンボルの次数信号及び予測値信号が出力
されると、次数・予測値メモリ２においては次の符号化
対象シンボルに対する次数及び予測値がシステムクロッ
ク１周期を用いて読み出される。その後、以下のように
処理が行われる。 （１）正規化および次数・予測値の更新がない場合（図
１９ ＃１）上記領域と座標の演算後、次符号化対象シ
ンボルの領域・座標演算に移る。 （２）正規化があり、次数・予測値の更新がない場合
（図１９ ＃２）正規化完了後、次符号化対象シンボル
の領域・座標演算に移る。 （３）正規化がなく、次数・予測値の更新がある場合
（図１９ ＃３）次数・予測値メモリ２の内容の更新
は、検出器７から出力される当該シンボルに対する参照
パターン（参照シンボルパターン１０２を１シンボル分
遅らせたもの）、次数・予測制御回路６からの更新信号
１０８をもとに行う。この時、参照シンボルパターン１
０２（次の符号化対象シンボルに対する信号）と当該符
号化対象シンボルに対する参照パターンが一致する場合
は、検出信号１１０をもとに次数・予測値レジスタの内
容更新が行う。これら内容更新はシステムクロック１周
期で処理されその後、次符号化対象シンボルの領域・座
標演算に移る。 （４）正規化と次数・予測値の更新がある場合（図１９
＃４）次数・予測値の内容更新は（３）同様に行う。
内容更新後正規化処理が完了していない場合にはそれを
待って、次符号化対象シンボルの領域・座標演算に移
る。

【００６４】以上の説明より明らかなように本実施例に
於ける符号化処理時間Ｔは、全シンボル数をＮａ、符号
ビット数をＮｃとすると、 Ｔ＝１００＋１００＊Ｎａ＋１００＊Ｎｃ＋１００＊α
（ｎｓｅｃ） となる。ここでαは、上記（３）のケースで次数及び予
測値更新に必要なクロック数である。そこで、標準的な
解像度水平８画素／ｍｍ、垂直７．７ライン／ｍｍのＡ
４判原稿として、圧縮率を３０と仮定すると Ｎａ＝１７２８＊２３７６ Ｎｃ＝１７２８＊２７３６＊（１／３０） となり、符号化処理時間Ｔは約０．４秒となる。ここ
で、次数・予測値の更新は、全シンボルの１／５０から
１／２００程度であり、上記（３）のケースはしかも予
測結果がＭＰＳ且つ正規化が発生しない場合に限られる
ため、αの影響は無視した。

【００６５】一方、従来の技術による符号化装置では同
様に Ｔ＝（１００＋１００）＊Ｎａ＋１００＊Ｎｃ＋１００
＊α （ｎｓｅｃ） となる。そこで上記同様の条件で計算すれば、符号化処
理時間Ｔは約０．８秒となり、本発明により符号化処理
速度の大幅な向上が実現できることが分かる。

【００６６】次に、図１２は本発明の他の実施例である
符号化装置のブロック構成を示している。図で９は更新
用次数・予測値レジスタ、１０は次数・予測値メモリ２
からの読み出し信号を記憶する次数・予測値レジスタ８
の出力と更新用次数・予測値レジスタ９の出力を選択す
る選択器である。

【００６７】本実施例では、次数・予測値レジスタ８に
は次数・予測値メモリ２からの読み出し信号のみを記憶
し、更新次数・予測値レジスタ９には次数及び予測値の
適応処理後（更新が行われる場合は更新値、行われない
場合は領域計算に用いられた選択器１０出力値）の信号
を記憶し、検出信号１１０により、当該符号化対象シン
ボルの参照パターンが直前の符号化対象シンボルの参照
パターンと同一の場合には更新用次数・予測値レジスタ
９からの出力を、異なる場合には次数・予測値レジスタ
８からの出力を用いて領域幅計算及び予測変換を行うも
のであり、他の処理は図１７の実施例と同様の処理を行
うものである。ただし、検出器７からの検出信号１１０
は図１７の実施例の場合に比べ１シンボル分遅れたもの
となる。

【００６８】次に図１３は第４の本発明の一実施例であ
る復号化装置のブロック構成を示している。図で、１１
は符号ビット系列１０７より領域幅信号１０６を基に予
測誤差シンボル１０５を再生する算術復号器、１２はこ
の予測誤差シンボル１０５と予測値１１２との排他的論
理和演算を行って情報源シンボル１０１を再生する予測
逆変換器である。また、２は図２６の参照画素のうちＡ
を除いた１１画素の参照シンボルパターンを入力しＡが
１及び０の２種類の状態に対する次数及び予測値信号
（それぞれ１０３ａ、１０４ａと１０３ｂ、１０４ｂの
２種類）を出力する次数・予測値メモリであり、８もこ
の出力を受け、同じく２種類の次数・予測値を記憶する
レジスタである。また１３は予測逆変換器１２で再生さ
れた直前の情報源シンボル１０１に応じて２種類の次数
及び予測値のいずれかを選択する選択器であり、また次
数・予測値制御回路６からの更新信号１０８を受け、再
生された情報源シンボルに応じて図２６の参照画素Ａが
１あるいは０のいずれかの次数・予測値メモリ２の内容
及び次数・予測値レジスタ８の内容を更新するための第
１選択更新信号１０８ａ及び第２選択更新信号１０８ｂ
を作成する機能を有している。他の部分は図１の実施例
と同一の回路となっている。

【００６９】図１４はこの算術復号器１１の内部構成を
示すブロック構成図で、１１ａは数直線上の有効領域Ａ
ｉを記憶するＡレジスタ、１１ｂはＭＰＳ領域幅１１４
を計算する減算器、１１ｃは下界値座標を記憶するレジ
スタ、１１ｄはＬＰＳの場合のＣレジスタ値１１６を計
算する減算器、１１ｅは符号ビット系列１０７を一時記
憶し正規化シフトクロック１１８に応じて内部の９ビッ
トレジスタの最上位信号をＣレジスタに送ると共に、記
憶した符号ビットの下位８ビットの内容が連続した８個
の“１”になった場合には符号ビット系列１０７から１
ビット入力して内部９ビットレジスタの最下位の位置で
加算を行うことにより符号器において挿入されたビット
スタッフ信号を削除するスタッフビット除去処理を行う
ための符号レジスタ、１１ｆはこの算術復号器１１の動
きを制御するタイミング制御回路である。

【００７０】次に本実施例の動作について説明する。算
術符号の復号化においては、Ｃレジスタの内容である相
対座標をＣｉ、第ｉ番目の予測誤差シンボルａi 時点で
のＬＰＳの領域幅をＳとすると、 Ｃｉ−１ ＜（Ａｉ−１ − Ｓ）ならばａi はＭＰＳ Ａｉ＝ Ａｉ−１ − Ｓ Ｃｉ＝ Ｃｉ−１ Ｃｉ−１ ≧（Ａｉ−１ − Ｓ）ならばａi はＬＰＳ Ａｉ＝ Ｓ Ｃｉ＝ Ｃｉ−１（Ａｉ−１ − Ｓ） とする。

【００７１】ここで有効領域Ａｉが１／２以下になった
場合には、演算精度を上げるために正規化処理として２
のべき乗倍する。このときＣｉの最下位ビットから符号
化レジスタ１１ｅからキャリ入力信号１１７を入力す
る。 Ａｉ更新値＝Ａｉ＊２m （１／２Ａｉ更新値≦１） Ｃｉ更新値＝Ｃｉ＊２m

【００７２】図１５は本実施例の動作例を示すタイミン
グ図である。まず復号化対象シンボルに対し、図２６の
参照画素のうちＡを除いた１１画素の参照シンボルパタ
ーンを基に、Ａが１及び０の２種類の状態に対する次数
及び予測値をメモリ２から読み出しレジスタ８に記憶す
る。これらの処理はシステムクロック１周期の時間に行
う。その後、直前に再生された情報源シンボルであるＡ
の値によりこの２種類の次数及び予測値の一方を選択し
て当該情報シンボルの再生及び次数・予測値の更新を行
う。

【００７３】予測誤差シンボルａi の再生および有効領
域Ａｉ、相対座標Ｃｉの演算については、まずタイミン
グ制御回路１１ｆにおいて上記の様にＣｉ−１と（Ａｉ
−１−Ｓ）の比較を行ってシンボルａi を（ＭＰＳある
いはＬＰＳ）決定、これに基づきＡｉとＣｉを計算され
てＡレジスタ１１ａおよびＣレジスタ１１ｃに設定され
る。この一連の処理はシステムクロック１周期で行う。
この演算の結果、有効領域Ａｉが１／２未満になる場合
上記正規化の処理がｍクロックで行う。ここで、符号レ
ジスタ１１ｅにおいて記憶した符号ビットの下位８ビッ
トの内容が連続した８個の“１”になった場合には正規
化クロック１１８が一時停止するとともに符号ビット系
列１０７から１ビット入力して内部９ビットレジスタの
最下位の位置で加算が行われる。

【００７４】次数・予測値の更新が必要な場合は、次数
・予測値制御回路６より更新信号が出され、選択器１３
で直前に再生された情報源シンボルの値に基づき参照画
素Ａが１ないし０に対応する選択更新信号（１０８ａ，
１０８ｂ）を生成し、次数・予測値メモリ２の内容を更
新する。また、このとき直前に読み出された次数・予測
値メモリ２の参照パターン１０２が更新用参照シンボル
パターンと一致する場合は、次数・予測値レジスタ８の
内容も同時に更新する。この更新処理は上記Ａレジスタ
とＣレジスタの設定の後行われ、１システムクロック期
間で実行する。

【００７５】そこで、復号化処理時間Ｔは符号化次同様 Ｔ＝１００＋１００＊Ｎａ＋１００＊Ｎｃ＋１００＊α
（ｎｓｅｃ） となり、本実施例においても、従来技術による復号化装
置に比べ大幅な向上が実現できる。

【００７６】また、図１６は他の実施例である復号化装
置のブロック構成を示している。本実施例は図１３同様
にメモリ２の読み出し信号を記憶するレジスタ８ａとは
別に、更新用のレジスタ９を別に設けたものであり、選
択器１０が追加されている。ただし、図１２の実施例同
様、本実施例では図１３の実施例の場合に比べ検出器７
の検出信号出力１１０は１シンボル分遅れたものとな
る。

【００７７】上記実施例では次数及び予測値の更新をＬ
ＰＳとＭＰＳの数を計数して制御する方法を用いたが、
上記ＩＢＭ研究開発情報の様に正規化が行われるタイミ
ングに限って更新制御する方式を用いるようにしても良
い。

【００７８】以下、この第５の発明を図示実施例に基づ
いて説明する。図１７は本発明の一実施例の符号化装置
を示すもので、図１７において、図２５の従来の符号化
装置との相違点は、参照シンボルパターン１０２から直
前の８個の符号化対象シンボルに対する図２６の１２参
照画素全てが“０”（白画素）で且つ、符号化シンボル
も“０”であるか否かを検出する検出器７と、１２参照
画素全てが“０”の時の次数及び予測値を記憶するレジ
スタ８と、検出器７出力とレジスタ８からの１２参照画
素全てが“０”の時の次数が最高次数１６であることを
示すａ１１“０”状態次数信号１１０と同じく予測値が
“０”であることを示すａ１１“０”状態予測信号１１
１の論理積を演算する第１のＡＮＤ回路９が付加された
ことである。

【００７９】図１８は、算術符号器５の内部構成を示す
ブロック構成図である。図において、５ａは数直線上の
有効領域Ａｉを記憶するＡレジスタ、５ｂはＭＰＳ領域
幅１１４を計算する減算器、５ｃは下界値座標１１５を
記憶するＣレジスタ、５ｄはＬＰＳの場合のＣレジスタ
値１１６を計算する加算器、５ｅはＣレジスタのオーバ
ーフロー（シフトアウト）信号であるキャリ出力１１７
を一時記憶してＣレジスタ５ｃ更新時に桁上がりの処理
を行うとともに、記憶した符号ビットの内容が連続した
８個の“１”になった場合には最下位ビットの下から
“０”を挿入して以後の桁上がり処理の影響をこの挿入
“０”以下に抑える処理（以後ビットスタッフ処理と呼
ぶ）を行うための符号レジスタ、５ｆはこの算術符号器
５の動きを制御するタイミング制御回路である。

【００８０】更に、５ｇはＡレジスタ出力が０X １００
０＋０X ０００８を越えていることを検出する領域検出
器、５ｈはこの出力と第１のＡＮＤ回路９の出力である
切替え信号１１２との論理積を演算する第２のＡＮＤ回
路、５ｉはこの第２のＡＮＤ回路出力が１のときは領域
幅信号１０６を８倍する切替え器である。このうち、５
ａから５ｆまでの回路は従来の算術符号器に用いられる
もので、本実施例と従来装置との相違点は５ｇから５ｉ
が追加された時点である。

【００８１】次に、本実施例の動作について説明する。
図１９及び図２０は本実施例の動作例を示すタイミング
図である。説明を容易にするため、連続する８符号化シ
ンボルに対する参照シンボルパターン１０２が全て
“０”ではない場合（以下単にａ１１“０”状態と呼
ぶ）と、連続する８符号化シンボルに対する参照シンボ
ルパターン１０２が全て“０”の場合とに分けて個別に
説明する。

【００８２】まず、ａ１１“０”状態の場合は、予測対
象シンボルが情報源シンボル１０１として本符号化装置
に入力されると、参照シンボル作成器１においてすでに
処理済の図２６に示す１２画素の参照画素の信号が出力
１０２され、検出器７において連続する８符号化シンボ
ルに対する参照シンボルパターンが全て“０”でないこ
とが判定される。そこで検出信号１０９としては“０”
が出力される。これと同時に、次数・予測値メモリ２か
らは当該参照シンボルパターンにおける次数信号１０３
及び予測値信号１０４が出力信号が読み出される。ここ
で、本実施例ではメモリ２の読み出し処理は１０ＭＨＺ
のシステムクロック１周期分１００ｎｓｅｃとしてい
る。

【００８３】次数信号１０３は、領域幅テーブル４で図
２８に示す領域幅信号１０６に変換され、予測値信号１
０４は予測変換器３で当該情報源シンボル１０１と排他
的論理和演算が施され予測誤差シンボル１０５が作成さ
れる。この後、上記の有効領域Ａｉ・下界値座標Ｃｉの
演算と次数・予測値の更新が下記の様に行われる。 （１）正規化および次数・予測値の更新がない場合（図
１９ ＃１）上記領域と座標の演算をシステムクロック
１周期で実行される。 （２）正規化があり、次数・予測値の更新がない場合
（図１９ ＃２）正規化を除く領域・座標計算処理がシ
ステムクロック１周期で、正規化がｍクロックで実行さ
れる。 （３）正規化がなく、次数・予測値の更新がある場合
（図１９ ＃３）領域と座標の演算をシステムクロック
１周期で行った後、次数・予測値メモリ２の内容を更新
する。メモリ更新はシステムクロック２周期で行う。 （４）正規化と次数・予測値の更新がある場合（図１９
＃４）正規化を除く領域・座標計算処理をシステムク
ロック１周期で行った後、ｍクロックで正規化を行うと
ともに次数・予測値メモリ２の更新を平行して行う。な
おこのとき次のシンボルの処理は正規化およびメモリ２
の更新がともに終了してから行う。

【００８４】ここで、ａ１１“０”状態で次数・予測値
の更新が行われるときには、次数・予測値メモリ２と同
時にａ１１“０”状態用の次数・予測値レジスタ８の内
容も更新される。

【００８５】ＬＰＳとＭＰＳの判定を含む領域計算およ
び座標計算の制御は、予測誤差シンボル１０５およびＡ
レジスタ出力１１３のＭＳＢ信号を元に算術符号器５の
タイミング制御回路５ｆで行われ、次数・予測値メモリ
２の更新制御は次数・予測値制御回路６で行われる。

【００８６】符号レジスタ５ｅに於いては桁上がり処理
は、上記（正規化を除く）領域・座標計算に平行して処
理が行われる。正規化時は内部のレジスタのシフトと共
に８ビット目からの桁上がり符号１０７として出力され
る。この時、８ビットの内部レジスタの全ビットが
“１”の場合はタイミング制御回路５ｆに対しビットス
タッフ信号１１９が送られ、正規化クロック１１８が一
時停止されると共にシステムクロック１周期を使って内
部レジスタの１ビットシフト（ＬＳＢシフトイン信号は
“０”とされる）が行われる。

【００８７】８連続符号化シンボルに対する参照シンボ
ルパターン１０２が全て“０”の場合は、第１及び第２
のＡＮＤ回路により算術演算を一括処理するか否かが判
断される。即ち、第２のＡＮＤ回路５ｈ出力１２１は、
対応する８符号化シンボルが全て“０”（検出信号１０
９が“１”）、且つａ１１“０”状態の次数が１６（ａ
１１“０”状態次数信号１１０が“１”）、且つ同状態
の予測値が“０”（ａ１１“０”状態予測値“１”）場
合に、“１”となる。これが“０”の場合は上記同様図
１１に示すタイミングで処理される。

【００８８】一括処理の場合は、切替え器５ｉで領域幅
信号１０６が８倍され、“０X ０００８”が減算器５ｂ
の減算入力１２３とされ算術演算が行われる。直前のＡ
レジスタ出力１１３は、０X ０００８を越えており、検
算処理を行っても０X １０００以上となるため正規化処
理は発生しない。また次数及び予測値の更新も生じない
ため、引き続き次符号化シンボル、すなわち９画素目の
符号化が実行される。この領域演算処理はシステムクロ
ック１サイクルで可能である。この処理の動作を図４に
示す。

【００８９】上記では、連続する８参照シンボルパター
ン１０２を全て“０”あるいはそれ以外の場合を別々に
説明したが、実際の画像信号符号化では、これらは混在
して起こる。このため、動作タイミングとしては、図１
１と図１２の各ケースを組み合わせた形となる。

【００９０】以上の説明より明らかなように、本実施例
に於ける符号化処理時間Ｔは、一括処理が可能な場合す
なわち、８連続符号化対象画素に対する参照シンボルパ
ターンが全て“０”、且つ対応する８符号化シンボルが
全て“０”、且つａ１１“０”状態の次数が１６、且つ
同状態の予測値が“０”、且つ有効領域幅が０X １００
０＋０X ０００８を越えている場合の符号化対象シンボ
ル数をＮａ、それ以外の符号化対象シンボル数をＮｂ符
号、符号ビット数をＮｃとすると、 Ｔ＝１００（Ｎａ／８＋Ｎｂ）＋１００＊（Ｎａ／８＋Ｎｂ） ＋１００＊Ｎｃ＋１００＊α （ｎｓｅｃ） となる。ここでαは、上記（３）の次数・予測値の更新
の際に必要な所要クロック数である。

【００９１】そこで、標準的な解像度水平８画素／ｍ
ｍ、垂直７．７ライン／ｍｍのＡ４判原稿として、一括
処理可能な画素の割合を２／３、圧縮率を３０と仮定す
ると Ｎａ＝１７２８＊２３７６（２／３） Ｎｂ＝１７２８＊２３７６＊（１／３） Ｎｃ＝１７２８＊２７３６＊（１／３０） となり、符号化処理時間Ｔは約０．３５秒となる。ここ
で、次数・予測値の更新は、全シンボルの１／５０から
１／２００程度であるため、αの影響は無視した。

【００９２】一方、従来の技術による符号化装置では上
記式で Ｎａ＝０ Ｎｂ＝１７２８＊２３７６ Ｎｃ＝１７２８＊２７３６＊（１／３０） とすれば、符号化処理時間Ｔは約０．８３秒となり、本
発明により符号化処理速度の大幅な向上が実現できるこ
とが分かる。

【００９３】次に図２１は第６の発明の一実施例である
復号化装置のブロック構成を示している。図で、１０は
符号ビット系列１０７より領域幅信号１０６を基に予測
誤差シンボル１０５を再生する算術復号器、１１はこの
予測誤差シンボル１０５と予測値１０４との排他的論理
和演算を行って情報源シンボル１０１を再生する予測逆
変換器である。１２は算術復号器１０からの一括処理識
別信号１２１を受け通常処理の場合は予測逆変換器１１
出力を、一括処理の場合は８連続の“０”信号を情報源
シンボル１０１として出力する情報シンボル切替え器
（選択器）で、他の部分は図１の実施例と同一の回路で
ある。

【００９４】図２２はこの算術復号器１１の内部構成を
示すブロック構成図で、１０ａは数直線上の有効領域Ａ
ｉを記憶するＡレジスタ、１０ｂはＭＰＳ領域幅１１７
を計算する減算器、１０ｃは下界値座標を記憶するレジ
スタ、１０ｄはＬＰＳの場合のＣレジスタ値１１９を計
算する減算器、１０ｅは符号ビット系列１０７を一時記
憶し正規化シフトクロック１２２に応じて内部の９ビッ
トレジスタの最上位信号をＣレジスタに送ると共に、記
憶した符号ビットの下位８ビットの内容が連続した８個
の“１”になった場合には符号ビット系列１０７から１
ビット入力して内部９ビットレジスタの最下位の位置で
加算を行うことにより符号器において挿入されたビット
スタッフ信号を削除するスタッフビット除去処理を行う
ための符号レジスタ、１０ｆはこの算術復号器１０の動
きを制御するタイミング制御回路である。更に、１０ｇ
はＡレジスタ出力が０X １０００＋０X ０００８を越え
ていることを検出する領域検出器、１０ｈはこの出力と
第１のＡＮＤ回路９の出力である切替え信号１１２との
論理積を演算する第２のＡＮＤ回路、１０ｉはこの第２
のＡＮＤ回路出力が１のときは領域幅信号１０６を８倍
する切替え器である。

【００９５】次に本実施例の動作について説明する。算
術符号の復号化においては、Ｃレジスタの内容である相
対座標をＣｉ、第ｉ番目の予測誤差シンボルａi 時点で
のＬＰＳの領域幅をＳとすると、 Ｃｉ−１ ＜（Ａｉ−１ − Ｓ）ならばａi はＭＰＳ Ａｉ＝ Ａｉ−１ − Ｓ Ｃｉ＝ Ｃｉ−１ Ｃｉ−１ ≧（Ａｉ−１ − Ｓ）ならばａi はＬＰＳ Ａｉ＝ Ｓ Ｃｉ＝ Ｃｉ−１（Ａｉ−１ − Ｓ） とする。

【００９６】ここで有効領域Ａｉが１／２以下になった
場合には、演算精度を上げるために正規化処理として２
のべき乗倍する。このときＣｉの最下位ビットから符号
レジスタ１０ｅからキャリ入力信号１１７を入力する。 Ａｉ更新値＝Ａｉ＊２m （１／２Ａｉ更新値≦１） Ｃｉ更新値＝Ｃｉ＊２m

【００９７】図２３及び図２４は本実施例の動作例を示
すタイミング図である。図２３は図１９同様通常の処理
を行う場合を、図２４は一括処理を行う場合を示す。参
照シンボルパターン１０２の作成、次数・予測値の作成
及び更新動作は図１の実施例と同一である。

【００９８】次に、通常の処理の場合、予測誤差シンボ
ルａi の再生及び有効領域Ａi 、相対座標Ｃｉの演算に
ついては、まずタイミング制御回路１０ｆにおいて上記
の様にＣｉ−１と（Ａｉ−１−Ｓ）の比較が行われてシ
ンボルａi が（ＭＰＳあるいはＬＰＳ）決定、これに基
づきＡｉとＣｉを計算されてＡレジスタ１０ａおよびＣ
レジスタ１０ｃに設定される。この一連の処理はシステ
ムクロック１周期で行われる。この演算の結果、有効領
域Ａｉが１／２未満になる場合上記正規化の処理がｍク
ロックで行われる。このとき、符号レジスタ１０ｅにお
いて記憶した符号ビットの下位８ビットの内容が連続し
た８個の“１”になった場合には正規化クロック１１８
が一時停止するとともに符号ビット系列１０７から１ビ
ット入力して内部９ビットレジスタの最下位の位置で加
算が行われる。

【００９９】一括処理の場合、即ち、情報源シンボルの
復元が完了していない画素を除き、８連続符号化対象画
素に対する参照シンボルパターンが全て“０”、（検出
信号１０９が“１”）で、且つａ１１“０”の状態の次
数が１６（ａ１１“０”状態次数信号１１０が
“１”）、且つ同状態の予測値が“０”（ａ１１“０”
状態予測値信号１１１が“１”）、且つ有効領域幅１１
３が０X １０００＋０X ０００８を越えている（領域検
出器出力１２０が“１”）の場合には図１９の場合同
様、切替え器１０ｉによって領域幅減算用信号１２２と
して“０X ０００８”が用いられ、８連続シンボルに対
する算術演算が行われる。この処理は図１９同様システ
ムクロック１周期で行われる。この時復元される情報源
シンボル１０１としては予測逆変換器１１出力に関わら
ず、８連続“０”が情報源シンボル切替え器１２より出
力される。

【０１００】そこで、復号化処理時間Ｔは符号化時同様 Ｔ＝１００（Ｎａ／８＋Ｎｂ）＋１００＊（Ｎａ／８＋Ｎｂ） ＋１００＊Ｎｃ＋１００＊α （ｎｓｅｃ） となり、本実施例においても、従来技術による復号化装
置に比べ大幅な向上が実現できる。

【０１０１】また、上記実施例では参照シンボルパター
ンとして全て“０”の状態のみ特別のレジスタを設けて
処理の高速化を図ったが、さらに例えば参照シンボルパ
ターンが全て“１”の状態などを含め、複数個のレジス
タを設けるようにしても良い。更に、本実施例では一括
処理は次数が最上位１６の場合のみとしたが、例えば１
５次の場合にも効領域幅１３が０X １０００＋０X １０
００を領域検出器５ｇの判定基準として用いることによ
り同様の一括処理としても良い。

【０１０２】更に、上記実施例では特定のシンボルパタ
ーン状態における次数及び予測値についても次数・予測
値メモリ２から読み出す処理としたが、第１の発明同様
に次数及び予測値の切替え回路を設け、参照シンボルパ
ターンが全て“０”の場合は次数・予測値メモリ２の読
み出し、更新を行わない形としても良い。

【０１０３】また、上記実施例では次数及び予測値の適
応化をＭＰＳあるいはＬＰＳ発生数に基づいて行う方式
を示したが、上記ＩＢＭ研究開発情報記載の様に、正規
化が発生した時点のシンボルがＭＰＳかＬＰＳに応じて
行う方式に適用しても上記同様の効果を奏する。

【０１０４】

【発明の効果】請求項１及び請求項２の発明に係る符号
化装置は、参照シンボルのパターンに対応して、上記符
号化対象シンボルの予測値と予測一致率に基づく識別子
である次数とを記憶するメモリと、参照シンボルのパタ
ーンが特定のパターンであることを検出する検出器と、
前記特定のパターンに対する予測値と次数を記憶するレ
ジスタと、前記検出器出力に基づき、前記メモリとレジ
スタ出力を選択する選択器と、この選択器より出力され
た予測値・次数情報を基に符号化対象シンボルを符号化
する算術符号化手段と、上記符号化対象シンボルを予測
一致しているか否かを判定する判定手段と、その判定結
果に基づいて該参照シンボルパターンに対する予測値お
よび次数を書き換える次数・予測値制御回路とを備えた
ので、参照シンボルのパターンが特定のパターンにある
場合には次数・予測値の読みだし及び更新に前記レジス
タ出力を選択し、それ以外のパターンではメモリからの
出力信号を選択してい用いることができるため符号化速
度が向上するという効果がある。

【０１０５】請求項３及び請求項４の発明に係る復号化
装置は、参照シンボルのパターンに対応して上記復合化
対象シンボルの予測値と予測一致率に基づく識別子であ
る次数とを記憶するメモリと、参照シンボルのパターン
が特定のパターンであることを検出する検出器と、前記
特定のパターンに対する予測値と次数を記憶するレジス
タと、前記検出器出力に基づき、前記メモリとレジスタ
出力を選択する選択器と、この選択器より出力された予
測値・次数情報を基に符号ビット系列を復合化する算術
復合化手段と、上記復合化対象シンボルが予測一致して
いるか否かを判定する判定手段と、その決定結果に基づ
いて該参照シンボルパターンに対する予測値および次数
を書き換える次数・予測値制御回路とを備えたので、参
照シンボルのパターンが特定のパターンにある場合には
次数・予測値の読みだし及び更新に前記レジスタ出力を
選択し、それ以外のパターンではメモリからの出力信号
を選択してい用いることできるため復号化速度が向上す
るという効果がある。

【０１０６】請求項５の発明に係る符号化装置は、参照
シンボルのパターンに対応して上記符号化対象シンボル
の予測値と予測一致率に基づく識別子である次数とを記
憶するメモリと、このメモリから読み出された当該符号
化対象シンボルの予測値および次数を記憶する次数・予
測値レジスタと、上記符号化対象シンボルが予測一致し
ているか否かを判定する判定手段と、その判定結果に基
づいて該参照シンボルパターンにおける前記メモリの予
測値及び次数を書き換える次数・予測値制御回路と、上
記符号化対象シンボルに対する参照シンボルパターンと
直前のシンボルに対する参照シンボルパターンの比較結
果に従って、上記次数・予測値レジスタの内容を更新す
る検出器と、上記次数・予測値レジスタに記憶された予
測値・次数情報をもとに符号化対象シンボルを符号化す
る算術符号化手段とを備えたので、符号化処理に用いる
予測値及び次数として、符号化対象シンボルに対する参
照シンボルパターンと直前のシンボルに対する参照シン
ボルとの比較結果に従って、次数・予測値レジスタの内
容を更新した後、更新後の予測値・次数情報をもとに符
号化対象シンボルを符号化することができるため符号化
速度が向上するという効果がある。

【０１０７】請求項６の発明に係る符号化装置は、参照
シンボルのパターンに対応して上記符号化対象シンボル
の予測値と予測一致率によって基づく識別子である次数
とを記憶するメモリと、上記符号化対象シンボルが予測
一致しているか否かを判定する判定手段と、その判定結
果に基づいて該参照シンボルパターンにおける前記メモ
リの予測値及び次数を書き換える次数・予測値制御回路
と、直前の符号化対象シンボルに対する書き換え後予測
値および次数を記憶するレジスタと、上記符号化対象シ
ンボルに対する参照シンボルパターンと直前のシンボル
に対する参照シンボルパターンの比較結果に従って、上
記メモリからの次数・予測値または、上記直前の符号化
対象シンボルに対する予測値および次数を記憶するレジ
スタの何れかを選択する選択器と、この選択器出力をも
とに、符号化対象シンボルを符号化する算術符号化手段
とを備えたので、符号化処理に用いる予測値及び次数信
号として、符号化対象シンボルに対する参照シンボルパ
ターンと直前のシンボルに対する参照シンボルとが一致
しているか否かにより、直前の符号化対象シンボルに対
する、書き換え処理後の予測値及び次数ないしは、メモ
リからの出力信号をそれぞれ選択して用いることができ
るため符号化速度が向上するという効果がある。

【０１０８】請求項７及び請求項８の発明によれば、参
照シンボルのパターンに対応して上記復合化対象シンボ
ルの予測値と予測一致率に基づく識別子である次数とを
記憶し、複数の参照シンボルパターンに対応した予測値
および次数を並列に出力するメモリと、複数個の参照シ
ンボルパターンに対するメモリ出力のうちの１組の予測
値および次数を選択出力する選択器と、この選択された
次数・予測値を基に符号化ビット系列を復号化する算術
復号化手段と、上記メモリの出力を記憶するレジスタ
と、上記復号化対象シンボルが予測一致しているか否か
を判定する判定手段と、その決定結果に基づいて該参照
シンボルパターンに対する予測値および次数を書き換え
る次数・予測値制御回路と、上記符号化対象シンボルに
対する参照シンボルパターンと直前のシンボルに対する
参照シンボルパターンの比較結果に従って、上記次数・
予測値レジスタの内容を更新する検出器とを備えたの
で、復号化処理に用いる予測値及び次数信号として、復
号化対象シンボルに対する参照シンボルのパターンと直
前のシンボルに対する参照シンボルとが一致しているか
否かにより、直前の復号化対象シンボルに対する、書き
換え処理後の予測値及び次数ないしは、メモリからの出
力信号をそれぞれ選択して用いることができるため復号
化速度が向上するという効果がある。

【０１０９】請求項７及び請求項９の発明によれば、参
照シンボルのパターンに対応して上記復合化対象シンボ
ルの予測値と予測一致率に基づく識別子である次数とを
記憶し、複数の参照シンボルパターンに対応した予測値
および次数を並列に出力するメモリと、複数個の参照シ
ンボルパターンに対するメモリ出力のうちの１組の予測
値および次数を選択出力する選択器と、この選択された
次数・予測値を基に符号化ビット系列を復号化する算術
復号化手段と、上記復合化対象シンボルが予測一致して
いるか否かを判定する判定手段と、その決定結果に基づ
いて該参照シンボルパターンに対する予測値および次数
を書き換える次数・予測値制御回路と、直前の復号化対
象シンボルに対する書き換え後の予測値および次数を記
憶するレジスタと、復号化対象シンボルに対する参照シ
ンボルパターンと直前のシンボルに対する参照シンボル
パターンが一致するか否かを検出する検出器と、この検
出器出力に基づき、上記選択器により選択された次数・
予測値または、上記直前の復号化対象シンボルに対する
予測値および次数を記憶するレジスタからの次数・予測
値の何れかを選択する第２の選択器を備えたので、復号
化処理に用いる予測値及び次数信号として、復号化対象
シンボルに対する参照シンボルのパターンと直前のシン
ボルに対する参照シンボルとが一致しているか否かによ
り、選択器により選択された次数・予測値または直前の
復号化対象シンボルに対する書き換え処理後の予測値及
び次数ないしは、次数・予測値を記憶するレジスタから
の出力信号をそれぞれ選択して用いることができるため
復号化速度が向上するという効果がある。

【０１１０】請求項１０及び請求項１１の発明によれ
ば、参照シンボルのパターンに対応して、上記符号化対
象シンボルの予測値と予測一致率に基づく識別子である
次数とを記憶するメモリと、連続する複数個の符号化対
象シンボルに対する参照シンボルのパターンが全て特定
のパターンであり且つ全ての符号化対象シンボルが予測
一致することを検出する検出器と、上記検出器出力を基
に、上記メモリに記憶された予測値・次数情報により符
号化対象シンボルを１シンボルずつ符号化するか、ある
いは上記複数個の符号化対象シンボルを一括して符号化
するかの処理を切り替えて動作する算術符号化手段と、
上記符号化対象シンボルを予測一致しているか否かを判
定する判定手段と、その決定結果に基づいて該参照シン
ボルパターンにおける前記メモリの予測値及び次数を書
き換える次数・予測値制御回路とを備えたので、連続す
る複数個の符号化対象シンボルに対する参照シンボルの
パターンが特定のパターンにある場合には、上記算術符
号器において、複数個のシンボルに対する算術演算を一
括して行うことができるため符号化速度が向上するとい
う効果がある。

【０１１１】請求項１２及び請求項１３の発明によれ
ば、参照シンボルのパターンに対応して復号化対象シン
ボルの予測値と予測一致率に基づく識別子である次数と
を記憶するメモリと、連続する複数個の復号化対象シン
ボルが予測一致すると仮定した場合には該複数個の復号
化対象シンボルに対する参照シンボルのパターンが全て
特定のパターンであることを検出する検出器と、上記検
出器出力を基に、上記メモリに記憶された予測値・次数
情報により符号化対象シンボルを１シンボルずつ符号化
するか、あるいは上記複数個の復号化対象シンボルを一
括して復号化するかの処理を切り替えて動作する算術復
号化手段と、上記復号化対象シンボルを予測一致してい
るか否かを判定する判定手段と、その決定結果に基づい
て該参照シンボルパターンに対する予測値および次数を
書き換える次数・予測値制御回路とを備えたので、連続
する複数個の復号化対象シンボルに対する参照シンボル
のパターンが特定のパターンにある場合には、上記算術
符号器において複数個のシンボルに対する算術演算を一
括して行うことができるため復号化速度が向上するとい
う効果がある。

【図面の簡単な説明】

【図１】第１本発明の一実施例による符号化装置のブロ
ック構成図である。

【図２】本実施例における算術符号器の内部構成を示す
ブロック構成図である。

【図３】本実施例による動作例を示すタイミング図であ
る。

【図４】同じく本実施例による動作例を示すタイミング
図である。

【図５】第２発明の一実施例を示す復号化装置のブロッ
ク構成図である。

【図６】本実施例における算術復号器の内部構成を示す
ブロック構成図である。

【図７】本実施例による動作例を示すタイミング図であ
る。

【図８】本実施例による動作例を示すタイミング図であ
る。

【図９】第３の発明の一実施例による符号化装置のブロ
ック構成図である。

【図１０】図９の実施例における算術符号器の内部構成
を示すブロック構成図である。

【図１１】図９の実施例による動作例を示すタイミング
図である。

【図１２】本発明の他の実施例による符号化装置のブロ
ック図である。

【図１３】第４発明の一実施例を示す復号化装置のブロ
ック構成図である。

【図１４】図１３の実施例における算術復号器の内部構
成を示すブロック構成図である。

【図１５】図１３の実施例による動作例を示すタイミン
グ図である。

【図１６】本発明の他の実施例を示す復号化装置のブロ
ック図である。

【図１７】第５の発明の一実施例による符号化装置のブ
ロック構成図である。

【図１８】図１７の実施例における算術符号器の内部構
成を示すブロック構成図である。

【図１９】図１７の実施例による動作例を示すタイミン
グ図である。

【図２０】図１７の実施例による動作例を示すタイミン
グ図である。

【図２１】第６の発明の一実施例を示す復号化装置のブ
ロック構成図である。

【図２２】図２１の実施例における算術復号器の内部構
成を示すブロック構成図である。

【図２３】図２１の実施例による動作例を示すタイミン
グ図である。

【図２４】図２１の実施例による他の動作例を示すタイ
ミング図である。

【図２５】従来の技術による符号化装置のブロック構成
図である。

【図２６】符号化に利用される参照シンボルの位置を示
す図である。

【図２７】次数・予測値テーブルの内容を示す図であ
る。

【図２８】領域幅テーブルの内容を示す図である。

【符号の説明】

２ 次数・予測値メモリ ３ 予測変換器 ５ 算術符号器 ６ 次数・予測値制御回路 ７ 検出器 ８ 次数・予測値レジスタ ９，１２ 選択器 １０ 算術復号器 １１ 予測逆変換器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 智広 神奈川県鎌倉市大船五丁目１番１号 三菱 電機株式会社 通信システム研究所内 (72)発明者 小野 文孝 神奈川県鎌倉市大船五丁目１番１号 三菱 電機株式会社 通信システム研究所内 (56)参考文献 特開 平２−305225（ＪＰ，Ａ) 特開 平２−202267（ＪＰ，Ａ) 特開 平２−65373（ＪＰ，Ａ) 米国特許5313204（ＵＳ，Ａ) 欧州特許出願公開510627（ＥＰ，Ａ)

Claims (13)

【特許請求の範囲】
1. 【請求項１】 情報源の出力シンボル系列の予め定めて
   おいた位置の複数の参照シンボルのパターンから符号化
   対象シンボルの予測を行ってその予測誤差信号を符号化
   する符号化装置において、参照シンボルのパターンに対
   応して、上記符号化対象シンボルの予測値と予測一致率
   に基づく識別子である次数とを記憶するメモリと、参照
   シンボルのパターンが特定のパターンであることを検出
   する検出器と、前記特定のパターンに対する予測値と次
   数を記憶するレジスタと、前記検出器出力に基づき、前
   記メモリとレジスタ出力を選択する選択器と、この選択
   器より出力された予測値・次数情報を基に符号化対象シ
   ンボルを符号化する算術符号化手段とを備えたことを特
   徴とする符号化装置。
2. 【請求項２】 上記符号化対象シンボルを予測一致して
   いるか否かを判定する判定手段と、その判定結果に基づ
   いて該参照シンボルパターンに対する予測値および次数
   を書き換える次数・予測値制御回路とを備えたことを特
   徴とする請求項第１項記載の符号化装置。
3. 【請求項３】 情報源の出力シンボル系列の予め定めて
   おいた位置の複数の参照シンボルのパターンから符号化
   対象シンボルの予測を行ってその予測誤差信号を符号化
   した符号ビット系列を復号化する復号化装置において、
   参照シンボルのパターンに対応して上記復合化対象シン
   ボルの予測値と予測一致率に基づく識別子である次数と
   を記憶するメモリと、参照シンボルのパターンが特定の
   パターンであることを検出する検出器と、前記特定のパ
   ターンに対する予測値と次数を記憶するレジスタと、前
   記検出器出力に基づき、前記メモリとレジスタ出力を選
   択する選択器と、この選択器より出力された予測値・次
   数情報を基に符号ビット系列を復合化する算術復合化手
   段を備えることを特徴とする復号化装置。
4. 【請求項４】 上記復合化対象シンボルが予測一致して
   いるか否かを判定する判定手段と、 その決定結果に基づいて該参照シンボルパターンに対す
   る予測値および次数を書き換える次数・予測値制御回路
   とを備えたことを特徴とする請求項第３項記載の復合化
   装置。
5. 【請求項５】 情報源の出力シンボル系列の予め定めて
   おいた位置の複数の参照シンボルのパターンから符号化
   対象シンボルの予測を行ってその予測誤差信号を符号化
   する符号化装置において、 参照シンボルのパターンに対応して上記符号化対象シン
   ボルの予測値と予測一致率に基づく識別子である次数と
   を記憶するメモリと、 このメモリから読み出された当該符号化対象シンボルの
   予測値および次数を記憶する次数・予測値レジスタと、 上記符号化対象シンボルが予測一致しているか否かを判
   定する判定手段と、 その判定結果に基づいて該参照シンボルパターンにおけ
   る前記メモリの予測値及び次数を書き換える次数・予測
   値制御回路と、 上記符号化対象シンボルに対する参照シンボルパターン
   と直前のシンボルに対する参照シンボルパターンの比較
   結果に従って、上記次数・予測値レジスタの内容を更新
   する検出器と、 上記次数・予測値レジスタに記憶された予測値・次数情
   報をもとに符号化対象シンボルを符号化する算術符号化
   手段とを備えたことを特徴とする符号化装置。
6. 【請求項６】 情報源の出力シンボル系列の予め定めて
   おいた位置の複数の参照シンボルのパターンから符号化
   対象シンボルの予測を行ってその予測誤差信号を符号化
   する符号化装置において、 参照シンボルのパターンに対応して上記符号化対象シン
   ボルの予測値と予測一致率によって基づく識別子である
   次数とを記憶するメモリと、 上記符号化対象シンボルが予測一致しているか否かを判
   定する判定手段と、 その判定結果に基づいて該参照シンボルパターンにおけ
   る前記メモリの予測値及び次数を書き換える次数・予測
   値制御回路と、 直前の符号化対象シンボルに対する書き換え後予測値お
   よび次数を記憶するレジスタと、 上記符号化対象シンボルに対する参照シンボルパターン
   と直前のシンボルに対する参照シンボルパターンの比較
   結果に従って、上記メモリからの次数・予測値または、
   上記直前の符号化対象シンボルに対する予測値および次
   数を記憶するレジスタの何れかを選択する選択器と、 この選択器出力をもとに、符号化対象シンボルを符号化
   する算術符号化手段とを備えたことを特徴とする符号化
   装置。
7. 【請求項７】 情報源の出力シンボル系列の予め定めて
   おいた位置の複数の参照シンボルのパターンから符号化
   対象シンボルの予測を行ってその予測誤差信号を符号化
   した符号ビット系列を復合化する復号化装置において、 参照シンボルのパターンに対応して上記復合化対象シン
   ボルの予測値と予測一致率に基づく識別子である次数と
   を記憶し、複数の参照シンボルパターンに対応した予測
   値および次数を並列に出力するメモリと、 複数個の参照シンボルパターンに対するメモリ出力のう
   ちの１組の予測値および次数を選択出力する選択器と、
   この選択された次数・予測値を基に符号化ビット系列を
   復号化する算術復号化手段を備えたことを特徴とする復
   号化装置。
8. 【請求項８】 上記メモリの出力を記憶するレジスタ
   と、 上記復号化対象シンボルが予測一致しているか否かを判
   定する判定手段と、 その決定結果に基づいて該参照シンボルパターンに対す
   る予測値および次数を書き換える次数・予測値制御回路
   と、 上記復号化対象シンボルに対する参照シンボルパターン
   と直前のシンボルに対する参照シンボルパターンの比較
   結果に従って、上記次数・予測値レジスタの内容を更新
   する検出器とを備えたことを特徴とする請求項第７項記
   載の復号化装置。
9. 【請求項９】 上記復合化対象シンボルが予測一致して
   いるか否かを判定する判定手段と、 その決定結果に基づいて該参照シンボルパターンに対す
   る予測値および次数を書き換える次数・予測値制御回路
   と、 直前の復号化対象シンボルに対する書き換え後の予測値
   および次数を記憶するレジスタと、 復号化対象シンボルに対する参照シンボルパターンと直
   前のシンボルに対する参照シンボルパターンが一致する
   か否かを検出する検出器と、 この検出器出力に基づき、上記選択器により選択された
   次数・予測値または、上記直前の復号化対象シンボルに
   対する予測値および次数を記憶するレジスタからの次数
   ・予測値の何れかを選択する第２の選択器を備えたこと
   を特徴とする請求項第７項記載の復合化装置。
10. 【請求項１０】 情報源の出力シンボル系列の予め定め
    ておいた位置の複数の参照シンボルのパターンから符号
    化対象シンボルの予測を行ってその予測誤差信号を符号
    化する符号化装置において、 参照シンボルのパターンに対応して、上記符号化対象シ
    ンボルの予測値と予測一致率に基づく識別子である次数
    とを記憶するメモリと、 連続する複数個の符号化対象シンボルに対する参照シン
    ボルのパターンが全て特定のパターンであり且つ全ての
    符号化対象シンボルが予測一致することを検出する検出
    器と、 上記検出器出力を基に、上記メモリに記憶された予測値
    ・次数情報により符号化対象シンボルを１シンボルずつ
    符号化するか、あるいは上記複数個の符号化対象シンボ
    ルを一括して符号化するかの処理を切り替えて動作する
    算術符号化手段を備えたことを特徴とする符号化装置。
11. 【請求項１１】 上記符号化対象シンボルを予測一致し
    ているか否かを判定する判定手段と、 その決定結果に基づいて該参照シンボルパターンにおけ
    る前記メモリの予測値及び次数を書き換える次数・予測
    値制御回路とを備えたことを特徴とする請求項第１０項
    記載の符号化装置。
12. 【請求項１２】 情報源の出力シンボル系列の予め定め
    ておいた位置の複数の参照シンボルのパターンから符号
    化対象シンボルの予測を行ってその予測誤差信号を符号
    化する符号ビット系列を復号化する復号化装置におい
    て、 参照シンボルのパターンに対応して復号化対象シンボル
    の予測値と予測一致率に基づく識別子である次数とを記
    憶するメモリと、 連続する複数個の復号化対象シンボルが予測一致すると
    仮定した場合には該複数個の復号化対象シンボルに対す
    る参照シンボルのパターンが全て特定のパターンである
    ことを検出する検出器と、 上記検出器出力を基に、上記メモリに記憶された予測値
    ・次数情報により符号化対象シンボルを１シンボルずつ
    符号化するか、あるいは上記複数個の復号化対象シンボ
    ルを一括して復号化するかの処理を切り替えて動作する
    算術復号化手段を備えたことを特徴とする復号化装置。
13. 【請求項１３】 上記復号化対象シンボルを予測一致し
    ているか否かを判定する判定手段と、 その決定結果に基づいて該参照シンボルパターンに対す
    る予測値および次数を書き換える次数・予測値制御回路
    とを備えたことを特徴とする請求項第１２項記載の復号
    化装置。