JPH0797301B2

JPH0797301B2 - 差動電圧源

Info

Publication number: JPH0797301B2
Application number: JP1174320A
Authority: JP
Inventors: リナルド・カステロ; マルコ・フエロー; フランコ・サレルノ; ルチアーノ・トマシニ
Original assignee: エス・ジ・エスートムソンマイクロエレクトロニクスエス・ピ・エ
Priority date: 1988-07-12
Filing date: 1989-07-07
Publication date: 1995-10-18
Anticipated expiration: 2010-10-18
Also published as: EP0350857A1; US4926138A; EP0350857B1; IT8867656A0; DE68919764D1; IT1223685B; DE68919764T2; JPH0259912A

Description

【発明の詳細な説明】本発明は集積回路技術、特に差動電圧源（完全差動基準
電圧源）に係わる。

周知のように、フイルタ、アナログ−デイジタル及びデ
イジタル−アナログ変換器のような高精密アナログ回路
を履行するための完全差動回路は近年開発された。特
に、ハイブリッドCMOS技術では、同一の基板がアナログ
及びデイジタル回路の間で共有されている。

この傾向は、電源ライン上にある雑音に対する差動回路
の高い免疫性、並びに、相補形出力電圧の使用による２
倍のダイナミツクレンジに起因している。差動回路の利
点は、唯一の低い値の電源電圧が利用できるときに特に
明白である。

ハイブリッドCMOS技術システムにおいて共通に使用され
るアナログ回路である精密基準電圧源は、もしも差動形
態において履行されるならば、特に有利である。実際問
題として、かかる場合において、それは、高い周波数で
の高い雑音免疫性を呈する他の異なるブロツクにもじか
に接続できる。

集積回路技術において、標準のCMOS技術に通常ある寄生
バイポーラ・トランジスタのバンドギヤツプ電圧を１次
基準電圧として利用できる各種電圧源は知られている。
周知のように、バンドギヤツプ電圧は、第１の近似では
温度に逆比例するように変わる部分をトランジスタのベ
ース・エミツタ電圧から除くことによって得られる電圧
である。この部分は温度に比例して変動し且つ、適当な
係数で倍率された２つ、４つ又は６つなどのベース・エ
ミツタ電圧間の差として得られる電圧から差し引くこと
により、ある温度において、除去される。

かかるバンドギャップ電圧を利用している周知の基準電
圧源では、電源のある基準電位または接地に関した正又
は負の電圧を出力に供給できるが、完全に差動の電圧は
供給できない。例えば、1982年１月７日付、R.イー及び
Y.ツイヴイデスによる“CMOS技術におけるバンドギヤツ
プ基準電圧源”という名称の文献、Vol.18,No.1を参照
のこと。

周知の電圧源によって提示される別な利点はその回路を
履行する演算増幅器のオフセツト電圧に対する感度にあ
る。温度に依存した電圧エラーを減少させる手段として
は別な対策もある。1984年12月発行、固体回路のIEEEジ
ヤーナル、Vol.SC-19,頁892-899,ブペンドラK.アウジヤ
その他による“遠隔通信のためのプログラム可能なCMOS
デユアル・チヤネル・インタフエース処理装置”という
文献に記載されている第１の対策によると、１次基準電
圧の絶対値は一連のいくつかのバイポーラトランジスタ
によって増大される。そうしたトランジスタは演算増幅
器によって駆動されるミラー電流回路によりバイアスさ
れなければならない。その１次基準電圧は高インピーダ
ンス出力であるトランジスタ・ドレインから引き出され
るので、非常に小さな電流しか引き出せない。

別な対策としては、切換えコンデンサ方式を利用した特
殊回路があり、例えば、1983年12月発行、固体回路のIE
EEジヤーナル、Vol.SC-18、頁634-643、B.Sソング及び
P.Rグレイによる“精密曲率補償型バンドギヤツプ基
準”という名称の文献を参照のこと。この回路におい
て、オフセツト電圧値はコンデンサに周期的に蓄積さ
れ、その後、その１次基準電圧から差し引かれる。しか
しながら、この技術の場合、基準電圧は周期的な時間間
隔においてしか利用できないので、連続的利用性が要求
されたり又は標本化率が非常に高いときには不都合であ
る。

前述の不都合は、積分し易くて、低インピーダンス出力
を呈し、平衡したコモンモード負荷を持ち、しかも電源
ラインにあるオフセツト電圧及び高周波雑音によるエラ
ーが最小にされている本発明によって提供される完全差
動基準電圧源によって克服される。

本発明は特許請求の範囲第１項に記述されているような
完全差動基準電圧源を提供する。

本発明の前述の及び他の特徴は、基準電圧源の電気的回
路図を示している好ましき実施例についての以下の記載
から一層明らかとなろう。

この実施例において、使用される演算増幅器は低インピ
ーダンス出力を持つ完全差動型であって、所望のバンド
キヤツプ電圧はその出力電圧間の差として得られ、その
コモンモード値はその増幅器自体の帰還回路によって制
御される。

図でのQ1,Q2,Q3及びQ4は電圧源ΔVbeを形成する４つの
バイポーラトランジスタを示している。それらのコレク
タは接地導体GNDに接続されていて、Q1及びQ2のエミツ
タはQ3及びQ4のベースをそれぞれ駆動するように接続さ
れ、そしてQ1及びQ2のベースは、互いに一緒にされて、
線１に接続されている。線１は、演算増幅器OAの反転出
力すなわち端子VR−に接続され、そこでは負の極性の基
準電圧が利用できる。かかるバイポーラ・トランジスタ
はCMOS N−ウエル技術での寄生コンポーネントとして共
通に利用される。

トランジスタM1,M2及びM3は、線２すなわち端子VR＋に
接続されている演算増幅器非反転出力にある電流によっ
て駆動される電流ミラーを形成し、端子VR＋では、正の
極性の基準電圧が得られる。非反転OA出力によって供給
される電流は、トランジスタM2を通してQ1のエミツタを
バイアスし、トランジスタM3を通してQ2のエミツタをバ
イアスし、抵抗器R3を通してQ3のエミツタをバイアス
し、直列に置かれた抵抗器R1及びR2を通してQ4のエミツ
タをバイアスする。抵抗器R3及びQ3のエミツタに対して
共通な点は非反転入力に接続されていて、抵抗器R1及び
R2に対する共通点は演算増幅器OAの反転入力に接続され
ている。増幅器は出力コモンモード電圧調整に対して基
準として使用される電圧のための入力VCMを具備してい
る。抵抗器R2及びR3は等しい。

トランジスタQ2及びQ4は、Q1又はQ3に等しい10個のトラ
ンジスタを並列に接続することによって形成され、従っ
て、それらの各々では、Q1又はQ3を通して流れる電流の
10分の１に等しいエミツタ電流が得られる。結果的に、
Q2又はQ4のベースとエミツタとの間における電圧VbeはQ
1又はQ3のVbeよりも約60mVだけ低く、増幅器入力間での
電圧を零としたときでの端子R1に確立される電位差は12
0mVに等しい。従って、R1を横切る電流は120/R1 mAであ
って、R2及びR3を横切る電流に等しい。

以下PTATと呼ばれるM2及びM3によって供給される電流
は、トランジスタM7と共に別な電流ミラーを形成するト
ランジスタM6により駆動されるM1を横切るものに等し
い。M7を横切る電流はトランジスタM8によりセットさ
れ、そのトランジスタM8は、トランジスタM12,…,M19に
よって形成されそして電源電圧VDDにより供給される第
３の電流ミラーによって駆動される。

後者の電流ミラーは４つの分岐からなり、各分岐は“カ
スコード”構成において置かれた２つのトランジスタか
らなっている。もっと正確にいうと、４つの分岐は、PT
ATに等しい４つの電流により横切られる対M18-M14,M16-
M12,M17-M13及びM19-M15により形成される。対M16-M12
は、それがトランジスタM10を通して、トランジスタQ1
T,Q2T,Q3T及びQ4Tからなる回路網からの電流を受信する
につれてそのミラーを駆動する分岐を形成する。この回
路網は電圧源ΔVbeを履行し、そしてQ1,Q2,Q3及びQ4か
らなる構造の模写である。バイポーラトランジスタQ1T,
Q2T,Q3T及びQ4Tは接地端子GNDに接続されるコレクタを
持っている。Q3T及びQ4Tは接地されるベースと、Q1T及
びQ2Tのベースにそれぞれ接続されるエミツタを持って
いる。Q1T及びQ2Tのエミツタは、トランジスタM11のチ
ヤネルと、抵抗器R1T及びM10にて形成された直列回路と
を通して、電流ミラーの分岐M17-M13及びM16-M12に接続
されている。トランジスタM10及びM11に互いに等しく、
そしてR1TはR1に等しい。

トランジスタM8,…,M19,Q1T…,Q4Tは、温度に比例した
電流源PTATを形成し、図では、GPTATによって示された
点線により包囲されている。さてここでは、ミラー入力
分岐M12-M16における電流PTATの値がいかにして決定さ
れるのかを検討する。トランジスタM10及びM11は、同じ
電流によって横切られそして等しいので、接地導体GND
に関した同一の電位を線３及び４上に発生する。従っ
て、線３と４との間には電位差がない。R1Tの端子間電
圧はトランジスタQ1T,Q3T,Q2T及びQ4Tのベース・エミツ
タ電圧Vbe間の差によって与えられる。この場合におい
てさえ、Q2T及びQ4Tは並列におかれたQ1T及びQ3Tに等し
い10個のトランジスタからなっている。従って、それら
の各々を横切る電流はQ3T又はQ4Tを横切る電流の10分の
１に等しく、トランジスタQ2T及びQ4Tのベースとエミツ
タとの間における電圧ΔVbeはQ1T及びQ3Tのものから約6
0mVだけ異なっている。R1Tにおいては、絶対温度に比例
した120/R1T mAに等しい電流が得られる。この電流PTAT
は、M10及び分岐M16-M12を通して電流ミラーへと送ら
れ、そしてM8,ミラーM7-M6,ミラーM1-M2-M3,トランジス
タQ1及びQ2において繰り返される。

この様に、Q1及びQ2を通して流れる電流はQ3およびQ4を
通して流れる電流に等しくそして温度による同様な変動
を呈するので、基準電圧の変動が最小になり、最終調整
が容易になる。

演算増幅器の出力VR＋、VR−を横切った基準電圧は次
式、すなわち： Vr＝2Vbe＋（２ΔVbe±Vos）（１＋R2/R1）によって与えられ、上式で、ΔVbeはトランジスタQ1、Q
2、Q3、及びQ4、のVbe電圧間の差であり、Vosは演算増
幅器OAの入力におけるオフセツト電圧である。Vbeは絶
対温度に従って準直線状に減少しそしてΔVbeは直線状
に増大するので、比R2/R1を適当に選ぶことにより、電
圧Vrは温度に無関係になる。この比の最も好都合な値は
約９である。既に２つのΔVbeの存在により無視し得る
ようにされた電圧Vosの影響は、集積回路の調整相中に
それを考慮することにより一層小さくできる。

さてここでは、演算増幅器の出力VR＋及びVR−における
負荷の対称性がいかにして得られるのかについて検討す
る。この特性は、特に電源ラインでの雑音に関する限
り、増幅器のコモンモードノイズ除去を改善する。

VR＋から出て行く電流は、バンドギャップ源の個々の分
岐、すなわち、R2、R3、M2、M3及びM1を通して流れる、
絶対温度に比例している電流PTATの５倍に等しい。更
に、VR＋にある負荷はコモンモード電圧に対してその他
端において接続されるものと考えられ、完全差動演算増
幅器の場合において、それはその入力及び出力において
等しく、一般的には電源電圧の半分に等しい値に固定さ
れている。従って、出力VR−にはその同じ電流を吸収す
る負荷を与える必要があり、これがコモンモード電圧と
呼ばれ、同様な温度の振舞いを呈する。

それは、R2及びR3を流れる電流の和に等しい電流を得る
ようにR2及びR3の並列値に等しい抵抗を持つ抵抗器R4と
そしてトランジスタM5とを、線１とコモンモード電圧VC
Mに接続された端子との間に接続することによって得ら
れる。このトランジスタは、既に検討されたM8,M12,…,
M19を含むミラーに属するトランジスタM9によりセツト
される電流PTATによって横切られるトランジスタM4を含
む電流ミラーの１部である。トランジスタM5はM4の面積
のほぼ２倍の面積を持ち、従って、２倍の電流が流れ
る。ここから、M4及びM5を流れる電流は電流PTATの３倍
に等しく、R4を流れる電流は電流PTATの２倍に等しく、
出力VR−での線１を流れる全電流は電流PTATの５倍にな
り、出力VR＋においても同じである。Q1及びQ2のベース
電流は無視できるほど小さい。

電流源PTAT又はバンドギヤツプ電圧源のような自己バイ
アス回路は、１つは正常は、他の１つは擬似の２つの安
定な動作点を与え、そこでの電流はすべて零に等しい。
スイツチングオンに際して回路が常に正常な動作点にす
べて自己バイアスされるのを確保するために、電源の機
能の開始において介入する回路が加えられており、その
後、切り離される。

この回路には、接地されるソースと、M7及びM8間での共
通点に接続されるゲートと、そして別なトランジスタMS
4のドレインに接続されるドレインとを持つトランジス
タMS3を含んでいる。トランジスタMS4は電源VDDに接続
されるソースと、ダイオードとして使用されている２つ
のトランジスタMS5およびMS6によってバイアスされるゲ
ートとを持っている。MS3とMS4との間の共通点は、トラ
ンジスタM10及びM11と並列に置かれた２つのトランジス
タMS7及びMS8のゲートに接続されている。もしもスイツ
チ・オンに際して、M8,…,M19により形成されたミラー
の分岐に電流が流れないとすると、低い閾値電圧を除い
て、M7とM8との間での共通点における電圧が零であるの
で、MS3はカツトオフされている。２つのダイオードMS5
及びMS6によりバイアスされるトランジスタMS4はその電
圧−電流特性の線形領域において動作するので、そのド
レインがDVVに近い電位にありそしてMS7及びMS8は導通
しており、結果的に、電流は電流ミラーの分岐M12-M16
及びM13-M17にセツトされる。また、他のミラー分岐、
特にM7においては、値PTATをすぐに取る電流が流れて、
MS3を導通させてそしてMS7及びMS8をカツトオフする。
実際に、MS3のサイズはMS4よりもはるかに大きい。

その瞬間以降、MS7及びMS8は電流源PTATの正常動作を邪
魔しない。MS3及びMS4のドレイン間にあるコンデンサCS
1は、同じトランジスタMS3とMS4とで構成されている増
幅器のループ利得を補償するために使用されている。

また、バンドギヤツプ電圧源はスイツチングオンに際し
た初期の過渡現象を回避する回路を必要とする。この回
路はインバータI1から成り、その入力はMS3のドレイン
に接続され、その出力はコンデンサCS2及びトランジス
タMS1を駆動している。このトランジスタは、電源VDDに
接続されるソースと、２つの抵抗器R1及びR2間での共通
点に接続されるドレインを持っている。コンデンサCS2
は、I1の出力における状態変化に或る遅延を導入し、そ
れは、増幅器OAがその定常状態に達した後に高いレベル
へと通過する。MS1のゲートにおける低レベルはMS1、R1
及びQ4に電流を強制的に流す。かくして、演算増幅器の
反転入力における電圧は、正常な機能値に迅速に近づい
て、その過渡現象を短くする。

インバータI1は別なインバータI2を駆動し、インバータ
I2は、接地されるソースとそしてM4及びM5のゲートに接
続されるドレインとを持つトランジスタMS2のゲートを
駆動する。この回路は、演算増幅器OAが定常のコモンモ
ード電圧に達するのに必要な時間を減少させるのに使用
されている。初期相において、I1の出力におけるレベル
が低い場合、I2の出力におけるレベルは高く、そしてMS
2が導通する。結果的に、M4及びM5はカツトオフし、Q1
及びQ2のベース上の電圧がコモンモード電圧VCMを越え
るのを防止する。

以上、本発明が非限定的例を介してのみ記述されたが、
これはその特許請求の範囲を逸脱することなく幾多の変
更及び修正が可能であろう。

【図面の簡単な説明】

唯一の添付図面は本発明の好ましき実施例の電気的回路
図である。 M1〜M3、M6〜M19:トランジスタ OA:演算増幅器 Q1〜Q4、Q1T〜Q4T:トランジスタ R1〜R3:抵抗器

フロントページの続き (72)発明者ルチアーノ・トマシニイタリー国アヴロ（モデナ）、ヴイコロ・バツビーニ３

Claims

【特許請求の範囲】

【請求項１】温度に比例する第１の電流（PTAT）を供給
する電流源（GPTAT）であって、第１の電圧源ΔVbe（Q1
T,…,Q4T）に給電する第１の電流ミラー（M8…,M19）を
含むものと；第２の電圧源ΔVbe（Q1,…,Q4）と；その入力が前記第２の電圧源ΔVbeの出力に接続されて
いる演算増幅器（OA）とから成る差動電圧源において：前記第１の電流（PTAT）によって駆動され第２の電流
（PTAT）を供給する、第２の電流ミラー（M6,M7）と；前記第２の電流（PTAT）によって駆動され、第３及び第
４の電流（PTAT）を前記第２の電圧源ΔVbeの夫々第１
及び第２のトランジスタ（Q1,Q2）に供給する第３の電
流ミラー（M1,M2,M3）とを更に備え、第３及び第４のトランジスタ（Q3,Q4）を備える前記第
２の電圧源には、第１の抵抗器（R3）、並びに直列接続
された第２及び第３の抵抗器（R1,R2）により夫々第５
及び第６の電流（PTAT）が供給され、ここで前記第１、
第２、第３、第４、第５及び第６の電流は互いに等し
く；前記演算増幅器（OA）は非反転出力（VR＋）及び反転出
力（VR−）を含む二重差動出力を有しており、該非反転
出力（VR＋）は第３の電流ミラー（M1,M2,M3）、第１の
抵抗器（R3）及び直列接続された第２及び第３の抵抗器
（R1,R2）に給電し、前記反転出力（VR−）は前記第１
及び第２のトランジスタ（Q1,Q2）のベースに給電し、 −前記演算増幅器（OA）の反転入力（−）は前記第２及
び第３の抵抗器（R1,R2）間の共通点に接続され、 −前記演算増幅器（OA）の非反転入力（＋）は前記第１
の抵抗器（R3）及び第３のトランジスタ（Q3）間の共通
点に接続されていることを特徴とする、前記差動電圧
源。
【請求項２】演算増幅器（OA）の差動反転出力（VR−）
が、前記第１及び第３の抵抗器（R3,R2）の並列接続に
等しい抵抗を持つ第４の抵抗器と、前記電流源（GPTA
T）により供給される電流（PTAT）の３倍に等しい電流
をセットする第４の電流ミラー（M4,M5）とに接続され
ていることを特徴とする請求項１記載の差動電圧源。
【請求項３】接地されるソースと、前記第２の電流ミラ
ー（M6,M7）の入力に接続されるゲートと、第６のトラ
ンジスタ（MS4）のドレンインに接続されるドレインと
を持つ第５のトランジスタ（MS3）を含み、そのソース
が電源（VDD）に接続され、そのゲートがダイオードと
して接続される第７及び第８のトランジスタ（MS5,MS
6）によってバイアスされ、第５のトランジスタ（MS3）
と第６のトランジスタ（MS4）との間における共通点
は、スイツチオン後の短い期間にわたって、前記第１の
電流ミラーの分岐のうちの１つへと電流を送り込むよう
になっていることを特徴とする請求項１記載の差動電圧
源。
【請求項４】その入力が第５のトランジスタ（MS3）と
第６のトランジスタ（MS4）との間での共通点に接続さ
れ、その出力がコンデンサ（CS2）を駆動する第１のイ
ンバータ（I1）と、そのソースが電源（VDD）に接続さ
れ、そのドレインが前記第２の抵抗器（R1）と第３の抵
抗器（R2）との間での共通点に接続されている第９のト
ランジスタ（MS1）とを更に含み、前記第２及び第３の
抵抗器（R1,R2）間での共通点には、スイツチオン後の
短い時間にわたって電流が送り込まれることを特徴とす
る請求項３記載の差動電圧源。
【請求項５】その入力が前記第１のインバータ（I1）の
出力に接続され、且つその出力が、前記第４の電流ミラ
ー（M4,M5）をスイツチオン後の短い期間にわたってカ
ツトオフする第10のトランジスタ（MS2）を駆動する、
第２のインバータ（I2）を含んでいることを特徴とする
請求項４記載の差動電圧源。