JPH0797572B2 - 半導体集積回路基板内スル−ホ−ルの形成方法 - Google Patents
半導体集積回路基板内スル−ホ−ルの形成方法Info
- Publication number
- JPH0797572B2 JPH0797572B2 JP60148393A JP14839385A JPH0797572B2 JP H0797572 B2 JPH0797572 B2 JP H0797572B2 JP 60148393 A JP60148393 A JP 60148393A JP 14839385 A JP14839385 A JP 14839385A JP H0797572 B2 JPH0797572 B2 JP H0797572B2
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- Japan
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- forming
- integrated circuit
- semiconductor integrated
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はVLSIの高密度実装技術に係り、特にCMOSウェハ
スケール集積回路基板の高密度実装に好適な半導体集積
回路基板内スルーホールの形成方法に関する。
スケール集積回路基板の高密度実装に好適な半導体集積
回路基板内スルーホールの形成方法に関する。
ウェハスケール集積回路基板は多数の入出力信号電極を
要する。そこで、集積回路基板の回路素子の設けられて
いる表面の周辺のみに信号電極を配設するのではなく、
裏面に信号電極を配設できることが重要である。そのた
めには、表面と裏面とを電気的に接続するスルーホール
が必須である。この種のスルーホールの形成は、通常穴
開け工程と穴内壁への導体層の形成工程を含むが、Si基
板の穴開け方法の一例として、異方性エッチング技術に
よる例が、プロスィーディングス オブ ジ アイ・イ
ー・イー・イー（Proceedings of The IEEE）,70巻５号
（1982年）におけるパターソン（Petersen）による「シ
リコン アズ ア メカニカル マティリアル（Silico
n as a Mechaincal Material）」と題する文献において
論じられている。
要する。そこで、集積回路基板の回路素子の設けられて
いる表面の周辺のみに信号電極を配設するのではなく、
裏面に信号電極を配設できることが重要である。そのた
めには、表面と裏面とを電気的に接続するスルーホール
が必須である。この種のスルーホールの形成は、通常穴
開け工程と穴内壁への導体層の形成工程を含むが、Si基
板の穴開け方法の一例として、異方性エッチング技術に
よる例が、プロスィーディングス オブ ジ アイ・イ
ー・イー・イー（Proceedings of The IEEE）,70巻５号
（1982年）におけるパターソン（Petersen）による「シ
リコン アズ ア メカニカル マティリアル（Silico
n as a Mechaincal Material）」と題する文献において
論じられている。
電子計算機の集積回路の集積度を高めることは、単に体
積効率を高めるだけでなく、信号の遅延時間を減らすな
ど、性能の向上に重要な要因となる。この目的では、回
路を搭載したSi基板（ウェハ−スケール−インテグレイ
ション）（Wafer−Scale−Integration））を複数枚積
層する所謂ウェハスタック実装が有力な手段になる。こ
の構造で、更に配線の長さを短くするには、回路基板面
の法線方向に信号を取り出し、その方向で次の回路基板
面上に接続することが最も効果がある。従って、ウェハ
にスルーホールを形成することが必要となるが、従来の
ウェハスタック実装においては異方性エッチング技術に
よって高密度にスルーホールを形成する技術はなかっ
た。
積効率を高めるだけでなく、信号の遅延時間を減らすな
ど、性能の向上に重要な要因となる。この目的では、回
路を搭載したSi基板（ウェハ−スケール−インテグレイ
ション）（Wafer−Scale−Integration））を複数枚積
層する所謂ウェハスタック実装が有力な手段になる。こ
の構造で、更に配線の長さを短くするには、回路基板面
の法線方向に信号を取り出し、その方向で次の回路基板
面上に接続することが最も効果がある。従って、ウェハ
にスルーホールを形成することが必要となるが、従来の
ウェハスタック実装においては異方性エッチング技術に
よって高密度にスルーホールを形成する技術はなかっ
た。
さらに、信号接続のために板厚を貫通する導線群を高密
度に配置する技術としては、Si基板にAlを拡散するサー
モマイグレイションがあるが、導体部の抵抗値は数Ωと
比較的高く、Siの電気的絶縁性にも問題がある。（ピー
タースン，ケー・イー（Petersen,K.E.）による「シリ
コン アズ ア メカニカル マティリアル」プロスィ
ーディングス アイ・イー・イー・イー（Silicon as a
Mechaincal Material,Prod.IEEE）70−５巻（1982年５
月）429頁） 〔発明の目的〕 本発明の目的は半導体回路基板内に高密度にスルーホー
ルを形成する方法を提供することにある。
度に配置する技術としては、Si基板にAlを拡散するサー
モマイグレイションがあるが、導体部の抵抗値は数Ωと
比較的高く、Siの電気的絶縁性にも問題がある。（ピー
タースン，ケー・イー（Petersen,K.E.）による「シリ
コン アズ ア メカニカル マティリアル」プロスィ
ーディングス アイ・イー・イー・イー（Silicon as a
Mechaincal Material,Prod.IEEE）70−５巻（1982年５
月）429頁） 〔発明の目的〕 本発明の目的は半導体回路基板内に高密度にスルーホー
ルを形成する方法を提供することにある。
本発明の半導体集積回路基板内スルーホールの形成方法
は、表面に回路素子が設けられるSi単結晶基板の内部に
該Si単結晶基板の表面と裏面とを電気的に接続するスル
ーホールを形成する方法であって、上記Si単結晶基板の
表面に高濃度不純物層を形成する工程と、MOSトランジ
スタのソースまたはドレイン領域を構成する該高濃度不
純物層直下の上記Si単結晶基板裏面から上記高濃度不純
物層に達する穴を異方性エッチングにより形成する工程
とを含むことを特徴とする。
は、表面に回路素子が設けられるSi単結晶基板の内部に
該Si単結晶基板の表面と裏面とを電気的に接続するスル
ーホールを形成する方法であって、上記Si単結晶基板の
表面に高濃度不純物層を形成する工程と、MOSトランジ
スタのソースまたはドレイン領域を構成する該高濃度不
純物層直下の上記Si単結晶基板裏面から上記高濃度不純
物層に達する穴を異方性エッチングにより形成する工程
とを含むことを特徴とする。
Si基板の異方性エッチングのエッチング率は不純物濃度
に依存し、例えば、エッチング液としてエチレンジアミ
ンとピロカテコールの混合水溶液を使用した場合、ボロ
ンの濃度が約７×1019/cm3以上であるとエッチングが実
質的に停止することが、先に引用した文献に示されてい
る。
に依存し、例えば、エッチング液としてエチレンジアミ
ンとピロカテコールの混合水溶液を使用した場合、ボロ
ンの濃度が約７×1019/cm3以上であるとエッチングが実
質的に停止することが、先に引用した文献に示されてい
る。
そこで、基板裏面から異方性エッチングで穴開けを行な
い、基板表面に設けられた回路素子の一部を構成する高
濃度不純物層例えばボロン拡散層をエッチング停止層と
して利用することにより上記目的を達成しようとするも
のである。高濃度不純物層の不純物としてボロンを用い
る場合は、基板表面に設けられたＰチャネルMOSトラン
ジスタのソース又はドレイン領域と基板の裏面を直接接
続するスルーホールを形成することになる。
い、基板表面に設けられた回路素子の一部を構成する高
濃度不純物層例えばボロン拡散層をエッチング停止層と
して利用することにより上記目的を達成しようとするも
のである。高濃度不純物層の不純物としてボロンを用い
る場合は、基板表面に設けられたＰチャネルMOSトラン
ジスタのソース又はドレイン領域と基板の裏面を直接接
続するスルーホールを形成することになる。
以下、本発明の一実施例を第１図及び第２図により説明
する。
する。
第１図は本発明の方法によりスルーホールを形成したCM
OSウェハスケール集積回路基板の部分断面図である。集
積回路基板１はSi単結晶基板で表面が（100）面であ
る。基板１の表面にはCMOS回路素子、回路素子間の配
線、絶縁保護膜が形成されている。なお、第１図にはＰ
チャネルMOSトランジスタのみ図示し、その他は省略し
てある。トランジスタは、ソース又はドレイン領域とな
るボロン拡散層２、ゲート絶縁膜となるSiO2膜３、ゲー
ト電極となるポリシリコン層４からなる。さらに、ボロ
ン拡散層２の一部には高濃度（本実施例では約７×1019
/cm3）のボロン拡散層５が設けてあり、ソース又はドレ
イン領域として利用する他、後述する異方性エッチング
の停止層としても利用する。
OSウェハスケール集積回路基板の部分断面図である。集
積回路基板１はSi単結晶基板で表面が（100）面であ
る。基板１の表面にはCMOS回路素子、回路素子間の配
線、絶縁保護膜が形成されている。なお、第１図にはＰ
チャネルMOSトランジスタのみ図示し、その他は省略し
てある。トランジスタは、ソース又はドレイン領域とな
るボロン拡散層２、ゲート絶縁膜となるSiO2膜３、ゲー
ト電極となるポリシリコン層４からなる。さらに、ボロ
ン拡散層２の一部には高濃度（本実施例では約７×1019
/cm3）のボロン拡散層５が設けてあり、ソース又はドレ
イン領域として利用する他、後述する異方性エッチング
の停止層としても利用する。
スルーホール６が本発明の方法により形成されたスルー
ホールである。スルーホール６内には、Al等の導体層８
と、該導体層８と基板１間を電気的に絶縁するSiO2膜７
が形成されている。
ホールである。スルーホール６内には、Al等の導体層８
と、該導体層８と基板１間を電気的に絶縁するSiO2膜７
が形成されている。
本実施例では、基板１の厚さは400μｍ、高濃度ボロン
拡散領域５の厚さは２μｍ、表面の大きさは30μｍ口、
スルーホール６の上部は20μｍ口、下部は590μｍ口、S
iO2膜７の厚さは10μｍ、導体層８の厚さは３μｍであ
る。
拡散領域５の厚さは２μｍ、表面の大きさは30μｍ口、
スルーホール６の上部は20μｍ口、下部は590μｍ口、S
iO2膜７の厚さは10μｍ、導体層８の厚さは３μｍであ
る。
第２図（ａ）〜（ｄ）は本発明のスルーホールの形成方
法の一実施例を示す概略工程図である。Si単結晶基板１
の表面には回路素子、配線、絶縁保護膜等を周知の方法
で形成してある。第２図（ａ）〜（ｄ）には高濃度ボロ
ン拡散領域５のみ図示してある。
法の一実施例を示す概略工程図である。Si単結晶基板１
の表面には回路素子、配線、絶縁保護膜等を周知の方法
で形成してある。第２図（ａ）〜（ｄ）には高濃度ボロ
ン拡散領域５のみ図示してある。
まず、（ａ）に示すように、基板１の裏面に約１μｍの
SiO2膜をスパッタ蒸着法等により形成し、スルーホール
部のみ周知のエッチング技術でSiO2膜を除去する。
SiO2膜をスパッタ蒸着法等により形成し、スルーホール
部のみ周知のエッチング技術でSiO2膜を除去する。
次に、（ｂ）に示すように、（ａ）で形成したSiO2膜９
をマスクとして異方性エッチングを行なう。エッチング
液としてはエチレンジアミン17mlとピロカテコール3gと
水8mlの混合水溶液を用い、エッチング温度は115℃、エ
ッチング時間は約10時間である。エッチングは高濃度ボ
ロン拡散領域５で実質的に停止するので、温度、時間を
きめ細かく制御する必要はなく、容易に領域５に達する
穴を開けることができる。
をマスクとして異方性エッチングを行なう。エッチング
液としてはエチレンジアミン17mlとピロカテコール3gと
水8mlの混合水溶液を用い、エッチング温度は115℃、エ
ッチング時間は約10時間である。エッチングは高濃度ボ
ロン拡散領域５で実質的に停止するので、温度、時間を
きめ細かく制御する必要はなく、容易に領域５に達する
穴を開けることができる。
次に、（ｃ）に示すように、穴内壁部を含む全面にSiO2
膜７をスパッタ蒸着法等により形成し、さらに、領域５
の部分のみ周知のエッチング技術でSiO2膜を除去する。
膜７をスパッタ蒸着法等により形成し、さらに、領域５
の部分のみ周知のエッチング技術でSiO2膜を除去する。
最後に、（ｄ）に示すように、Al等の導体金属８を全面
に蒸着し、スルーホール部６のみ残してエッチング除去
するか、又は、スルーホール部６のみに選択蒸着する。
に蒸着し、スルーホール部６のみ残してエッチング除去
するか、又は、スルーホール部６のみに選択蒸着する。
なお、（ｃ）でSiO2膜をスパッタ蒸着する代りに、パリ
レン（ユニオン・カーバイド（Union Carbide）社の登
録商標）等の高分子膜を蒸着しても良い。また（ｄ）で
Alの代りに、Ti/Ni/Au等を蒸着し、更に半田等の低融点
金属を溶融充填することにより、他の基板のピン材との
接合を容易に行なうことができる。
レン（ユニオン・カーバイド（Union Carbide）社の登
録商標）等の高分子膜を蒸着しても良い。また（ｄ）で
Alの代りに、Ti/Ni/Au等を蒸着し、更に半田等の低融点
金属を溶融充填することにより、他の基板のピン材との
接合を容易に行なうことができる。
以上説明したように、本発明によれば、半導体集積回路
基板表面の回路素子に直接接続するスルーホールを容易
に形成することができ、したがって、高密度にスルーホ
ールを形成することができる。
基板表面の回路素子に直接接続するスルーホールを容易
に形成することができ、したがって、高密度にスルーホ
ールを形成することができる。
第１図は本発明の方法により形成したスルーホールを含
む半導体集積回路基板の部分断面図、第２図（ａ）〜
（ｄ）は本発明のスルーホールの形成方法を示す概略工
程図である。 １……半導体集積回路基板 ５……高濃度ボロン拡散領域 ６……スルーホール ７……スルーホール絶縁膜 ８……スルーホール導体層
む半導体集積回路基板の部分断面図、第２図（ａ）〜
（ｄ）は本発明のスルーホールの形成方法を示す概略工
程図である。 １……半導体集積回路基板 ５……高濃度ボロン拡散領域 ６……スルーホール ７……スルーホール絶縁膜 ８……スルーホール導体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 一雄 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭53−36185（ＪＰ，Ａ) 特開 昭52−67271（ＪＰ，Ａ) 特開 昭58−79773（ＪＰ，Ａ)
Claims (8)
- 【請求項１】表面に回路素子が設けられるSi単結晶基板
の内部に該Si単結晶基板の表面と裏面とを電気的に接続
するスルーホールを形成する方法であって、上記Si単結
晶基板の表面に高濃度不純物層を形成する工程と、MOS
トランジスタのソースまたはドレイン領域を構成する該
高濃度不純物層直下の上記Si単結晶基板裏面から上記高
濃度不純物層に達する穴を異方性エッチングにより形成
する工程とを含むことを特徴とする半導体集積回路基板
内スルーホールの形成方法。 - 【請求項２】上記Si単結晶基板の上記表面が（100）面
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路基板内スルーホールの形成方法。 - 【請求項３】上記高濃度不純物層の不純物がボロンであ
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路基板内スルーホールの形成方法。 - 【請求項４】上記不純物濃度が1019/cm3より高いことを
特徴とする特許請求の範囲第１項記載の半導体集積回路
基板内スルーホールの形成方法。 - 【請求項５】上記異方性エッチングでのエッチング液と
してエチレンジアミンとピロカテコールの混合水溶液を
用いることを特徴とする特許請求の範囲第１項記載の半
導体集積回路基板内スルーホールの形成方法。 - 【請求項６】上記高濃度不純物層がＰチャネルMOSトラ
ンジスタのソースまたはドレイン領域を構成することを
特徴とする特許請求の範囲第１項記載の半導体集積回路
基板内スルーホールの形成方法。 - 【請求項７】上記穴開け工程の前に、上記Si単結晶基板
の上記表面に保護膜を厚く形成しておくことを特徴とす
る特許請求の範囲第１項記載の半導体集積回路基板内ス
ルーホールの形成方法。 - 【請求項８】上記回路素子を作成した後、上記穴開け工
程を行なうことを特徴とする特許請求の範囲第１項記載
の半導体集積回路基板内スルーホールの形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148393A JPH0797572B2 (ja) | 1985-07-08 | 1985-07-08 | 半導体集積回路基板内スル−ホ−ルの形成方法 |
| US07/240,443 US4893174A (en) | 1985-07-08 | 1988-09-02 | High density integration of semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148393A JPH0797572B2 (ja) | 1985-07-08 | 1985-07-08 | 半導体集積回路基板内スル−ホ−ルの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629636A JPS629636A (ja) | 1987-01-17 |
| JPH0797572B2 true JPH0797572B2 (ja) | 1995-10-18 |
Family
ID=15451772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148393A Expired - Lifetime JPH0797572B2 (ja) | 1985-07-08 | 1985-07-08 | 半導体集積回路基板内スル−ホ−ルの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797572B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821675B2 (ja) * | 1987-11-13 | 1996-03-04 | 日産自動車株式会社 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267271A (en) * | 1975-12-01 | 1977-06-03 | Fujitsu Ltd | Formation of through-hole onto semiconductor substrate |
| JPS5336185A (en) * | 1976-09-16 | 1978-04-04 | Seiko Epson Corp | Electrode lead-out method of semiconductor integrated circuit |
| JPS5879773A (ja) * | 1981-11-06 | 1983-05-13 | Fujitsu Ltd | 電界効果トランジスタ |
-
1985
- 1985-07-08 JP JP60148393A patent/JPH0797572B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS629636A (ja) | 1987-01-17 |
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