JPH0797638B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH0797638B2 JPH0797638B2 JP63005032A JP503288A JPH0797638B2 JP H0797638 B2 JPH0797638 B2 JP H0797638B2 JP 63005032 A JP63005032 A JP 63005032A JP 503288 A JP503288 A JP 503288A JP H0797638 B2 JPH0797638 B2 JP H0797638B2
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- JP
- Japan
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- layer
- gate
- gallium arsenide
- doping
- voltage
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 この発明は、半導体装置に関するものであり、特に改良
された可飽和電荷ガリウムひ素ゲート電界効果トランジ
スタに関するものである。
された可飽和電荷ガリウムひ素ゲート電界効果トランジ
スタに関するものである。
B.従来技術 ガリウムひ素ゲートを有する半導体・絶縁体・半導体電
界効果トランジスタは、P.M.ソロモンら（P.M.Solomon,
et al.）、“GaAsゲート異種結合FET（GaAs Gate Heter
ojunction FET）、IEEEエレクトロン・デバイス・レタ
ーズ（IEEE Electron Device Letters）、Vol.EDL−
５、No.9、1984年９月に記載されている。このトランジ
スタは、高度にドーピングされたｎ型のガリウムひ素ゲ
ートと、ドーピングされないガリウムひ素層の上に形成
したドーピングされないアルミニウム・ガリウムひ素ゲ
ート絶縁体を有する。ソースとドレインは、ｎ型にドー
ピングしたイオン注入により形成する。シリコンを原料
とするMOSFETに比較して、ガリウムひ素ゲートFETはし
きい電圧が低く、低温での電子易動度がきわめて高いた
めに動作速度が高く、電源電圧が低くてもよい。
界効果トランジスタは、P.M.ソロモンら（P.M.Solomon,
et al.）、“GaAsゲート異種結合FET（GaAs Gate Heter
ojunction FET）、IEEEエレクトロン・デバイス・レタ
ーズ（IEEE Electron Device Letters）、Vol.EDL−
５、No.9、1984年９月に記載されている。このトランジ
スタは、高度にドーピングされたｎ型のガリウムひ素ゲ
ートと、ドーピングされないガリウムひ素層の上に形成
したドーピングされないアルミニウム・ガリウムひ素ゲ
ート絶縁体を有する。ソースとドレインは、ｎ型にドー
ピングしたイオン注入により形成する。シリコンを原料
とするMOSFETに比較して、ガリウムひ素ゲートFETはし
きい電圧が低く、低温での電子易動度がきわめて高いた
めに動作速度が高く、電源電圧が低くてもよい。
C.発明が解決しようとする問題点 ゲート電圧が比較的低いことは、ある種の欠点となる。
ゲート電圧が低いとかなりのゲートもれ電流を生じる。
もれ電流は、相補型セル、メモリ・セル等、電力散逸の
低い回路で特に問題である。このようなセルでは、高い
トランスコンダクタンスを得るために非常に薄いアルミ
ニウム・ゲルマニウムひ素の絶縁層を持つことが望まし
い。また、装置のゲート電圧を増大させて作動させるこ
とが望ましい。いずれの場合にも、アルミニウム・ゲル
マニウムひ素の層を薄く、ゲートの動作電圧を高くする
ほど、望ましくないもれ電流が増大する。
ゲート電圧が低いとかなりのゲートもれ電流を生じる。
もれ電流は、相補型セル、メモリ・セル等、電力散逸の
低い回路で特に問題である。このようなセルでは、高い
トランスコンダクタンスを得るために非常に薄いアルミ
ニウム・ゲルマニウムひ素の絶縁層を持つことが望まし
い。また、装置のゲート電圧を増大させて作動させるこ
とが望ましい。いずれの場合にも、アルミニウム・ゲル
マニウムひ素の層を薄く、ゲートの動作電圧を高くする
ほど、望ましくないもれ電流が増大する。
したがって、上記のFETは、高い電圧で作動し、もれ電
流が少ないゲート構造を持つことが望ましい。特にこの
ような装置は、GaAsゲートFETの速度と性能を損なわな
いことが望ましい。
流が少ないゲート構造を持つことが望ましい。特にこの
ような装置は、GaAsゲートFETの速度と性能を損なわな
いことが望ましい。
D.問題点を解決するための手段 上記の目的は、多層ゲート構造を有するFETにより達成
される。特に、ガリウムひ素ゲートを有するFETは、３
層のガリウムひ素により構成する。下部層、すなわちア
ルミニウム・ゲルマニウムひ素絶縁層に最も近い層は、
高度にドーピングしたガリウムひ素の層である。次の、
すなわち中間層は、比較的軽度にドーピングしたガリウ
ムひ素である。上部層すなわち最上部のオーム接触層
は、高度にドーピングしたガリウムひ素の層である。こ
れらの層のドーピングはすべて同種のドーピング、すな
わち、すべてｎ型またはすべてｐ型とする。好ましい実
施例では、ドーピングはすべてｎ型とし、中間層のドー
ピングは下部層、上部層のいずれよりも少なくなる。
される。特に、ガリウムひ素ゲートを有するFETは、３
層のガリウムひ素により構成する。下部層、すなわちア
ルミニウム・ゲルマニウムひ素絶縁層に最も近い層は、
高度にドーピングしたガリウムひ素の層である。次の、
すなわち中間層は、比較的軽度にドーピングしたガリウ
ムひ素である。上部層すなわち最上部のオーム接触層
は、高度にドーピングしたガリウムひ素の層である。こ
れらの層のドーピングはすべて同種のドーピング、すな
わち、すべてｎ型またはすべてｐ型とする。好ましい実
施例では、ドーピングはすべてｎ型とし、中間層のドー
ピングは下部層、上部層のいずれよりも少なくなる。
ガリウムひ素の交互層は、分子線エピタキシャル付着等
の適当な方法により、ゲートに付着させる。層の電荷キ
ャリア型ドーピングは、FETのチャネルのドーピングと
同じである。デバイスは、FETチャネルの電荷密度とゲ
ート電流は、アルミニウム・ガリウムひ素絶縁層中の電
界に依存するという原理に基づいて作動する。電界を一
定電圧に制限することにより、たとえば十分に厚い絶縁
体を選択することにより、ゲート電流とチャネル中の電
荷密度が制限される。
の適当な方法により、ゲートに付着させる。層の電荷キ
ャリア型ドーピングは、FETのチャネルのドーピングと
同じである。デバイスは、FETチャネルの電荷密度とゲ
ート電流は、アルミニウム・ガリウムひ素絶縁層中の電
界に依存するという原理に基づいて作動する。電界を一
定電圧に制限することにより、たとえば十分に厚い絶縁
体を選択することにより、ゲート電流とチャネル中の電
荷密度が制限される。
この発明は、この目的を、ゲート中の２つの高度にドー
ピングしたガリウムひ素層の間に、空乏層すなわち軽度
にドーピングしたガリウムひ素の中間層を介在させるこ
とにより達成する。これにより、中間層は大きいゲート
電圧の影響を受けて荷電キャリアを空乏化する。空乏が
生じると、中間層は、アルミニウム・ゲルマニウムひ素
絶縁層と直列の絶縁体になる。したがって、ゲート上の
有効な絶縁層は、ゲート電圧の増大の結果として動的に
増大する。
ピングしたガリウムひ素層の間に、空乏層すなわち軽度
にドーピングしたガリウムひ素の中間層を介在させるこ
とにより達成する。これにより、中間層は大きいゲート
電圧の影響を受けて荷電キャリアを空乏化する。空乏が
生じると、中間層は、アルミニウム・ゲルマニウムひ素
絶縁層と直列の絶縁体になる。したがって、ゲート上の
有効な絶縁層は、ゲート電圧の増大の結果として動的に
増大する。
ゲート電圧が低いと、ゲート上の下部層は部分的に空乏
化するに過ぎず、FETは導電性となり、相互コンダクタ
ンスが高くなる。しかし、ゲート電圧が高いと、ゲート
の下部層は、完全に電荷キャリアが空乏化する。第２の
層、すなわち中間層も空乏化し、このため、ガリウムひ
素層の下のチャネル中の電子濃度は、ゲートの最下層中
の電子のシート・ドナ濃度の値に飽和する。ゲート電圧
がさらに増大しても、ドレインまたはゲート電流はわず
かに、または無視できる程増大するに過ぎない。実際
に、ゲート絶縁体の厚みは、アルミニウムひ素層に直列
の空乏化した中間領域の厚みとなる。
化するに過ぎず、FETは導電性となり、相互コンダクタ
ンスが高くなる。しかし、ゲート電圧が高いと、ゲート
の下部層は、完全に電荷キャリアが空乏化する。第２の
層、すなわち中間層も空乏化し、このため、ガリウムひ
素層の下のチャネル中の電子濃度は、ゲートの最下層中
の電子のシート・ドナ濃度の値に飽和する。ゲート電圧
がさらに増大しても、ドレインまたはゲート電流はわず
かに、または無視できる程増大するに過ぎない。実際
に、ゲート絶縁体の厚みは、アルミニウムひ素層に直列
の空乏化した中間領域の厚みとなる。
E.実施例 第１図に、可飽和電荷FET10を示す。FET10の構造は、
（100）に配向した半絶縁ガリウムひ素基板６を有す
る。層６の上面には、ドーピングされない層５がある。
層５の厚みは約１ミクロンで、分子線エピタキシャル法
で成長させる。層５の上には、これも分子線エピタキシ
で成長させた、ドーピングさせないAlxGa1-xAsの層から
なる層４がある。層４は、厚みを10nmないし100nmとす
ることができるが、約20nmが好ましい。AlxGa1-xAs層４
のｘの範囲は0.3ないし0.8で、0.5が好ましい。ソース
およびドレイン領域18、19はイオン注入またはｎ型ドー
ピングの拡散により形成することができるが、60KeV、
５×1013cm-3でシリコンを注入するのが好ましい。オー
ム接点16、17は、金・ゲルマニウム・ニッケル合金また
は他の適当な接点成分を用いて、従来の方法で形成す
る。
（100）に配向した半絶縁ガリウムひ素基板６を有す
る。層６の上面には、ドーピングされない層５がある。
層５の厚みは約１ミクロンで、分子線エピタキシャル法
で成長させる。層５の上には、これも分子線エピタキシ
で成長させた、ドーピングさせないAlxGa1-xAsの層から
なる層４がある。層４は、厚みを10nmないし100nmとす
ることができるが、約20nmが好ましい。AlxGa1-xAs層４
のｘの範囲は0.3ないし0.8で、0.5が好ましい。ソース
およびドレイン領域18、19はイオン注入またはｎ型ドー
ピングの拡散により形成することができるが、60KeV、
５×1013cm-3でシリコンを注入するのが好ましい。オー
ム接点16、17は、金・ゲルマニウム・ニッケル合金また
は他の適当な接点成分を用いて、従来の方法で形成す
る。
FET10のゲートは、絶縁層４に隣接する下部層１を有す
る。層１は、厚みが約100オングストロームで、約1018c
m-3のｎ型ドーピングしたガリウムひ素の層からなる。
ドーピングに層１の厚みを掛けたものは、FETチャネル
に望ましい最大電荷密度に等しい。層１のドーピング
は、FETの相互コンダクタンスの劣化が認められない程
度に大きくする。層１の電荷密度の範囲は５×1011cm-2
ないし２×1012cm-2が好ましい。層２もGaAsからなり、
層１よりかなり少なく、通常約1016cm-3のドーピングを
行なう。層２の厚みは、FET10上の平坦度の制約により
限定される。制約がなければ、層２は実用上可能な限り
厚く、通常0.2nmとする。層３も、できる限り十分にド
ーピングしたGaAsからなり、厚みはオーム接点７との接
触を良好にするのに十分な程度厚くする。通常ドーピン
グは６×1018cm-3程度とし、厚みは500オングストロー
ムが望ましい。さらに、インジウムひ素の層（図示され
ていない）を層３上に付着させて、層３とのオーム接点
を形成させることもできる。
る。層１は、厚みが約100オングストロームで、約1018c
m-3のｎ型ドーピングしたガリウムひ素の層からなる。
ドーピングに層１の厚みを掛けたものは、FETチャネル
に望ましい最大電荷密度に等しい。層１のドーピング
は、FETの相互コンダクタンスの劣化が認められない程
度に大きくする。層１の電荷密度の範囲は５×1011cm-2
ないし２×1012cm-2が好ましい。層２もGaAsからなり、
層１よりかなり少なく、通常約1016cm-3のドーピングを
行なう。層２の厚みは、FET10上の平坦度の制約により
限定される。制約がなければ、層２は実用上可能な限り
厚く、通常0.2nmとする。層３も、できる限り十分にド
ーピングしたGaAsからなり、厚みはオーム接点７との接
触を良好にするのに十分な程度厚くする。通常ドーピン
グは６×1018cm-3程度とし、厚みは500オングストロー
ムが望ましい。さらに、インジウムひ素の層（図示され
ていない）を層３上に付着させて、層３とのオーム接点
を形成させることもできる。
ケイ化モリブデンまたはケイ化タングステン等の耐熱金
属の厚み150nmの層を付着させて、接触層７を形成す
る。この層は反応性イオン・エッチングおよびプラズマ
を用いてパターン化し、アルミニウム・ガリウムひ素層
４の上面を露出させる。上記のソースおよびドレイン領
域の形成後、デバイス10をアニーリングして、オーム接
点16、17を形成する。デバイス10のゲートの長さは約１
ミクロン、またはフォトリソグラフィで可能な限り短く
する。
属の厚み150nmの層を付着させて、接触層７を形成す
る。この層は反応性イオン・エッチングおよびプラズマ
を用いてパターン化し、アルミニウム・ガリウムひ素層
４の上面を露出させる。上記のソースおよびドレイン領
域の形成後、デバイス10をアニーリングして、オーム接
点16、17を形成する。デバイス10のゲートの長さは約１
ミクロン、またはフォトリソグラフィで可能な限り短く
する。
動作時には、デバイス10のしきい電圧は０に近い。異種
接合は、アルミニウム・ガリウムひ素層４と、ガリウム
ひ素層５との間のデバイス中に形成される。この境界に
は２次元電子気体が存在する。したがって、ソースに現
われるキャリアは、２次元電子気体を通って急速にドレ
インに移動する。このデバイス10の代表的な動作を第２
図に示す。ゲート電圧が低い場合は、層１は、部分的に
空乏化するだけで、層２は実質的に導電層であるため、
デバイス10の性質に影響を与えない。
接合は、アルミニウム・ガリウムひ素層４と、ガリウム
ひ素層５との間のデバイス中に形成される。この境界に
は２次元電子気体が存在する。したがって、ソースに現
われるキャリアは、２次元電子気体を通って急速にドレ
インに移動する。このデバイス10の代表的な動作を第２
図に示す。ゲート電圧が低い場合は、層１は、部分的に
空乏化するだけで、層２は実質的に導電層であるため、
デバイス10の性質に影響を与えない。
ゲート電圧を増大すると、ゲート層１、２、３上の電圧
の増大により、デバイス10の動作に明確な変化を生じ
る。この点について、第３図を参照して説明する。第３
図では、ゲート電圧が大きくなると、層１が空乏化する
ことを示している。層２のドーピングが十分に少なくて
も、空乏を生じる。このように、ゲート12の下のチャネ
ルと、ソース領域18とドレイン領域19の間の電子濃度
は、層１中のシート・ドナ濃度の値に飽和する。ガウス
の法則によれば、アルミニウム・ガリウムひ素層４中の
電界は、層１中のシート・ドナ濃度によって決まる値に
固定され、ゲート・トンネル電流が固定される。さらに
ゲート電圧を増大しても、ドレインおよびゲート電流は
わずかに増加するだけである。これは、ゲート12の絶縁
層の有効厚みは、アルミニウム・ゲルマニウムひ素層４
と直列なデプリーション領域の有効厚みであるためであ
る。これら２領域の厚みの合計は、300ないし2000オン
グストロームである。このような厚みは、ゲート電圧が
大きくても、ゲートのもれ電流を減少させるのに十分で
ある。
の増大により、デバイス10の動作に明確な変化を生じ
る。この点について、第３図を参照して説明する。第３
図では、ゲート電圧が大きくなると、層１が空乏化する
ことを示している。層２のドーピングが十分に少なくて
も、空乏を生じる。このように、ゲート12の下のチャネ
ルと、ソース領域18とドレイン領域19の間の電子濃度
は、層１中のシート・ドナ濃度の値に飽和する。ガウス
の法則によれば、アルミニウム・ガリウムひ素層４中の
電界は、層１中のシート・ドナ濃度によって決まる値に
固定され、ゲート・トンネル電流が固定される。さらに
ゲート電圧を増大しても、ドレインおよびゲート電流は
わずかに増加するだけである。これは、ゲート12の絶縁
層の有効厚みは、アルミニウム・ゲルマニウムひ素層４
と直列なデプリーション領域の有効厚みであるためであ
る。これら２領域の厚みの合計は、300ないし2000オン
グストロームである。このような厚みは、ゲート電圧が
大きくても、ゲートのもれ電流を減少させるのに十分で
ある。
上記の説明で、FET10はｎチャネルのデバイスである。
しかし、この技術に熟達した者には、各種のドーピング
濃度、厚みの異なる層、他の材料も使用が可能で、たと
えばｐチャネルのデバイスは適当なドーピングにより製
作することができることは理解できるであろう。また、
層１、２、３は周知の分子エピタキシャル法により付着
させるが、他の方法の使用可能である。
しかし、この技術に熟達した者には、各種のドーピング
濃度、厚みの異なる層、他の材料も使用が可能で、たと
えばｐチャネルのデバイスは適当なドーピングにより製
作することができることは理解できるであろう。また、
層１、２、３は周知の分子エピタキシャル法により付着
させるが、他の方法の使用可能である。
F.発明の効果 ゲートの動作電圧が高く、しかももれ電流が少ないゲー
ト構造を有するガリウムひ素電界効果トランジスタが得
られる。
ト構造を有するガリウムひ素電界効果トランジスタが得
られる。
第１図は、この発明の実施例の断面略図、第２図は、０
よりわずかに大きい、低いゲート電圧における、この発
明の実施例の断面の、エネルギー・バンド図、第３図
は、比較的大きいゲート電圧における、この発明の実施
例のエネルギー・バンド図である。 １、２、３……ガリウムひ素層、４……アルミニウム・
ガリウムひ素層、５……ガリウムひ素層、６……ガリウ
ムひ素基板、７……接触層、10……電界効果トランジス
タ、16、17……オーム接点、18……ソース、19……ドレ
イン。
よりわずかに大きい、低いゲート電圧における、この発
明の実施例の断面の、エネルギー・バンド図、第３図
は、比較的大きいゲート電圧における、この発明の実施
例のエネルギー・バンド図である。 １、２、３……ガリウムひ素層、４……アルミニウム・
ガリウムひ素層、５……ガリウムひ素層、６……ガリウ
ムひ素基板、７……接触層、10……電界効果トランジス
タ、16、17……オーム接点、18……ソース、19……ドレ
イン。
Claims (1)
- 【請求項１】基板上に設けられたアンドープの半導体
層、及び上記半導体層上に設けられた上記半導体層より
も広いバンドギャップを有するアンドープの半導体層に
より形成されるチャネル領域と、 上記チャネル領域の両端部に設けられたソース及びドレ
イン電極と、 上記チャネル領域の上部に設けられた多層構造のゲート
電極とを有し、 上記ゲート電極が、同一導電型の少なくとも上部層、中
間層及び下部層の３つの半導体層から成り、上記中間層
が上記上部層及び下部層よりも低い導電性を有する半導
体層である、電界効果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/028,640 US4965645A (en) | 1987-03-20 | 1987-03-20 | Saturable charge FET |
| US28640 | 1987-03-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244779A JPS63244779A (ja) | 1988-10-12 |
| JPH0797638B2 true JPH0797638B2 (ja) | 1995-10-18 |
Family
ID=21844609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63005032A Expired - Lifetime JPH0797638B2 (ja) | 1987-03-20 | 1988-01-14 | 電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4965645A (ja) |
| EP (1) | EP0283878B1 (ja) |
| JP (1) | JPH0797638B2 (ja) |
| DE (1) | DE3854098T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060031A (en) * | 1990-09-18 | 1991-10-22 | Motorola, Inc | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices |
| US5125601A (en) * | 1991-12-26 | 1992-06-30 | The United States Of America As Represented By The Administrator, National Aeronautics And Space Administration | Payload retention device |
| US5514891A (en) * | 1995-06-02 | 1996-05-07 | Motorola | N-type HIGFET and method |
| US6331486B1 (en) * | 2000-03-06 | 2001-12-18 | International Business Machines Corporation | Method and structure for reduction of contact resistance of metal silicides using a metal-germanium alloy |
| CN110828564B (zh) * | 2018-08-13 | 2022-04-08 | 香港科技大学 | 具有半导体性栅极的场效应晶体管 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3279795D1 (en) * | 1981-04-23 | 1989-08-03 | Fujitsu Ltd | High electron mobility semiconductor device |
| US4442445A (en) * | 1981-11-23 | 1984-04-10 | The United States Of America As Represented By The Secretary Of The Army | Planar doped barrier gate field effect transistor |
| JPS5932173A (ja) * | 1982-08-16 | 1984-02-21 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| US4583105A (en) * | 1982-12-30 | 1986-04-15 | International Business Machines Corporation | Double heterojunction FET with ohmic semiconductor gate and controllable low threshold voltage |
| US4590502A (en) * | 1983-03-07 | 1986-05-20 | University Of Illinois | Camel gate field effect transistor device |
| JPS59207667A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 半導体装置 |
| JPS59210673A (ja) * | 1983-05-16 | 1984-11-29 | Fujitsu Ltd | 半導体装置 |
| JPS6028273A (ja) * | 1983-07-26 | 1985-02-13 | Nec Corp | 半導体装置 |
| JPS60117680A (ja) * | 1983-11-29 | 1985-06-25 | Nippon Telegr & Teleph Corp <Ntt> | 高速電界効果トランジスタ |
| JPH0810751B2 (ja) * | 1983-12-23 | 1996-01-31 | 株式会社日立製作所 | 半導体装置 |
| JPS60140874A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | 半導体装置 |
| JPS60189268A (ja) * | 1984-03-08 | 1985-09-26 | Fujitsu Ltd | 半導体装置 |
| JPS60193382A (ja) * | 1984-03-15 | 1985-10-01 | Nec Corp | 半導体装置 |
| JPH0695531B2 (ja) * | 1985-04-08 | 1994-11-24 | 日本電信電話株式会社 | 電界効果型トランジスタ |
-
1987
- 1987-03-20 US US07/028,640 patent/US4965645A/en not_active Expired - Lifetime
-
1988
- 1988-01-14 JP JP63005032A patent/JPH0797638B2/ja not_active Expired - Lifetime
- 1988-03-11 DE DE3854098T patent/DE3854098T2/de not_active Expired - Fee Related
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