JPH079875B2 - Method for manufacturing semiconductor device - Google Patents
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体装置（LSI）製造過程のホトリソグ
ラフイ工程におけるホトレジストのパターニングを微細
化できるようにした半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device capable of miniaturizing patterning of a photoresist in a photolithography process of a semiconductor device (LSI) manufacturing process.
（従来の技術） LSI製造プロセスでの配線回路に用いるAl膜などのホト
リソグラフイ工程では、異方性イオンエツチング（RI
E）を用いてレジストのパターン形成を行う多層レジス
ト技術（RIE法）が検討されている（多層レジストを用
いた代表的なエツチングプロセスフローは、たとえば、
セミコンダクター・ワールドSemicon-ductor World 198
4,11 P64〜102がある）。(Prior Art) Anisotropic ion etching (RI) is used in the photolithography process of Al films used for wiring circuits in the LSI manufacturing process.
A multi-layer resist technology (RIE method) for forming a resist pattern using E) has been studied (a typical etching process flow using a multi-layer resist is, for example,
Semiconductor World Semicon-ductor World 198
4,11 P64 ~ 102).
従来のRIE法は第２図に示すように段差部分を有するAl
膜15上にウエハ表面の段差を平滑化するために、まず初
めに下層ポジレジスト16を１〜３μｍ程度形成し、Al膜
15の段差部分を平滑化する。The conventional RIE method uses Al having a stepped portion as shown in FIG.
In order to smooth the steps on the surface of the wafer on the film 15, first, a lower layer positive resist 16 is formed to have a thickness of about 1 to 3 μm.
Smooth the 15 steps.
さらに、中間層としてたとえばSiO2を主成分とする膜17
を0.3〜0.5μｍ程度形成する。その際のSiO2膜内部に紫
外光を吸収する染料（たとえば、クマリン＃６（試薬
名））を含有させておく。最後に中間層17の上に0.5μ
ｍ程度のポジレジスト18を形成し、露光現像を施こし、
（ａ）図に示すようにマスクパターンを形成する。Further, as an intermediate layer, for example, a film 17 containing SiO 2 as a main component is used.
Is formed to about 0.3 to 0.5 μm. A dye (for example, coumarin # 6 (reagent name)) that absorbs ultraviolet light is contained in the SiO 2 film at that time. Finally 0.5μ on the middle layer 17
m positive resist 18 is formed, exposed and developed,
A mask pattern is formed as shown in FIG.
この第２図（ａ）において、11は下地層、12,13は段差
を生ずるパターン（ポリシリコンなど）、14は配線層と
の中間絶縁膜（たとえばリンガラス）である。In FIG. 2 (a), 11 is a base layer, 12 and 13 are patterns (polysilicon or the like) that generate a step, and 14 is an intermediate insulating film (for example, phosphorus glass) with the wiring layer.
次に、第２図（ｂ）に示すように、上層ポジレジスト18
をエツチングマスクとし、第１回目のCF4＋O2のRIEエツ
チングにより中間層17のSiO2にエツチングをほどこすこ
とにより、上層ポジレジスト18のパターンを中間層17に
転写する。Next, as shown in FIG. 2B, the upper layer positive resist 18
Is used as an etching mask to etch the SiO 2 of the intermediate layer 17 by the first RIE etching of CF 4 + O 2 to transfer the pattern of the upper layer positive resist 18 to the intermediate layer 17.
さらに、第２図（ｃ）に示すように第２回目のArによる
RIEエツチングにおいて、中間層17のパターンをマスク
として下層ポジレジスト16にエツチングをほどこすこと
により、下層ポジレジスト16にパターンを転写する。そ
の際、上層ポジレジスト18は除去されるが、Arプラズマ
のRIEに対して耐性のある中間層17はエツチングされな
いため、中間層17のSiO2および直下の下層ポジレジスト
16がLSIのエツチングマスクとして形成される。Further, as shown in FIG. 2 (c), by the second Ar
In RIE etching, the pattern is transferred to the lower layer positive resist 16 by etching the lower layer positive resist 16 using the pattern of the intermediate layer 17 as a mask. At that time, although the upper positive resist 18 is removed, the intermediate layer 17 that is resistant to Ar plasma RIE is not etched, the lower positive resist of SiO 2 and immediately below the intermediate layer 17
16 is formed as an etching mask of LSI.
このような多層レジストを用いたRIE法は単層レジスト
でAl膜15上に回路パターンをホトリソした際に生ずる問
題、つまり、Al膜15表面での露光に用いる光の反射によ
る影響を中間層17の内部に露光波長を吸収する染料を含
ませること、およびAl膜15が有する段差による影響を下
層ポジレジスト16を１〜３μｍの厚さに形成することに
より低減させることが可能となる。The RIE method using such a multi-layer resist has a problem that occurs when a circuit pattern is photolithographically formed on the Al film 15 with a single-layer resist, that is, the influence of reflection of light used for exposure on the surface of the Al film 15 is caused by the intermediate layer 17 It is possible to reduce the influence of the step difference of the Al film 15 by including a dye that absorbs the exposure wavelength in the inside by forming the lower layer positive resist 16 to a thickness of 1 to 3 μm.
（発明が解決しようとする問題点） しかしながら、従来のRIE法は１回のホトリソ工程にお
いて、３種類の異なる膜によつて多層のレジストマクス
構造を形成し上層レジストを通常の露光現像後、２回の
RIE工程を必要とするために、工程が多くLSIの量産プロ
セスに対しては非常に複雑であり、適用する際の問題点
となつていた。(Problems to be Solved by the Invention) However, in the conventional RIE method, in one photolithography process, a multilayer resist mask structure is formed by three different types of films, and the upper layer resist is exposed to light after normal exposure and development. Times
Since the RIE process is required, there are many processes and it is very complicated for the mass production process of the LSI, which is a problem when applied.
この発明は、前記従来技術がもつている問題点のうち、
工程が長くて複雑であるという問題点について解決した
半導体装置の製造方法を提供するものである。The present invention has the following problems among the above-mentioned conventional techniques.
The present invention provides a method for manufacturing a semiconductor device that solves the problem of long and complicated steps.
（問題点を解決するための手段） この発明は、かかる半導体装置の製造方法において、Al
膜エツチングでのエツチングガスに対し選択性が低くエ
ツチング速度の大きいレジスト材料を下層レジストとし
てウエハ上にコーテイングし、この次に上層に通常のポ
ジレジストをコーテイングしUV露光現像を施こして電極
パターン形成用のエツチングマスクを形成し、その後、
リアクテイブイオンエツチングプロセスによつて上層ポ
ジレジストパターンをエツチングマスクとして前記下層
レジスト層とAlなどの電極層のパターンを同一工程でエ
ツチングして微細な電極配線を形成するようにしたもの
である。(Means for Solving Problems) The present invention provides a method for manufacturing a semiconductor device, comprising:
A resist material with low etching gas selectivity and high etching speed is coated on the wafer as a lower layer resist, and then a normal positive resist is coated on the upper layer and UV exposure and development are performed to form an electrode pattern. Forming an etching mask for
By the reactive ion etching process, the upper layer positive resist pattern is used as an etching mask to etch the lower resist layer and the pattern of the electrode layer such as Al in the same step to form fine electrode wiring.
（作用） この発明によれば、半導体装置の製造方法において、以
上のような工程を導入したので、UV露光によつて上層レ
ジストに回路パターンを形成した後、Al膜のRIEエツチ
ング時上述の上層レジスト膜をマスクとして下層レジス
ト膜とAl膜とが同一工程でエツチングされパターニング
を終了させ得るのである。(Operation) According to the present invention, since the steps as described above are introduced in the method for manufacturing a semiconductor device, after the circuit pattern is formed on the upper layer resist by UV exposure, the above-mentioned upper layer is formed during RIE etching of the Al film. Using the resist film as a mask, the lower resist film and the Al film can be etched in the same step to complete the patterning.
（実施例） 以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図
（ｃ）はその一実施例の工程説明図であり、この第１図
（ａ）ないし第１図（ｃ）により、この発明による多層
レジスト技術を用いたホトリソグラフイ工程を順次説明
する。(Embodiment) An embodiment of a method for manufacturing a semiconductor device of the present invention will be described below with reference to the drawings. FIGS. 1 (a) to 1 (c) are process explanatory diagrams of one embodiment, and the multilayer resist technique according to the present invention is used according to FIGS. 1 (a) to 1 (c). The photolithography process will be sequentially described.
また、第１図（ａ）において21は下地たとえばシリコン
基盤もしくは酸化シリコン膜、22,23は段差を生ずるパ
ターンとなるたとえばポリシリコンの膜である。24は配
線層との中間絶縁膜、たとえばリンガラスである。Further, in FIG. 1 (a), 21 is a base, for example, a silicon substrate or a silicon oxide film, and 22 and 23 are, for example, polysilicon films which form patterns for producing steps. Reference numeral 24 is an intermediate insulating film with respect to the wiring layer, for example, phosphorus glass.
この中間絶縁膜24上にAlの配線材料25を形成する。この
Alの配線材料25のパターニング工程では、その下地のポ
リシリコン22,23のパターンによつて大きな段差が形成
される。この段差を平滑化するために、ポリメチルメタ
アクリレート26（以下、PMMAレジストという）をコーテ
イングする。An Al wiring material 25 is formed on the intermediate insulating film 24. this
In the patterning process of the Al wiring material 25, a large step is formed by the pattern of the underlying polysilicon 22, 23. In order to smooth this step, polymethylmethacrylate 26 (hereinafter referred to as PMMA resist) is coated.
このPMMAレジスト26は吸光材を含ませたもので、具体的
なレジストとして、たとえば、東京応化工業社製OEBR-1
000（型名）がある。The PMMA resist 26 contains a light absorbing material, and as a specific resist, for example, OEBR-1 manufactured by Tokyo Ohka Kogyo Co., Ltd.
There is 000 (type name).
次に、このPMMAレジスト26のベーク工程において、185
〜200℃程度の温度でベークを施こすのと同時にPMMAレ
ジスト26の感光領域である200〜260nmのDeep-UV光27の
照射を行なつてウエハ全面のPMMAレジスト26の光分解を
行なう。Next, in the baking process of this PMMA resist 26, 185
At the same time as baking is performed at a temperature of about 200 ° C., the PMMA resist 26 on the entire surface of the wafer is photolyzed by irradiating Deep-UV light 27 of 200 to 260 nm which is a photosensitive region of the PMMA resist 26.
次に、第１図（ｂ）に示すように回路パターンの形成を
行なう、通常のポジレジスト28をPMMAレジスト26上にコ
ーテイングし、ベーキングを行なう。このコーテイング
に際し、上層のポジレジスト膜28は従来の多層レジスト
に用いられている0.5μｍ前後の膜厚に対し、さらに厚
く1.0μｍ以上の膜厚でコーテイングを行なう。Next, as shown in FIG. 1 (b), a normal positive resist 28 for forming a circuit pattern is coated on the PMMA resist 26 and baked. In this coating, the upper positive resist film 28 is coated with a film thickness of 1.0 μm or more, which is thicker than the film thickness of about 0.5 μm used in the conventional multilayer resist.
次に、UV光の露光機を用いて、上層のポジレジスト28の
パターンの露光、現像を実施しポストベークを行ない上
層のポジレジスト28をパターニングする。Next, using a UV light exposure device, the pattern of the upper layer positive resist 28 is exposed and developed, and post baking is performed to pattern the upper layer positive resist 28.
このポストベークの工程では、ポツトプレート方式によ
り100〜130℃程度のベークを60〜90秒程度行なうが、第
１図（ｂ）に示すようにこのベーク工程において、300
〜360nmの波長を有するDeep-UV光29でウエハ全面を照射
し、回路パターンを形成している上層のポジレジスト28
のキユアを実施し、被エツチング膜であるAl膜25のRIE
エツチング時の選択比を高くする。In this post-baking step, baking at about 100 to 130 ° C. is carried out for about 60 to 90 seconds by a pot plate method, but as shown in FIG.
The upper layer of positive resist 28 that irradiates the entire surface of the wafer with Deep-UV light 29 having a wavelength of ~ 360 nm to form a circuit pattern.
Of the Al film 25, which is the film to be etched, by RIE.
Increase the selection ratio during etching.
上記プロセスによれば、第１図（ａ）に示す下層のPMMA
レジスト26のベーク時にDeep-UV露光27を施こしている
ため、光分解により下層のPMMAレジスト26の分子量が低
下しているので、上層のポジレジスト28との界面に生じ
てしまう二つのレジストの化合物であるインタレイヤ層
は最小限にすることが可能であり、第１図（ｂ）よりO2
プラズマの照射を30秒程度行なうことで除去が可能にな
る。According to the above process, the lower layer PMMA shown in FIG.
Since the Deep-UV exposure 27 is applied at the time of baking the resist 26, the molecular weight of the PMMA resist 26 in the lower layer is lowered by photolysis, so that the two resists generated at the interface with the positive resist 28 in the upper layer are Interlayer layer is a compound is capable of minimizing, O 2 than the first view (b)
It can be removed by irradiating the plasma for about 30 seconds.
次に、上層のポジレジスト28であるポジレジストパター
ンをエツチングマスクとして、第１図（ｃ）のように、
Al膜25のRIEエツチングを施こすと、このRIEエツチング
が極めて方向性が高いため、上層のポジレジスト28をマ
スクとして、下層の光分解したPMMAレジスト26およびAl
膜25を方向性よくエツチングしてAl回路パターンを形成
することができる。Next, using the positive resist pattern which is the upper positive resist 28 as an etching mask, as shown in FIG.
When the RIE etching of the Al film 25 is performed, since the RIE etching is extremely directional, the upper layer positive resist 28 is used as a mask and the lower layer photolyzed PMMA resist 26 and Al are etched.
The film 25 can be etched with good directionality to form an Al circuit pattern.
このエツチングにおいて、各層のエツチングレートの比
膜べりは、同一エツチング時間に対し上層のポジレジス
ト28:2500Å,PMMAレジスト26:7000Å,Al-Si-Cu:8000Å
程度であり、レジスト膜厚構成として上層のポジレジス
ト28:PMMAレジスト26:Al膜厚の比を1.5:0.5:1程度に構
成することによつて微細パターンの電極配線を形成する
ことができる。In this etching, the relative film slip of the etching rate of each layer is the positive resist 28: 2500Å, PMMA resist 26: 7000Å, Al-Si-Cu: 8000Å of the upper layer for the same etching time.
By configuring the resist film thickness as a ratio of the upper positive resist 28: PMMA resist 26: Al film thickness to about 1.5: 0.5: 1, it is possible to form the electrode wiring of a fine pattern.
（発明の効果） 以上詳細に説明したように、この発明は、下層のウエハ
表面の平滑化に用いるレジスト材料として特にAlのRIE
エツチングに対して極めて選択性の悪いエツチングレー
トの大きな材料を使用し、上層の回路パターンを転写す
るレジスト膜に通常のポジレジストを用い、UV露光によ
つて上層のレジストに回路パターンを形成した後、上述
のAl膜のRIEエツチング時、上層レジスト膜をマスクと
して下層のレジスト膜とAl膜とを同一工程でエツチング
してパターニングを終了させ得ることになり、従つて工
程が極めて簡素化されしかもAl層の微細パターン化も可
能であるなどの効果が得られるのである。(Effects of the Invention) As described in detail above, the present invention is particularly applicable to RIE of Al as a resist material used for smoothing the lower wafer surface.
After using a material with a high etching rate, which has extremely poor selectivity for etching, and a normal positive resist for the resist film that transfers the circuit pattern of the upper layer, and after forming the circuit pattern on the resist of the upper layer by UV exposure During the RIE etching of the Al film described above, it is possible to etch the lower resist film and the Al film in the same step by using the upper resist film as a mask to finish the patterning. It is possible to obtain the effect that the layer can be finely patterned.
第１図（ａ）ないし第１図（ｃ）はこの発明の半導体装
置の製造方法の一実施例の工程説明図、第２図（ａ）な
いし第２図（ｃ）は従来の半導体装置の製造方法の工程
説明図である。 21……下地、22,23……段差を生ずる回路パターン、24
……中間絶縁膜、25……Al膜、26……PMMAレジスト、2
7,29……Deep-UV光、28……上層のポジレジスト。1 (a) to 1 (c) are process diagrams of an embodiment of a method for manufacturing a semiconductor device according to the present invention, and FIGS. 2 (a) to 2 (c) are conventional semiconductor devices. It is process explanatory drawing of a manufacturing method. 21 …… Substrate, 22,23 …… Circuit pattern that causes step difference, 24
...... Intermediate insulating film, 25 …… Al film, 26 …… PMMA resist, 2
7,29 …… Deep-UV light, 28 …… Positive resist of upper layer.
Claims (3)
と、 前記被エッチング膜上に、前記被エッチング膜に対しエ
ッチング時の選択性が低くエッチング速度の大きい下層
のレジストを形成する工程と、 前記下層のレジストをDeep−UVで露光する工程と、 前記下層のレジスト上に上層のレジストを形成する工程
と、 前記上層のレジストの所定部をUVで露光し、その後露光
部を現像し、上層のレジストパターンを形成する工程
と、 前記上層のレジストパターンをエッチングマスクとし
て、前記下層のレジストと前記被エッチング膜とを同時
にエッチングする工程と、 を含むことを特徴とする半導体装置の製造方法。1. A step of forming a film to be etched on a base, and a step of forming a lower-layer resist on the film to be etched which has a low etching selectivity and a high etching rate. Exposing the lower layer resist with Deep-UV, forming an upper layer resist on the lower layer resist, exposing a predetermined portion of the upper layer resist with UV, and then developing the exposed portion to form an upper layer And a step of simultaneously etching the resist in the lower layer and the film to be etched using the resist pattern in the upper layer as an etching mask.
チングを用いることを特徴とする特許請求の範囲第１項
に記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the etching step uses anisotropic ion etching.
メタアクリレートからなり、前記被エッチング膜は、Al
の配線材料からなることを特徴とする特許請求の範囲第
１項に記載の半導体装置の製造方法。3. The material of the lower resist is polymethylmethacrylate, and the film to be etched is Al.
2. The method for manufacturing a semiconductor device according to claim 1, wherein the method comprises the wiring material.
Priority Applications (1)
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| JP60205222A JPH079875B2 (en) | 1985-09-19 | 1985-09-19 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
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Publications (2)
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| JPS6266630A JPS6266630A (en) | 1987-03-26 |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151023A (en) * | 1982-03-02 | 1983-09-08 | Nippon Telegr & Teleph Corp <Ntt> | Forming method of multiple resist layers |
| JPS5984427A (en) * | 1982-11-04 | 1984-05-16 | Matsushita Electric Ind Co Ltd | Patterning method |
| JPS60161621A (en) * | 1984-02-01 | 1985-08-23 | Matsushita Electronics Corp | Manufacture of semiconductor device |
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1985
- 1985-09-19 JP JP60205222A patent/JPH079875B2/en not_active Expired - Lifetime
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