JPH0812357B2 - Method for manufacturing TFT substrate - Google Patents
Method for manufacturing TFT substrateInfo
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- JPH0812357B2 JPH0812357B2 JP16987988A JP16987988A JPH0812357B2 JP H0812357 B2 JPH0812357 B2 JP H0812357B2 JP 16987988 A JP16987988 A JP 16987988A JP 16987988 A JP16987988 A JP 16987988A JP H0812357 B2 JPH0812357 B2 JP H0812357B2
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は液晶表示パネルの製造方法に関し、特に、液
晶表示パネル用TFT基板の製造方法の改善に関するもの
である。The present invention relates to a method for manufacturing a liquid crystal display panel, and more particularly to an improvement in a method for manufacturing a TFT substrate for a liquid crystal display panel.
[従来の技術] 第2A図は従来の製造方法における液晶表示パネル用TF
T基板の一部を概略的に示す平面図であり、第2B図は第2
A図の線2B−2Bに沿った断面図である。[Prior Art] FIG. 2A shows a TF for a liquid crystal display panel in a conventional manufacturing method.
FIG. 2B is a plan view schematically showing a part of the T substrate, and FIG.
2B is a sectional view taken along the line 2B-2B in FIG.
これらの図を参照して、まずガラス基板11上にスパッ
タリングによってTa層を堆積させ、これをパターニング
してゲート電極線1を形成する。このゲート電極線1の
表面層は陽極酸化され、Ta2O5からなる第1のゲート絶
縁膜2にされる。With reference to these figures, first, a Ta layer is deposited on a glass substrate 11 by sputtering and patterned to form a gate electrode line 1. The surface layer of the gate electrode line 1 is anodized to form the first gate insulating film 2 made of Ta 2 O 5 .
次に、第2のゲート絶縁膜となるべきSiNX層3,TFTの
チャンネル層となるべきa−Si半導体層4,およびエッチ
ストッパ膜となるべきSiNX層5を順次プラズマCVD法に
よって全面に堆積させる。このSiNX層5はゲート電極線
1の幅より小さい幅を有するようにパターニングされ、
エッチストッパ膜5となる。Next, the SiN X layer 3 to be the second gate insulating film, the a-Si semiconductor layer 4 to be the channel layer of the TFT, and the SiN X layer 5 to be the etch stopper film are sequentially deposited on the entire surface by the plasma CVD method. Deposit. The SiN X layer 5 is patterned to have a width smaller than that of the gate electrode line 1,
It becomes the etch stopper film 5.
その後、a−Si層4とのオーミックコンタクトを可能
にさせるためのn+−a−Si層を全面に堆積させ、これを
a−Si層4と同時にパターニングして、TFTのチャンネ
ル層4,ソースコンタクト層6a,およびドレインコンタク
ト層6bを形成する。このとき、エッチストッパ膜5はa
−Si層4のチャンネル部がエッチングされるのを防止す
る役目を果たす。After that, an n + -a-Si layer for enabling ohmic contact with the a-Si layer 4 is deposited on the entire surface, and this is patterned at the same time as the a-Si layer 4 to form the TFT channel layer 4 and source. A contact layer 6a and a drain contact layer 6b are formed. At this time, the etch stopper film 5 is a
-It serves to prevent the channel portion of the Si layer 4 from being etched.
次に、スパッタリングによってTi層を全面に堆積さ
せ、これをパターニングしてソース電極線7aおよびドレ
イン電極7bを形成する。Next, a Ti layer is deposited on the entire surface by sputtering and patterned to form a source electrode line 7a and a drain electrode 7b.
さらに、スパッタリングによって透明なITO(インジ
ウム錫酸化物)層を全面に堆積させ、これをパターニン
グして絵素電極8を形成する。なお、図において、TFT
などは、明瞭化のために絵素電極8に比べて拡大されて
示されている。Further, a transparent ITO (indium tin oxide) layer is deposited on the entire surface by sputtering, and this is patterned to form a pixel electrode 8. In the figure, the TFT
Are enlarged in comparison with the pixel electrode 8 for clarity.
最後に、プラズマCVD法によって全面にSiNXの保護膜1
2が形成される。このとき、全ソース電極線7aと全ゲー
ト電極線1は短絡リングによって電気的に短絡されてお
り、プラズマCVD中のチャージアップを防止している。
そして、液晶セルを貼り合わせた後に、この短絡リング
は開放される。Finally, the SiN X protective film 1 is formed on the entire surface by the plasma CVD method.
2 is formed. At this time, all the source electrode lines 7a and all the gate electrode lines 1 are electrically short-circuited by the short-circuit ring to prevent charge-up during plasma CVD.
Then, after the liquid crystal cells are bonded together, the short-circuit ring is opened.
[発明が解決しようとする課題] 上述のような従来の製造方法においては、プラズマCV
D法によるSiNX保護膜12の形成時に全ソース電極線7aと
全ゲート電極線1は短絡リングによって短絡されている
が、各絵素電極8はこれらの電極線7a,1から電気的に分
離されている。したがって、各絵素電極は、プラズマCV
D中にイオンやラジカルの影響によってチャージされや
すい。或る絵素電極が際立ってチャージアップされた場
合、それに接続されているTFTの特性はしきい値電圧VTH
の変動を来たす。[Problems to be Solved by the Invention] In the conventional manufacturing method as described above, plasma CV is used.
All the source electrode lines 7a and all the gate electrode lines 1 are short-circuited by the short-circuit ring when the SiN X protective film 12 is formed by the D method, but each pixel electrode 8 is electrically separated from these electrode lines 7a, 1. Has been done. Therefore, each pixel electrode is
It is easy to be charged by the influence of ions and radicals during D. When a certain pixel electrode is significantly charged up, the characteristic of the TFT connected to it is that the threshold voltage V TH
Fluctuations.
第3図は、このようなしきい値電圧の変動を示すグラ
フである。ここで、VGはゲート電圧を表わし、IDはドレ
イン電流を表わしている。すなわち、正常なTFTは実線
の曲線で示されたような 特性を有しているが、チャージアップされた絵素電極に
接続されていたTFTの特性は、点線の曲線で示されてい
るようにVGの負の方向にシフトする傾向にある。これ
は、しきい値電圧VTHが低くなることを意味する。この
ような低しきい値電圧を有するTFTは通常のゲート電圧
では十分なOFF状態とならず、ディスプレイ中の表示に
おける点欠陥の原因となる。FIG. 3 is a graph showing such variations in threshold voltage. Here, V G represents the gate voltage, and I D represents the drain current. That is, a normal TFT is as shown by the solid curve. The characteristics of the TFT, which has characteristics but was connected to the charged-up pixel electrode, tends to shift in the negative direction of V G as shown by the dotted curve. This means that the threshold voltage V TH becomes lower. A TFT having such a low threshold voltage is not in a sufficiently OFF state with a normal gate voltage, which causes a point defect in the display during display.
以上のような先行技術の課題に鑑み、本発明は、プラ
ズマCVDによる保護膜形成中にTFTのしきい電圧の変動を
生じさせることのないTFT基板の製造方法を提供するこ
とを目的としている。In view of the above problems of the prior art, it is an object of the present invention to provide a method for manufacturing a TFT substrate that does not cause fluctuations in the threshold voltage of a TFT during formation of a protective film by plasma CVD.
[課題を解決するための手段] 本発明によれば、TFT,そのTFTの一方導通端に接続さ
れた第1の電極線,TFTの他方導通端に接続された絵素電
極,およびTFTを制御するゲート電極線を備えかつそれ
らが保護膜によって覆われる液晶表示パネル用TFT基板
の製造方法は、保護膜形成前に絵素電極を第1の電極線
に短絡させておき、プラズマCVD法で保護膜を形成した
後に絵素電極と第1の電極線との短絡を開放するステッ
プを含んでいる。[Means for Solving the Problems] According to the present invention, a TFT, a first electrode line connected to one conduction end of the TFT, a pixel electrode connected to the other conduction end of the TFT, and a TFT are controlled. The method for manufacturing a TFT substrate for a liquid crystal display panel, which has gate electrode lines for protection and is covered with a protective film, is such that the pixel electrode is short-circuited to the first electrode line before the protective film is formed, and protection is performed by the plasma CVD method. The step of opening a short circuit between the pixel electrode and the first electrode line after forming the film is included.
[作用] 本発明の製造方法によれば、プラズマCVD法で保護膜
を形成するときに絵素電極が第1の電極線と短絡されて
いるので、絵素電極がチャージアップされることがな
く、したがってその保護膜形成中にTFTのしきい値電圧
の変動を生じさせることがない。[Operation] According to the manufacturing method of the present invention, since the pixel electrode is short-circuited with the first electrode line when the protective film is formed by the plasma CVD method, the pixel electrode is not charged up. Therefore, the threshold voltage of the TFT is not changed during the formation of the protective film.
[実施例] 第1A図は本発明の製造方法による液晶表示パネル用TF
T基板の一部を概略的に示す平面図であり、第1B図は第1
A図中の線1B−1Bに沿った断面図である。[Example] FIG. 1A shows a TF for a liquid crystal display panel according to the manufacturing method of the present invention.
FIG. 1B is a plan view schematically showing a part of the T substrate, and FIG.
FIG. 1B is a sectional view taken along the line 1B-1B in FIG.
これらの図を参照して、まずガラス基板11上にスパッ
タリングによってTa層を堆積させ、これをパターニング
してゲート電極線1を形成する。このゲート電極線1の
表面は陽極酸化され、Ta2O5からなる第1のゲート絶縁
膜2にされる。With reference to these figures, first, a Ta layer is deposited on a glass substrate 11 by sputtering and patterned to form a gate electrode line 1. The surface of the gate electrode line 1 is anodized to form a first gate insulating film 2 made of Ta 2 O 5 .
次に、第2のゲート絶縁膜となるべきSiNX層3,TFTの
チャンネル層となるべきa−Si半導体層4,およびエッチ
ストッパ膜となるべきSiNX層5を順次プラズマCVD法に
よって全面に堆積させる。このSiNX層5はゲート電極線
1の幅より小さい幅を有するようにパターニングされ、
エッチストッパ膜5となる。Next, the SiN X layer 3 to be the second gate insulating film, the a-Si semiconductor layer 4 to be the channel layer of the TFT, and the SiN X layer 5 to be the etch stopper film are sequentially deposited on the entire surface by the plasma CVD method. Deposit. The SiN X layer 5 is patterned to have a width smaller than that of the gate electrode line 1,
It becomes the etch stopper film 5.
その後、a−Si層4とのオーミックコンタクトを可能
にさせるためのn+−a−Si層を全面に堆積させ、これを
a−Si層4と同時にパターニングして、TFTのチャンネ
ル層4,ソースコンタクト層6a,およびドレインコンタク
ト層6bを形成する。このとき、エッチストッパ膜5はa
−Si層4のチャンネル部がエッチングされるのを防止す
る役目を果たす。After that, an n + -a-Si layer for enabling ohmic contact with the a-Si layer 4 is deposited on the entire surface, and this is patterned at the same time as the a-Si layer 4 to form the TFT channel layer 4 and source. A contact layer 6a and a drain contact layer 6b are formed. At this time, the etch stopper film 5 is a
-It serves to prevent the channel portion of the Si layer 4 from being etched.
次に、スパッタリングによってTi層を全面に堆積さ
せ、これをパターニングしてソース電極線7aおよびドレ
イン電極線7bを形成する。Next, a Ti layer is deposited on the entire surface by sputtering, and this is patterned to form a source electrode line 7a and a drain electrode line 7b.
さらに、スパッタリングによって透明なITO層を全面
に堆積させ、これをパターニングして絵素電極8を形成
する。この場合、絵素電極8は突起部9を有しており、
ソース電極線7aと短絡されて形成される。Further, a transparent ITO layer is deposited on the entire surface by sputtering, and this is patterned to form a pixel electrode 8. In this case, the picture element electrode 8 has a protrusion 9,
It is formed by short-circuiting with the source electrode line 7a.
その後に、プラズマCVD法によって全面にSiNXの保護
膜12が形成される。このとき、全ソース電極線7aと全ゲ
ート電極線1は短絡リングによって電気的に短絡されて
おり、プラズマCVD中のチャージアップを防止してい
る。ところで、絵素電極8も突起部9を介してソース電
極線7aに短絡されているので、絵素電極8のチャージア
ップも防止される。After that, the SiN x protective film 12 is formed on the entire surface by the plasma CVD method. At this time, all the source electrode lines 7a and all the gate electrode lines 1 are electrically short-circuited by the short-circuit ring to prevent charge-up during plasma CVD. By the way, since the pixel electrode 8 is also short-circuited to the source electrode line 7a via the protrusion 9, the charge-up of the pixel electrode 8 is also prevented.
最後に、保護膜12にスルーホール10が開けられ、その
スルーホールを通して絵素電極8の突起部9がエッチン
グされる。これによって、絵素電極8はソース電極線7a
から電気的に分離される。また、全ソース電極線7aと全
ゲート電極線1との間の短絡リングは、液晶セルを貼り
合わせた後に開放される。Finally, a through hole 10 is opened in the protective film 12, and the projection 9 of the pixel electrode 8 is etched through the through hole. As a result, the pixel electrode 8 becomes the source electrode line 7a.
Electrically separated from. Further, the short-circuit ring between all the source electrode lines 7a and all the gate electrode lines 1 is opened after the liquid crystal cells are bonded together.
以上のような本発明による製造プロセスにおいては、
従来のプロセスに比べて、薄膜形成工程やアライナ工程
のステップの増加がなく、エッチング工程で1ステップ
増えるのみである。In the manufacturing process according to the present invention as described above,
Compared with the conventional process, there is no increase in the number of steps in the thin film forming process and the aligner process, and only one step is added in the etching process.
[発明の効果] 以上のように、本発明によれば、プラズマCVDによる
保護膜形成中にTFTのしきい値電圧の変動を生じさせる
ことないTFT基板の製造方法を提供することができる。[Effects of the Invention] As described above, according to the present invention, it is possible to provide a method for manufacturing a TFT substrate that does not cause fluctuations in the threshold voltage of the TFT during the formation of the protective film by plasma CVD.
【図面の簡単な説明】 第1A図は本発明の製造方法による液晶表示パネル用TFT
基板の一部を概略的に示す平面図である。 第1B図は第1A図中の線1B−1Bに沿った断面図である。 第2A図は従来の製造方法によるTFT基板の一部を概略的
に示す平面図である。 第2B図は第2A図中の線2B−2Bに沿った断面図である。 第3図はTFTの特性の変動を示すグラフである。 図において、1はTaゲート電極線、2はTa2O5陽極酸化
膜、3はSiNXゲート絶縁膜、4はa−Si半導体層、5は
SiNXエッチストッパ膜、6aおよび6bはn+−a−Siコンタ
クト層、7aおよび7bはそれぞれTiのソース電極線とドレ
イン電極、8はITOの絵素電極、9は絵素電極の突起
部、10は保護膜12のスルーホール部、11はガラス基板、
そして12は保護膜を示す。 なお、各図において同一符号は同一内容または相当部分
を示す。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1A is a TFT for a liquid crystal display panel manufactured by the manufacturing method of the present invention.
It is a top view which shows a part of board | substrate schematically. FIG. 1B is a sectional view taken along the line 1B-1B in FIG. 1A. FIG. 2A is a plan view schematically showing a part of a TFT substrate manufactured by a conventional manufacturing method. FIG. 2B is a sectional view taken along line 2B-2B in FIG. 2A. FIG. 3 is a graph showing variations in TFT characteristics. In the figure, 1 is a Ta gate electrode line, 2 is a Ta 2 O 5 anodic oxide film, 3 is a SiN X gate insulating film, 4 is an a-Si semiconductor layer, and 5 is
SiN X etch stopper film, 6a and 6b are n + -a-Si contact layers, 7a and 7b are Ti source electrode lines and drain electrodes, 8 is an ITO pixel electrode, 9 is a projection of the pixel electrode, 10 is a through hole portion of the protective film 12, 11 is a glass substrate,
12 indicates a protective film. In the drawings, the same reference numerals indicate the same contents or corresponding parts.
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/12 K 29/786 (72)発明者 浜田 浩 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (56)参考文献 特開 昭62−84563(JP,A) 特開 昭64−48035(JP,A)Continuation of the front page (51) Int.Cl. 6 Identification number Reference number within the agency FI Technical indication location H01L 27/12 K 29/786 (72) Inventor Hiroshi Hamada 22-22 Nagaike-cho, Abeno-ku, Osaka-shi, Osaka Prefecture Sharp Incorporated (56) References JP 62-84563 (JP, A) JP 64-48035 (JP, A)
Claims (1)
ス電極に接続された第1の電極線,前記TFTのドレイン
電極に接続された絵素電極,および前記TFTのゲート電
極に接続されたゲート電極線を備え、かつそれらが保護
膜によって覆われたTFT基板の製造方法において、 前記保護膜形成前に前記絵素電極を前記第1の電極線に
前記TFTの形成領域以外の位置で短絡させておき、 プラズマCVD(化学気相析出)法で前記保護膜を形成し
た後に、前記絵素電極と前記第1の電極線との短絡を開
放する ことを特徴とするTFT基板の製造方法。1. A TFT (thin film transistor), a first electrode line connected to a source electrode of the TFT, a pixel electrode connected to a drain electrode of the TFT, and a gate electrode connected to a gate electrode of the TFT. In a method of manufacturing a TFT substrate having lines, which are covered with a protective film, the pixel electrode is short-circuited to the first electrode line at a position other than the TFT formation region before the protective film is formed. Then, after forming the protective film by a plasma CVD (chemical vapor deposition) method, a short circuit between the pixel electrode and the first electrode line is opened, and a manufacturing method of a TFT substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16987988A JPH0812357B2 (en) | 1988-07-06 | 1988-07-06 | Method for manufacturing TFT substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16987988A JPH0812357B2 (en) | 1988-07-06 | 1988-07-06 | Method for manufacturing TFT substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0218524A JPH0218524A (en) | 1990-01-22 |
| JPH0812357B2 true JPH0812357B2 (en) | 1996-02-07 |
Family
ID=15894650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16987988A Expired - Lifetime JPH0812357B2 (en) | 1988-07-06 | 1988-07-06 | Method for manufacturing TFT substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812357B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187551A (en) * | 1988-04-30 | 1993-02-16 | Sharp Kabushiki Kaisha | Thin film semiconductor device and liquid crystal display apparatus thereof for preventing irradiated light from reaching the semiconductor layers |
| JP4507540B2 (en) * | 2003-09-12 | 2010-07-21 | カシオ計算機株式会社 | Thin film transistor |
| JP2013115098A (en) * | 2011-11-25 | 2013-06-10 | Sony Corp | Transistor, transistor manufacturing method, display device and electronic apparatus |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2506807B2 (en) * | 1987-08-18 | 1996-06-12 | 松下電器産業株式会社 | Manufacturing method of active matrix array |
-
1988
- 1988-07-06 JP JP16987988A patent/JPH0812357B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0218524A (en) | 1990-01-22 |
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