JPH0812870B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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- JPH0812870B2 JPH0812870B2 JP2889189A JP2889189A JPH0812870B2 JP H0812870 B2 JPH0812870 B2 JP H0812870B2 JP 2889189 A JP2889189 A JP 2889189A JP 2889189 A JP2889189 A JP 2889189A JP H0812870 B2 JPH0812870 B2 JP H0812870B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関するものであ
る。Description: TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor device.
第2図は従来の半導体装置の製造方法を示す断面図で
あり、多段リセス構造を有する半導体装置について、そ
の製造工程順に同図(A)〜(G)で示す。これらの図
において、(1)はガリウム砒素などの基板、(2),
(3),(4)は基板(1)上に順次形成された半導体
活性層、窒化シリコン(SiN)膜などのスペーサ層、レ
ジスト層、(5)はレジスト層(4)に形成された開口
部、(6)は半導体活性層(2)に形成された凹部、
(7)は凹部(6)に形成された段部、(8)はゲート
を構成するためのゲート電極金属である。なお、第2図
(G)の左右図示外の所にソース、ドレインが設けられ
てトランジスタが構成される。FIG. 2 is a cross-sectional view showing a conventional method for manufacturing a semiconductor device, and for a semiconductor device having a multi-step recess structure, it is shown in FIGS. In these figures, (1) is a substrate such as gallium arsenide, (2),
(3) and (4) are semiconductor active layers sequentially formed on the substrate (1), a spacer layer such as a silicon nitride (SiN) film, a resist layer, and (5) are openings formed in the resist layer (4). , (6) is a recess formed in the semiconductor active layer (2),
(7) is a step formed in the recess (6), and (8) is a gate electrode metal for forming a gate. Note that a transistor is formed by providing a source and a drain at places not shown in the left and right of FIG. 2 (G).
次に製造工程について説明する。まず、第2図(A)
のように基板(1)上に半導体活性層(2)を形成し、
更にその上に順次、スペーサ層(3)、レジスト層
(4)を積層した後、写真製版技術によりレジスト層
(4)に開口部(5)に形成する。次に開口部(5)の
所で露出したスペーサ層(3)に、レジスト層(4)を
マスクとした反応性イオンエツチング(RIE)などのエ
ツチングを行つて同図(B)のように選択的に除去した
後、このスペーサ層(3)をマスクとしたエツチングに
より、同図(C)のように半導体活性層(2)に幅Aの
凹部(6)を形成する。続いて、同図(D)のようにス
ペーサ層(3)のみに選択的にサイドエツチングを行つ
て凹部(6)に近接する部分を除去し、このスペーサ層
(3)をマスクとしたエツチングを行う。この時、同図
(E)のように凹部(6)は幅Bに拡張されると共に、
同図(C)の工程で既に凹部(6)が形成されていた所
が更に掘り下げられて凹部(6)の底面に段部(7)が
形成される。次いで、同図(F)のようにレジスト層
(4)上と、開口部(5)の図において下方に当たる凹
部(6)底面にゲート電極金属の蒸着を行つた後、リフ
トオフ法によりレジスト層(4)とその上のゲート電極
金属(8)を除去し、凹部(6)底面に必要なゲート電
極(8)を残して同図(G)のようになる。Next, the manufacturing process will be described. First, FIG. 2 (A)
Forming a semiconductor active layer (2) on the substrate (1),
Further, a spacer layer (3) and a resist layer (4) are successively laminated thereon, and then, an opening (5) is formed in the resist layer (4) by photolithography. Next, the spacer layer (3) exposed at the opening (5) is subjected to etching such as reactive ion etching (RIE) using the resist layer (4) as a mask to select as shown in FIG. After the removal, the spacer layer (3) is used as a mask to form a recess (6) having a width A in the semiconductor active layer (2) as shown in FIG. Then, as shown in FIG. 6D, side etching is selectively performed only on the spacer layer (3) to remove a portion close to the recess (6), and etching using the spacer layer (3) as a mask is performed. To do. At this time, the recess (6) is expanded to the width B as shown in FIG.
The step (7) is formed on the bottom surface of the recess (6) by further excavating the place where the recess (6) has already been formed in the step of FIG. Then, as shown in FIG. 6F, the gate electrode metal is vapor-deposited on the resist layer (4) and on the bottom surface of the recess (6) corresponding to the lower side of the opening (5) in the figure, and then the resist layer (by lift-off method). 4) and the gate electrode metal (8) above it are removed, leaving the necessary gate electrode (8) at the bottom of the recess (6), resulting in the state shown in FIG.
リセス構造を有する半導体装置においては、その素子
性能はリセス領域の幅、即ち、拡張後の凹部の幅に大き
く左右され、この幅を所望のとおりに得られるかどうか
はスペーサのサイドエツチ量をいかに良くコントロール
できるかにかかつているが、従来の半導体装置の製造方
法は上記のように行われているので、スペーサのサイド
エツチングをウエツトエツチングで行う場合はそのサイ
ドエツチ量を良くコントロールする事は困難であり、ま
た、ドライエツチングを行うとレジスト層もエツチング
されて薄くなり、そのためレジスト層上のゲート電極金
属と凹部底面のそれとがつながつてしまい、リフトオフ
の際に、凹部底面に残したゲート電極金属に突起などの
変形が生じるという問題点があつた。In a semiconductor device having a recess structure, its element performance is greatly influenced by the width of the recess region, that is, the width of the recess after expansion, and whether or not this width can be obtained as desired depends on the amount of side etching of the spacer. Although it can be controlled, since the conventional semiconductor device manufacturing method is performed as described above, it is difficult to control the side etching amount well when the spacer side etching is performed by wet etching. If dry etching is performed, the resist layer is also etched and thinned, so that the gate electrode metal on the resist layer is connected to that on the bottom surface of the recess, and during lift-off, the gate electrode metal left on the bottom surface of the recess is There was a problem that deformation such as protrusions occurred.
この発明は上記のような問題点を解消するためになさ
れたもので、スペーサ層のサイドエツチ量のコントロー
ルが容易で、かつ、エツチングによるレジスト層の膜厚
の減少が少ない半導体装置の製造方法を得ることを目的
とする。The present invention has been made to solve the above problems, and provides a method of manufacturing a semiconductor device in which the side etching amount of the spacer layer can be easily controlled and the thickness of the resist layer is less reduced by etching. The purpose is to
この発明に係る半導体装置の製造方法はスペーサ層上
に積層された開口部を有するレジスト層上に保護膜を形
成した後、この保護膜のエツチングと上記開口部からの
スペーサ層のサイドエツチングとを同時に行い、このス
ペーサ層のサイドエツチングは、保護膜がエツチングに
より全面的に除去されるまで行うようにしたものであ
る。In the method for manufacturing a semiconductor device according to the present invention, after forming a protective film on a resist layer having an opening laminated on a spacer layer, etching of the protective film and side etching of the spacer layer from the opening are performed. The spacer layers are side-etched at the same time until the protective film is completely removed by etching.
この発明に係る半導体装置の製造方法においては、保
護膜がエツチングにより全面的に除去されるまでスペー
サ層のサイドエツチングを同時に行うので、スペーサ層
のサイドエツチ量は、スペーサ層のエツチングレートと
保護膜のエツチングレートの比および保護膜の厚さから
定まる量となる。また、レジスト層は保護膜によつて保
護されるので、エツチングによる膜厚の減少が少くな
る。In the method for manufacturing a semiconductor device according to the present invention, since the side etching of the spacer layer is performed simultaneously until the protective film is entirely removed by etching, the side etching amount of the spacer layer is determined by the etching rate of the spacer layer and the protective film The amount is determined by the etching rate ratio and the thickness of the protective film. Further, since the resist layer is protected by the protective film, the reduction in film thickness due to etching is small.
以下、この発明の一実施例について説明する。第1図
はこの発明の一実施例による半導体装置の製造方法を示
す断面図であり、多段リセス構造の半導体装置につい
て、その製造工程順に同図(A)〜(C)で示す。これ
らの図において、(1)〜(6)は第2図の場合と同様
であるので説明は省略する。(9)はレジスト層(4)
上と凹部(6)の底面にチタン(Ti)などで形成された
保護膜である。An embodiment of the present invention will be described below. FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS. 1A to 1C show the manufacturing process of a semiconductor device having a multi-step recess structure. In these figures, (1) to (6) are the same as in the case of FIG. (9) is a resist layer (4)
It is a protective film formed of titanium (Ti) or the like on the top and the bottom of the recess (6).
次に製造工程について説明する。まず、第2図(A)
〜(C)の従来例と同様の製造工程を実施する。その結
果、第1図(A)に示したようになる。次に、図におい
て上方からチタンなどを蒸着して、第1図(B)のよう
にレジスト層(4)上と凹部(6)底面に保護膜(9)
を形成する。次工程において保護膜(9)がエツチング
により全面的に除去されるまでスペーサ層(3)のサイ
ドエツチングを行なったときにスペーサ層(3)のサイ
ドエツチ量が所望の量になるように、保護膜(9)はス
ペーサ層(3)のエツチングレートと保護膜(9)のエ
ツチングレートの比に応じて適切な厚さに形成してお
く。保護膜(9)にはエツチングレートの比較的小さい
材質のものを用い、従つて、凹部(6)底面の保護膜
(9)がスペーサ層(3)に達する程の厚さを必要とす
るようなことにはならない。続いて、ドライエツチング
法を用いて保護膜(9)のエツチングとスペーサ層
(3)のサイドエツチングを同時に行うが、これは保護
膜(9)が第1図(C)のように全面的に除去されるま
で行う。この時、レジスト層(4)は保護膜(9)によ
つて保護されるので、膜厚の減少は少ない。なお、保護
膜(9)が除去されたかどうかは、製品になるチツプと
は別に図示しない同じ材質、同じ厚さの保護膜を設け、
その部分の色の変化をエツチング装置の窓から監視する
方法などにより検知できる。第1図(C)は第2図
(D)の状態に相当し、その後は、第2図(E)〜
(G)で示したのと同様の工程により半導体装置の製造
を行う。Next, the manufacturing process will be described. First, FIG. 2 (A)
The manufacturing steps similar to those of the conventional example of (C) are performed. As a result, it becomes as shown in FIG. Next, titanium or the like is vapor-deposited from above in the figure, and a protective film (9) is formed on the resist layer (4) and the bottom surface of the recess (6) as shown in FIG. 1 (B).
To form. In the next step, when the side etching of the spacer layer (3) is performed until the protective film (9) is entirely removed by etching, the side etching amount of the spacer layer (3) becomes a desired amount, (9) is formed to have an appropriate thickness according to the ratio of the etching rate of the spacer layer (3) and the etching rate of the protective film (9). The protective film (9) is made of a material having a relatively small etching rate, and accordingly, the protective film (9) on the bottom surface of the recess (6) needs to be thick enough to reach the spacer layer (3). It doesn't happen. Subsequently, the etching of the protective film (9) and the side etching of the spacer layer (3) are simultaneously performed by using the dry etching method. This is because the protective film (9) is entirely exposed as shown in FIG. 1 (C). Do until removed. At this time, since the resist layer (4) is protected by the protective film (9), the film thickness is not significantly reduced. Whether or not the protective film (9) has been removed is determined by providing a protective film having the same material and the same thickness (not shown) separately from the chip to be the product.
The change in color of the portion can be detected by a method of monitoring from the window of the etching device. FIG. 1 (C) corresponds to the state of FIG. 2 (D), and thereafter, FIG. 2 (E)-
A semiconductor device is manufactured by the same process as shown in (G).
なお、スペーサ層(3)とレジスト層(4)間の付着
力は弱いので、スペーサ層(3)のサイドエツチングに
ウエツトエツチング法を用いる場合はエツチヤントであ
るエツチング液のしみ込みが生じるという問題がある
が、この実施例ではドライエツチング法を用いているの
でそのような問題はない。Since the adhesive force between the spacer layer (3) and the resist layer (4) is weak, when the wet etching method is used for the side etching of the spacer layer (3), the etching liquid, which is an etchant, may be impregnated. However, since the dry etching method is used in this embodiment, there is no such problem.
また、上記実施例ではスペーサ層にSiNを用いたがSiO
2,SiONなどを用いてもよいし、更に、スペーサ層のサイ
ドエツチングはRIEで行つたが、プラズマエツチング、
あるいは反応性イオンビームエツチング(RIBE)で行う
ようにしてもよい。Further, in the above embodiment, SiN is used for the spacer layer, but SiO
2 , SiON, etc. may be used. Further, the side etching of the spacer layer was performed by RIE, but plasma etching,
Alternatively, it may be performed by reactive ion beam etching (RIBE).
以上のようにこの発明によれば、レジスト層上に保護
膜を形成し、この保護膜がエツチングにより全面的に除
去されるまでスペーサ層のサイドエツチングを同時に行
うようにしたので、スペーサ層のサイドエツチ量は、ス
ペーサ層のエツチングレートと保護膜のエツチングレー
トの比および保護膜の厚さから定まる量となり、従つ
て、保護膜を適切な膜厚に形成し、エツチングによる保
護膜の除去を監視することにより、スペーサ層のサイド
エツチ量のコントロールを容易に行うことができ、ま
た、レジスト層は保護膜で保護されるのでエツチングに
よるレジスト量の膜厚の減少が少くなる効果がある。As described above, according to the present invention, since the protective film is formed on the resist layer and the side etching of the spacer layer is simultaneously performed until the protective film is completely removed by etching, the side etching of the spacer layer is performed. The amount is determined by the ratio of the etching rate of the spacer layer to the etching rate of the protective film and the thickness of the protective film. Therefore, the protective film is formed to have an appropriate thickness and the removal of the protective film by etching is monitored. As a result, the side etching amount of the spacer layer can be easily controlled, and the resist layer is protected by the protective film, so that there is an effect that the reduction in the film thickness of the resist amount due to etching is reduced.
第1図はこの発明の一実施例による半導体装置の製造方
法を示す断面図、第2図は従来の半導体装置の製造方法
を示す断面図である。 図において(1)は基板、(2)は半導体活性層、
(3)はスペーサ層、(4)はレジスト層、(5)は開
口部、(6)は凹部、(7)は段部、(8)はゲート電
極金属、(9)は保護膜である。 なお、各図中同一符号は同一または相当部分を示す。1 is a sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a sectional view showing a method of manufacturing a conventional semiconductor device. In the figure, (1) is a substrate, (2) is a semiconductor active layer,
(3) is a spacer layer, (4) is a resist layer, (5) is an opening, (6) is a recess, (7) is a step, (8) is a gate electrode metal, and (9) is a protective film. . In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
ーサ層、レジスト層を順次積層する工程、上記レジスト
層に開口部を形成する工程、上記レジスト層をマスクと
してエツチングにより上記スペーサ層を選択的に除去す
る工程、上記スペーサ層をマスクとしてエツチングによ
り上記半導体活性層に凹部を形成する工程、上記レジス
ト層上と上記凹部の底面に保護膜を形成する工程、上記
保護膜にエツチングを行うと同時に、この保護膜が全面
的に除去されるまで上記スペーサ層にサイドエツチング
を行う工程、上記スペーサ層をマスクとしてエツチング
により上記凹部を拡張すると共に、段部を形成する工
程、上記レジスト層上と凹部の底面にゲート電極金属を
蒸着する工程、上記レジスト層上のゲート電極金属をリ
フトオフ法により除去する工程から成る半導体装置の製
造方法。1. A step of sequentially laminating a spacer layer and a resist layer on a semiconductor active layer formed on a substrate, a step of forming an opening in the resist layer, and etching the spacer layer by etching using the resist layer as a mask. The step of selectively removing, the step of forming a recess in the semiconductor active layer by etching using the spacer layer as a mask, the step of forming a protective film on the resist layer and the bottom surface of the recess, and the etching of the protective film At the same time, a step of side etching the spacer layer until the protective film is completely removed, a step of expanding the concave portion by etching with the spacer layer as a mask and forming a step, and a step of forming a step on the resist layer. And a step of depositing a gate electrode metal on the bottom surface of the recess, and removing the gate electrode metal on the resist layer by a lift-off method. The method of manufacturing a semiconductor device comprising the step of.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2889189A JPH0812870B2 (en) | 1989-02-08 | 1989-02-08 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2889189A JPH0812870B2 (en) | 1989-02-08 | 1989-02-08 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02208944A JPH02208944A (en) | 1990-08-20 |
| JPH0812870B2 true JPH0812870B2 (en) | 1996-02-07 |
Family
ID=12261020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2889189A Expired - Lifetime JPH0812870B2 (en) | 1989-02-08 | 1989-02-08 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812870B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504175B2 (en) * | 1989-04-04 | 1996-06-05 | 三菱電機株式会社 | Method for manufacturing semiconductor device |
-
1989
- 1989-02-08 JP JP2889189A patent/JPH0812870B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02208944A (en) | 1990-08-20 |
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