JPH08129883A - Ｄ−ｒａｍのリフレッシュ制御方式 - Google Patents
Ｄ−ｒａｍのリフレッシュ制御方式Info
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- JPH08129883A JPH08129883A JP6288701A JP28870194A JPH08129883A JP H08129883 A JPH08129883 A JP H08129883A JP 6288701 A JP6288701 A JP 6288701A JP 28870194 A JP28870194 A JP 28870194A JP H08129883 A JPH08129883 A JP H08129883A
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Abstract
(57)【要約】
【目的】 本発明は、クロックに基づいてリフレッシュ
周期を設定する事なく簡単な構成で単位時間当たりのリ
フレッシュ規定回数に対応したリフレッシュ周期を設定
し得るリフレッシュ制御方式を提供する事にある。 【構成】 単位時間ｔ当たりのリフレッシュ回数ｍが規
定されたＤ−ＲＡＭのリフレッシュ制御方式において、
リフレッシュ要求信号発生周期を等間隔周期とする事な
く、単位時間ｔ当たり毎に前記リフレッシュ回数ｍにほ
ぼ対応するパルス回数Ｐ（但しＰ≦ｍ）が得られる様
に、前記リフレッシュ要求信号発生周期を、適宜不等間
隔周期に設定するとともに、該リフレッシュ要求信号を
蓄積してリフレッシュ要求レベルを設定し、リフレッシ
ュ動作完了の都度前記要求レベルをカウントダウンさせ
るリフレッシュ要求レベル生成手段より出力された前記
要求レベル信号に基づいてリフレッシュ条件を変更させ
る事を特徴とするものである。
周期を設定する事なく簡単な構成で単位時間当たりのリ
フレッシュ規定回数に対応したリフレッシュ周期を設定
し得るリフレッシュ制御方式を提供する事にある。 【構成】 単位時間ｔ当たりのリフレッシュ回数ｍが規
定されたＤ−ＲＡＭのリフレッシュ制御方式において、
リフレッシュ要求信号発生周期を等間隔周期とする事な
く、単位時間ｔ当たり毎に前記リフレッシュ回数ｍにほ
ぼ対応するパルス回数Ｐ（但しＰ≦ｍ）が得られる様
に、前記リフレッシュ要求信号発生周期を、適宜不等間
隔周期に設定するとともに、該リフレッシュ要求信号を
蓄積してリフレッシュ要求レベルを設定し、リフレッシ
ュ動作完了の都度前記要求レベルをカウントダウンさせ
るリフレッシュ要求レベル生成手段より出力された前記
要求レベル信号に基づいてリフレッシュ条件を変更させ
る事を特徴とするものである。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックランダムア
クセスメモリ（以下Ｄ−ＲＡＭという）のリフレッシュ
制御方式に係り、特にＣＰＵ若しくはＤＭＡコントロー
ラよりのメモリアクセス要求信号とリフレッシュ要求信
号とが競合して動作しているデバイスに好適に適用され
るＤ−ＲＡＭリフレッシュ制御方式に関する。
クセスメモリ（以下Ｄ−ＲＡＭという）のリフレッシュ
制御方式に係り、特にＣＰＵ若しくはＤＭＡコントロー
ラよりのメモリアクセス要求信号とリフレッシュ要求信
号とが競合して動作しているデバイスに好適に適用され
るＤ−ＲＡＭリフレッシュ制御方式に関する。
【０００２】
【従来の技術】Ｄ−ＲＡＭはゲートのストレージキャパ
シティを利用して電荷を蓄積する構成を採る為に、リー
ク電流等によって前記電荷が時間とともに消失してしま
う。この為前記Ｄ−ＲＡＭを組込んだ制御システムにお
いては所定時間内に周期的にクロックパルスを加えて電
荷をおぎなう、いわゆるリフレッシュ処理が必要にな
る。
シティを利用して電荷を蓄積する構成を採る為に、リー
ク電流等によって前記電荷が時間とともに消失してしま
う。この為前記Ｄ−ＲＡＭを組込んだ制御システムにお
いては所定時間内に周期的にクロックパルスを加えて電
荷をおぎなう、いわゆるリフレッシュ処理が必要にな
る。
【０００３】通常のダイナミックＲＡＭにおいては、あ
る一定時間内に行わなければならないリフレッシュの回
数（例えば、８ｍｓの間に５１２回）が規定されている
にもかかわらず、実際はリフレッシュ用の独立したクロ
ックを用いずに例えばＣＰＵに搭載しているクロックを
用いて所定クロック間隔でリフレッシュ要求信号をリフ
レッシュ制御回路に送信してリフレッシュ動作を行って
いるために、８ｍｓの間に５１２回のリフレッシュ動作
で十分にも拘らず、実際は（８ｍｓ／１４μｓ）：５７
１回のリフレッシュを行う事になり、どうしても本来必
要なリフレッシュ回数より多く無駄なリフレッシュを行
ってしまう。
る一定時間内に行わなければならないリフレッシュの回
数（例えば、８ｍｓの間に５１２回）が規定されている
にもかかわらず、実際はリフレッシュ用の独立したクロ
ックを用いずに例えばＣＰＵに搭載しているクロックを
用いて所定クロック間隔でリフレッシュ要求信号をリフ
レッシュ制御回路に送信してリフレッシュ動作を行って
いるために、８ｍｓの間に５１２回のリフレッシュ動作
で十分にも拘らず、実際は（８ｍｓ／１４μｓ）：５７
１回のリフレッシュを行う事になり、どうしても本来必
要なリフレッシュ回数より多く無駄なリフレッシュを行
ってしまう。
【０００４】更にメモリアクセス要求信号とリフレッシ
ュ要求信号とが非同期で動作しているデバイスにおいて
は必然的にメモリアクセスとリフレッシュ動作が競合し
易い。この為かかる競合が生じた場合はメモリアクセス
要求をウエイトさせてその間にリフレッシュ動作を行っ
ているが、かかる処理方法では高速プリンタの制御シス
テムのように頻繁にメモリアクセスするシステムにおい
ては、必然的にメモリの動作速度の低下を招くという問
題を有していた。
ュ要求信号とが非同期で動作しているデバイスにおいて
は必然的にメモリアクセスとリフレッシュ動作が競合し
易い。この為かかる競合が生じた場合はメモリアクセス
要求をウエイトさせてその間にリフレッシュ動作を行っ
ているが、かかる処理方法では高速プリンタの制御シス
テムのように頻繁にメモリアクセスするシステムにおい
ては、必然的にメモリの動作速度の低下を招くという問
題を有していた。
【０００５】又逆にリフレッシュ要求をウエイトさせて
その間にメモリアクセス動作を行うと、例えば高速プリ
ンタにおける画像RAM のように大量の外部ファイルデー
タを転送させる場合においては高速処理を図る為に、DM
A コントローラのハード的な制御によりCPU の動作を強
制的に停止させてDMA 転送を行う場合が多々あるが、前
記DMA アクセスはCPU 以外のデバイスとの間で行われる
為に、特別な判断回路を設けねばCPU 側では前記アクセ
スが終了した事を判断する事は出来ず、而もこのような
判断手順を踏んだ後にリフレッシュ要求信号を出力する
事は、その分リフレッシュ動作時期が遅延し、最悪の場
合単位時間におけるリフレッシュ許容回数以下になり、
記憶されているメモリ内容が変化してしまう恐れがあ
る。
その間にメモリアクセス動作を行うと、例えば高速プリ
ンタにおける画像RAM のように大量の外部ファイルデー
タを転送させる場合においては高速処理を図る為に、DM
A コントローラのハード的な制御によりCPU の動作を強
制的に停止させてDMA 転送を行う場合が多々あるが、前
記DMA アクセスはCPU 以外のデバイスとの間で行われる
為に、特別な判断回路を設けねばCPU 側では前記アクセ
スが終了した事を判断する事は出来ず、而もこのような
判断手順を踏んだ後にリフレッシュ要求信号を出力する
事は、その分リフレッシュ動作時期が遅延し、最悪の場
合単位時間におけるリフレッシュ許容回数以下になり、
記憶されているメモリ内容が変化してしまう恐れがあ
る。
【０００６】又例えば特開昭６０−２０３９３号におい
て、タイマにより周期が決定されるリフレッシュ要求信
号に基づいてリフレッシュが行われない場合に、該要求
信号に基づいてリフレッシュ保留カウンタを起動させ、
これに応答してリフレッシュ保留カウンタがクロックを
計数し、該クロックのカウント数が所定値に達した際
に、カウントアップ信号をリフレッシュ回路に供給し、
リフレッシュ動作を行うように構成している。そして前
記リフレッシュ動作が完了の都度前記カウンタをリセッ
トする。かかる実施例によればタイマによるリフレッシ
ュ要求信号の発生周期（Ｔ1）とリフレッシュ保留カウ
ンタのカウントアップするクロック数（Ｔ2）の和がリ
フレッシュ許容周期Ｔ3以下（Ｔ3＞Ｔ1＋Ｔ2）であれば
確実にリフレッシュを行う事が出来る。
て、タイマにより周期が決定されるリフレッシュ要求信
号に基づいてリフレッシュが行われない場合に、該要求
信号に基づいてリフレッシュ保留カウンタを起動させ、
これに応答してリフレッシュ保留カウンタがクロックを
計数し、該クロックのカウント数が所定値に達した際
に、カウントアップ信号をリフレッシュ回路に供給し、
リフレッシュ動作を行うように構成している。そして前
記リフレッシュ動作が完了の都度前記カウンタをリセッ
トする。かかる実施例によればタイマによるリフレッシ
ュ要求信号の発生周期（Ｔ1）とリフレッシュ保留カウ
ンタのカウントアップするクロック数（Ｔ2）の和がリ
フレッシュ許容周期Ｔ3以下（Ｔ3＞Ｔ1＋Ｔ2）であれば
確実にリフレッシュを行う事が出来る。
【０００７】しかしながら前記の技術においても、例え
ば８ｍｓの間に５１２回という規定リフレッシュ回数を
規制するものではなく、タイマにより周期が決定される
リフレッシュサイクル以内にリフレッシュが行われない
場合に補助的にリフレッシュ許容周期Ｔ3内に再度リフ
レッシュを行おうとするもので、過剰な回数のリフレッ
シュが行われるという基本的な欠点は免れない。即ち前
記の構成ではリフレッシュサイクルＴ1は必ず、リフレ
ッシュ許容周期Ｔ3以下となり、過剰な回数のリフレッ
シュが行われるという基本的な欠点は免れない。
ば８ｍｓの間に５１２回という規定リフレッシュ回数を
規制するものではなく、タイマにより周期が決定される
リフレッシュサイクル以内にリフレッシュが行われない
場合に補助的にリフレッシュ許容周期Ｔ3内に再度リフ
レッシュを行おうとするもので、過剰な回数のリフレッ
シュが行われるという基本的な欠点は免れない。即ち前
記の構成ではリフレッシュサイクルＴ1は必ず、リフレ
ッシュ許容周期Ｔ3以下となり、過剰な回数のリフレッ
シュが行われるという基本的な欠点は免れない。
【０００８】本発明はかかる従来技術の欠点に鑑み、ク
ロックに基づいてリフレッシュ周期を設定する事なく簡
単な構成で単位時間当たりのリフレッシュ規定回数に対
応したリフレッシュ周期を設定し得るリフレッシュ制御
方式を提供する事にある。本発明の他の目的とする所
は、ＣＰＵ若しくはＤＭＡよりのアクセス要求とリフレ
ッシュ要求が競合した場合でも優先度に応じて効率的に
リフレッシュ動作を行う事の出来るリフレッシュ制御方
式を提供する事にある。
ロックに基づいてリフレッシュ周期を設定する事なく簡
単な構成で単位時間当たりのリフレッシュ規定回数に対
応したリフレッシュ周期を設定し得るリフレッシュ制御
方式を提供する事にある。本発明の他の目的とする所
は、ＣＰＵ若しくはＤＭＡよりのアクセス要求とリフレ
ッシュ要求が競合した場合でも優先度に応じて効率的に
リフレッシュ動作を行う事の出来るリフレッシュ制御方
式を提供する事にある。
【０００９】
【課題を解決するための手段】本第１発明は、単位時間
ｔ当たりのリフレッシュ回数ｍが規定されたＤ−ＲＡＭ
のリフレッシュ制御方式において、リフレッシュ要求信
号発生周期を等間隔周期とする事なく、単位時間ｔ当た
り毎に前記リフレッシュ回数ｍにほぼ対応するパルス回
数Ｐ（但しＰ≦ｍ）が得られる様に、前記リフレッシュ
要求信号発生周期を、適宜不等間隔周期に設定した事を
特徴とする。この場合前記リフレッシュ要求信号は、ク
ロックカウンタ、好ましくはフリーランカウンタで構成
し、所定のクロックに基づいてカウントされる該カウン
タのカウント値が、予め設定されたプログラムカウント
値に合致する毎にリフレッシュ要求信号を生成するよう
にしたパルス発生器を用いるのがよい。かかる第１発明
によれば、単位時間当たりのリフレッシュ規定回数に対
応してリフレッシュ周期でリフレッシュ要求を行う事が
出来、これにより前記規定回数に対応した最小限回数で
のリフレッシュを実現する。
ｔ当たりのリフレッシュ回数ｍが規定されたＤ−ＲＡＭ
のリフレッシュ制御方式において、リフレッシュ要求信
号発生周期を等間隔周期とする事なく、単位時間ｔ当た
り毎に前記リフレッシュ回数ｍにほぼ対応するパルス回
数Ｐ（但しＰ≦ｍ）が得られる様に、前記リフレッシュ
要求信号発生周期を、適宜不等間隔周期に設定した事を
特徴とする。この場合前記リフレッシュ要求信号は、ク
ロックカウンタ、好ましくはフリーランカウンタで構成
し、所定のクロックに基づいてカウントされる該カウン
タのカウント値が、予め設定されたプログラムカウント
値に合致する毎にリフレッシュ要求信号を生成するよう
にしたパルス発生器を用いるのがよい。かかる第１発明
によれば、単位時間当たりのリフレッシュ規定回数に対
応してリフレッシュ周期でリフレッシュ要求を行う事が
出来、これにより前記規定回数に対応した最小限回数で
のリフレッシュを実現する。
【００１０】しかしながら前記制御方式を取ると、ＣＰ
Ｕ若しくはＤＭＡコントローラ等のバスマスタよりＤ−
ＲＡＭアクセス要求信号とリフレッシュ要求信号とが競
合した場合においても、常にメモリアクセス要求をウエ
イトさせてその間にリフレッシュ動作を行なわなければ
ならず、かかる処理方法では高速プリンタの制御システ
ムのように頻繁にメモリアクセスするシステムにおいて
は、必然的にメモリの動作速度の低下を招き易い。そこ
で本第２発明は、リフレッシュ要求信号を蓄積してリフ
レッシュ要求レベルを設定するとともに、リフレッシュ
動作完了の都度前記要求レベルをカウントダウンさせる
リフレッシュ要求レベル生成手段を具え、該生成手段よ
り出力された前記要求レベル信号に基づいてリフレッシ
ュ条件を変更させる事を特徴とするものである。
Ｕ若しくはＤＭＡコントローラ等のバスマスタよりＤ−
ＲＡＭアクセス要求信号とリフレッシュ要求信号とが競
合した場合においても、常にメモリアクセス要求をウエ
イトさせてその間にリフレッシュ動作を行なわなければ
ならず、かかる処理方法では高速プリンタの制御システ
ムのように頻繁にメモリアクセスするシステムにおいて
は、必然的にメモリの動作速度の低下を招き易い。そこ
で本第２発明は、リフレッシュ要求信号を蓄積してリフ
レッシュ要求レベルを設定するとともに、リフレッシュ
動作完了の都度前記要求レベルをカウントダウンさせる
リフレッシュ要求レベル生成手段を具え、該生成手段よ
り出力された前記要求レベル信号に基づいてリフレッシ
ュ条件を変更させる事を特徴とするものである。
【００１１】この場合ＣＰＵ若しくはＤＭＡコントロー
ラ等のバスマスタとＤ−ＲＡＭ間のアクセス状態をモニ
タするモニタ信号と前記要求レベル信号を取込む判定手
段を設け、該判定手段に前記要求レベルに応じたリフレ
ッシュ条件を設け、前記モニタ信号に基づいて前記要求
レベルに応じたリフレッシュ条件が整った際に、前記Ｄ
−ＲＡＭのリフレッシュを行うように構成してもよく、
又、ＣＰＵ若しくはＤＭＡコントローラ等のバスマスタ
よりＤ−ＲＡＭアクセス要求信号と前記要求レベル信号
を取込む調停手段を設け、前記要求レベルに応じてＤ−
ＲＡＭへのアクセス要求信号とリフレッシュ要求信号が
競合した場合の優先条件を変化させるように構成しても
よい。
ラ等のバスマスタとＤ−ＲＡＭ間のアクセス状態をモニ
タするモニタ信号と前記要求レベル信号を取込む判定手
段を設け、該判定手段に前記要求レベルに応じたリフレ
ッシュ条件を設け、前記モニタ信号に基づいて前記要求
レベルに応じたリフレッシュ条件が整った際に、前記Ｄ
−ＲＡＭのリフレッシュを行うように構成してもよく、
又、ＣＰＵ若しくはＤＭＡコントローラ等のバスマスタ
よりＤ−ＲＡＭアクセス要求信号と前記要求レベル信号
を取込む調停手段を設け、前記要求レベルに応じてＤ−
ＲＡＭへのアクセス要求信号とリフレッシュ要求信号が
競合した場合の優先条件を変化させるように構成しても
よい。
【００１２】尚、前記リフレッシュ要求信号は、第１発
明のように、前記単位時間ｔ毎の前記リフレッシュ回数
ｍにほぼ対応するパルス回数Ｐ（但しＰ≦ｍ）が得られ
る様にリフレッシュ要求信号発生周期を設定したフリー
ランカウンタからなる信号生成回路を用いるのがよい。
明のように、前記単位時間ｔ毎の前記リフレッシュ回数
ｍにほぼ対応するパルス回数Ｐ（但しＰ≦ｍ）が得られ
る様にリフレッシュ要求信号発生周期を設定したフリー
ランカウンタからなる信号生成回路を用いるのがよい。
【００１３】
【実施例】図１に例として単位時間ｔ当たりのリフレッ
シュ回数ｍが規定されたＤ−ＲＡＭのリフレッシュを効
果的に行う事の出来る制御方式が組込まれた一般的な情
報処理装置の概略構成を示す。１はダイナミックＲＡ
Ｍ、２はダイナミックＲＡＭ１の制御をするためのダイ
ナミックＲＡＭコントローラ、３はデータバス、４はア
ドレスバス、５はＣＰＵで第１のバスマスタとして動作
する。６はＤＭＡコントローラでＳＣＳＩコントローラ
１０とのデータ入出力をＣＰＵ５に代わって行う第２の
バスマスタとして動作する。７はＤＲＡＭコントローラ
２に対してリフレッシュの指示を与えるリフレッシャで
第３のバスマスタとして動作する。８は２つのバスマス
タであるＣＰＵ５とＤＭＡコントローラ６からのデータ
／アドレスバス要求と、リフレッシャ７からのＤＲＡＭ
リフレッシュ要求を調停し競合を防ぐアービタ（調停回
路）である。９はＣＰＵ５が動作するためのプログラム
が格納されたＲＯＭ、１０はＳＣＳＩコントローラでＳ
ＣＳＩバス１０Ａを介して、例えばホスト側より転送さ
れたデータの取込み制御を行う。１１はＤＲＡＭコント
ローラ２によってＤＲＡＭ用に時分割で多重化されたア
ドレスバス４である。
シュ回数ｍが規定されたＤ−ＲＡＭのリフレッシュを効
果的に行う事の出来る制御方式が組込まれた一般的な情
報処理装置の概略構成を示す。１はダイナミックＲＡ
Ｍ、２はダイナミックＲＡＭ１の制御をするためのダイ
ナミックＲＡＭコントローラ、３はデータバス、４はア
ドレスバス、５はＣＰＵで第１のバスマスタとして動作
する。６はＤＭＡコントローラでＳＣＳＩコントローラ
１０とのデータ入出力をＣＰＵ５に代わって行う第２の
バスマスタとして動作する。７はＤＲＡＭコントローラ
２に対してリフレッシュの指示を与えるリフレッシャで
第３のバスマスタとして動作する。８は２つのバスマス
タであるＣＰＵ５とＤＭＡコントローラ６からのデータ
／アドレスバス要求と、リフレッシャ７からのＤＲＡＭ
リフレッシュ要求を調停し競合を防ぐアービタ（調停回
路）である。９はＣＰＵ５が動作するためのプログラム
が格納されたＲＯＭ、１０はＳＣＳＩコントローラでＳ
ＣＳＩバス１０Ａを介して、例えばホスト側より転送さ
れたデータの取込み制御を行う。１１はＤＲＡＭコント
ローラ２によってＤＲＡＭ用に時分割で多重化されたア
ドレスバス４である。
【００１４】ＣＰＵ５や、ＤＭＡコントローラ６は調停
回路８に対してバス要求信号（busreq）を送信して調停
回路８がバス承認信号（bus ack）を返送することで始
めてバスが使用できる。そしてＣＰＵ５とＤＭＡコント
ローラ６双方が同時にバスを使用することがないように
調停回路８が管理している。調停回路８は内部にＤＲＡ
Ｍ１の調停部とバス３、４の調停部をもち、従って調停
回路８はリフレッシュ信号調停回路とバス調停回路の両
者の機能を有する。
回路８に対してバス要求信号（busreq）を送信して調停
回路８がバス承認信号（bus ack）を返送することで始
めてバスが使用できる。そしてＣＰＵ５とＤＭＡコント
ローラ６双方が同時にバスを使用することがないように
調停回路８が管理している。調停回路８は内部にＤＲＡ
Ｍ１の調停部とバス３、４の調停部をもち、従って調停
回路８はリフレッシュ信号調停回路とバス調停回路の両
者の機能を有する。
【００１５】さてリフレッシャ７はデータバス３、アド
レスバス４を使用しないためバス使用権を獲得する必要
はないが、他のバスマスタ５、６がＤＲＡＭ１をアクセ
ス中はリフレッシャ７もＤＲＡＭ１をアクセスできな
い。この意味でリフレッシャ７は特別な第３のバスマス
タであるとも言える。
レスバス４を使用しないためバス使用権を獲得する必要
はないが、他のバスマスタ５、６がＤＲＡＭ１をアクセ
ス中はリフレッシャ７もＤＲＡＭ１をアクセスできな
い。この意味でリフレッシャ７は特別な第３のバスマス
タであるとも言える。
【００１６】図２に第２発明に対応するリフレッシャ７
の構成例を示す。２１はリフレッシュ要求パルスの生成
回路として、前記単位時間ｔ毎の前記リフレッシュ回数
ｍにほぼ対応するパルス回数Ｐ（但しＰ≦ｍ）が得られ
る様に、リフレッシュ要求信号発生周期を設定したフリ
ーランカウンタからなるリフレッシュ要求パルス発生器
で、前記フリーランカウンタ２１には予め設定されたプ
ログラムカウント値が内蔵されており、クロック発生器
２２より取込んだクロックに基づいて前記フリーランカ
ウンタ２１をカウントしていき、該カウント値がプログ
ラムカウント値に合致する毎にリフレッシュ要求パルス
Ｒｑを発振するように構成する。その動作を、図３に基
づいて説明するに、従来のリフレッシュ要求信号発生周
期はクロックＣＬＫを（単位時間ｔ／リフレッシュ規定
回数ｍ）に近付くように分周して等間隔周期のリフレッ
シュ要求パルスＰ１を生成する。しかしながら等間隔周
期では、該等間隔パルスＰ１の累積により前記サイクル
タイム（ｔ／ｍ）のずれが生じてくる。そこで本実施例
は、前記サイクルタイム（ｔ／ｍ）のずれを補償する為
に、前記等間隔パルスＰ１の周期がクロック周期の場合
に、例えばフリーランカウンタ２１のカウントアップ値
を１６に設定しておき、パルスを発生するプログラムカ
ウント値を５、１０、１６に設定する事により、３パル
ス毎に補正パルスＲｑが得られる事になる。これにより
単位時間ｔ毎の前記リフレッシュ回数ｍにほぼ対応する
パルス回数Ｐ（但しＰ≦ｍ）が得られる様に構成する事
が出来る。従ってクロックＣＬＫを分周してできる等間
隔パルスＰ１を用いると量子化誤差によりリフレッシュ
時間に無駄が発生するが、本実施例においては、３パル
ス毎に周期補正をかける為に、前記誤差をさらに小さく
できるため前記サイクルタイム（ｔ／ｍ）に極めて近似
させる事が出来る。
の構成例を示す。２１はリフレッシュ要求パルスの生成
回路として、前記単位時間ｔ毎の前記リフレッシュ回数
ｍにほぼ対応するパルス回数Ｐ（但しＰ≦ｍ）が得られ
る様に、リフレッシュ要求信号発生周期を設定したフリ
ーランカウンタからなるリフレッシュ要求パルス発生器
で、前記フリーランカウンタ２１には予め設定されたプ
ログラムカウント値が内蔵されており、クロック発生器
２２より取込んだクロックに基づいて前記フリーランカ
ウンタ２１をカウントしていき、該カウント値がプログ
ラムカウント値に合致する毎にリフレッシュ要求パルス
Ｒｑを発振するように構成する。その動作を、図３に基
づいて説明するに、従来のリフレッシュ要求信号発生周
期はクロックＣＬＫを（単位時間ｔ／リフレッシュ規定
回数ｍ）に近付くように分周して等間隔周期のリフレッ
シュ要求パルスＰ１を生成する。しかしながら等間隔周
期では、該等間隔パルスＰ１の累積により前記サイクル
タイム（ｔ／ｍ）のずれが生じてくる。そこで本実施例
は、前記サイクルタイム（ｔ／ｍ）のずれを補償する為
に、前記等間隔パルスＰ１の周期がクロック周期の場合
に、例えばフリーランカウンタ２１のカウントアップ値
を１６に設定しておき、パルスを発生するプログラムカ
ウント値を５、１０、１６に設定する事により、３パル
ス毎に補正パルスＲｑが得られる事になる。これにより
単位時間ｔ毎の前記リフレッシュ回数ｍにほぼ対応する
パルス回数Ｐ（但しＰ≦ｍ）が得られる様に構成する事
が出来る。従ってクロックＣＬＫを分周してできる等間
隔パルスＰ１を用いると量子化誤差によりリフレッシュ
時間に無駄が発生するが、本実施例においては、３パル
ス毎に周期補正をかける為に、前記誤差をさらに小さく
できるため前記サイクルタイム（ｔ／ｍ）に極めて近似
させる事が出来る。
【００１７】バスリクエスタ２５は前記周期的要求パル
スＲｑを受信して調停回路８に対してバス要求信号req
を出力する。調停回路８はバス要求信号reqから次の周
期的要求パルスＲｑの前にリフレッシャ７に対しバス権
を獲得し、バスリクエスタ２５に対しバス許可信号ack
を返すことを保証している。バスリクエスタ２５はバス
権を獲得すると速やかにリフレッシュ信号ＲＦを発生
し、ＤＲＡＭコントローラ２が多重化アドレスバス１１
を介して実際のＤＲＡＭリフレッシュサイクルを発生す
る。
スＲｑを受信して調停回路８に対してバス要求信号req
を出力する。調停回路８はバス要求信号reqから次の周
期的要求パルスＲｑの前にリフレッシャ７に対しバス権
を獲得し、バスリクエスタ２５に対しバス許可信号ack
を返すことを保証している。バスリクエスタ２５はバス
権を獲得すると速やかにリフレッシュ信号ＲＦを発生
し、ＤＲＡＭコントローラ２が多重化アドレスバス１１
を介して実際のＤＲＡＭリフレッシュサイクルを発生す
る。
【００１８】図４は本第２発明に対応する実施例にかか
るリフレッシャ７の内部構成を示す。リフレッシュ要求
パルス発生器２１は図３と同様な周期的に補正したリク
エスト要求パルスＲｑを発生する。パルス蓄積回路２３
は周期的に前記要求パルスＲｑを受信してその個数を蓄
積し、バスリクエスタ２５からのリフレッシュ要求完了
信号ａｃｋ１を受信する事によってパルス蓄積回路２３
に蓄積されている要求パルスの個数に対応してリクエス
トレベルＱＬとしてバスリクエスタ２５側に出力され
る。バスリクエスタ２５はリクエストレベルＱＬに応じ
て対応するリクエストレベルＱＬのバス要求信号reqを
調停回路８に対し出力する。
るリフレッシャ７の内部構成を示す。リフレッシュ要求
パルス発生器２１は図３と同様な周期的に補正したリク
エスト要求パルスＲｑを発生する。パルス蓄積回路２３
は周期的に前記要求パルスＲｑを受信してその個数を蓄
積し、バスリクエスタ２５からのリフレッシュ要求完了
信号ａｃｋ１を受信する事によってパルス蓄積回路２３
に蓄積されている要求パルスの個数に対応してリクエス
トレベルＱＬとしてバスリクエスタ２５側に出力され
る。バスリクエスタ２５はリクエストレベルＱＬに応じ
て対応するリクエストレベルＱＬのバス要求信号reqを
調停回路８に対し出力する。
【００１９】調停回路８は対応するリクエストレベルＱ
Ｌのバス要求信号reqに応答し、他のバスマスタ５、６
のリクエスト要求信号reqとのバス競合を調停してバス
使用権を獲得し、獲得が完了するか若しくは確実に完了
する見込みが生じたときバス許可信号ackを返す。この
際調停回路８は後記に詳説するようにバス要求信号req
の示すレベルに応じてバス使用権の取得に関する優先度
を制御操作する。調停回路８では、現在のバスの使用状
況または調停回路８の状態を示すバスモニタ信号Ｍをバ
スリクエスタ２５側に出力している。
Ｌのバス要求信号reqに応答し、他のバスマスタ５、６
のリクエスト要求信号reqとのバス競合を調停してバス
使用権を獲得し、獲得が完了するか若しくは確実に完了
する見込みが生じたときバス許可信号ackを返す。この
際調停回路８は後記に詳説するようにバス要求信号req
の示すレベルに応じてバス使用権の取得に関する優先度
を制御操作する。調停回路８では、現在のバスの使用状
況または調停回路８の状態を示すバスモニタ信号Ｍをバ
スリクエスタ２５側に出力している。
【００２０】バスリクエスタ２５は、バス許可信号ack
若しくはバス許可信号ack とバスモニタ信号Ｍの両方を
監視し、ＤＲＡＭコントローラ２に対しリフレッシュ信
号ＲＦによってリフレッシュを指示すると同時にパルス
蓄積回路２３に対しリフレッシュ要求完了信号ａｃｋ１
を出力する。ＤＲＡＭコントローラ２は図１に示すよう
に前記リフレッシュ信号ＲＦに基づいて強制リフレッシ
ュまたはサイクルスチールリフレッシュを行うととも
に、同時にパルス蓄積回路２３に対しリフレッシュ要求
完了信号ａｃｋ１を送信し、パルス蓄積回路２３は蓄え
られているパルスを１個抹消し、リクエストレベルＱＬ
を１だけ小さくする。
若しくはバス許可信号ack とバスモニタ信号Ｍの両方を
監視し、ＤＲＡＭコントローラ２に対しリフレッシュ信
号ＲＦによってリフレッシュを指示すると同時にパルス
蓄積回路２３に対しリフレッシュ要求完了信号ａｃｋ１
を出力する。ＤＲＡＭコントローラ２は図１に示すよう
に前記リフレッシュ信号ＲＦに基づいて強制リフレッシ
ュまたはサイクルスチールリフレッシュを行うととも
に、同時にパルス蓄積回路２３に対しリフレッシュ要求
完了信号ａｃｋ１を送信し、パルス蓄積回路２３は蓄え
られているパルスを１個抹消し、リクエストレベルＱＬ
を１だけ小さくする。
【００２１】次にかかるリフレッシャ７を用いた実施例
のリフレッシュ制御動作を説明する。本実施例は、パル
ス蓄積回路２３にリフレッシュ要求パルスＲｑを最大４
個まで蓄えられ、該蓄えられているキューの数を”０”
から”４”までのリクエストレベルＱＬをバスリクエス
タ２５に出力可能に構成する。そしてリクエストレベル
ＱＬが”０”から”４”までで次の様にリフレッシュ要
求信号reqの優先度を決定する。
のリフレッシュ制御動作を説明する。本実施例は、パル
ス蓄積回路２３にリフレッシュ要求パルスＲｑを最大４
個まで蓄えられ、該蓄えられているキューの数を”０”
から”４”までのリクエストレベルＱＬをバスリクエス
タ２５に出力可能に構成する。そしてリクエストレベル
ＱＬが”０”から”４”までで次の様にリフレッシュ要
求信号reqの優先度を決定する。
【００２２】図５に示すように、リクエストレベルＱＬ
が”０”の時は、バスリクエスタ２５は調停回路８にバ
ス要求信号reqを出力しない。リフレッシュ要求パルス
発生器２１よりの一のリフレッシュ要求パルスＲｑがパ
ルス蓄積回路２３に出力されると、”１”のリクエスト
レベルＱＬがバスリクエスタ２５に出力され、バスリク
エスタ２５は調停回路８に対応するリクエストレベルＱ
Ｌのバス要求信号reqを出力する。そして本実施例の場
合はリクエストレベルＱＬが”１”である為に、ＣＰＵ
５とＤＭＡコントローラ６のアクセス要求が切換中であ
る場合にＤＲＡＭコントローラ２に対しリフレッシュ信
号ＲＦによってリフレッシュを指示する。ＤＲＡＭコン
トローラ２は前記リフレッシュ信号ＲＦに基づいてサイ
クルスチールリフレッシュを行うとともに、同時にパル
ス蓄積回路２３に対しリフレッシュ要求完了信号ａｃｋ
１を送信し、パルス蓄積回路２３は蓄えられているパル
スを１個抹消し、リクエストレベルＱＬ”１”から”
０”に１だけカウントダウンさせる。
が”０”の時は、バスリクエスタ２５は調停回路８にバ
ス要求信号reqを出力しない。リフレッシュ要求パルス
発生器２１よりの一のリフレッシュ要求パルスＲｑがパ
ルス蓄積回路２３に出力されると、”１”のリクエスト
レベルＱＬがバスリクエスタ２５に出力され、バスリク
エスタ２５は調停回路８に対応するリクエストレベルＱ
Ｌのバス要求信号reqを出力する。そして本実施例の場
合はリクエストレベルＱＬが”１”である為に、ＣＰＵ
５とＤＭＡコントローラ６のアクセス要求が切換中であ
る場合にＤＲＡＭコントローラ２に対しリフレッシュ信
号ＲＦによってリフレッシュを指示する。ＤＲＡＭコン
トローラ２は前記リフレッシュ信号ＲＦに基づいてサイ
クルスチールリフレッシュを行うとともに、同時にパル
ス蓄積回路２３に対しリフレッシュ要求完了信号ａｃｋ
１を送信し、パルス蓄積回路２３は蓄えられているパル
スを１個抹消し、リクエストレベルＱＬ”１”から”
０”に１だけカウントダウンさせる。
【００２３】尚、ＣＰＵ５とＤＭＡコントローラ６のア
クセス要求が切換中でない場合は、前記リフレッシュ信
号ＲＦを出力する事なく、リクエストレベルＱＬが”
１”のまま蓄積される。リフレッシュ要求パルス発生器
２１より次のリフレッシュ要求パルスＲｑがパルス蓄積
回路２３に出力されると、 リクエストレベルＱＬがカ
ウントアップして”２”のリクエストレベルＱＬがバス
リクエスタ２５に出力され、バスリクエスタ２５は調停
回路８に対応するリクエストレベルＱＬのバス要求信号
reqを出力する。そして本実施例の場合はリクエストレ
ベルＱＬが”２”である為に、ＣＰＵ５もＤＭＡコント
ローラ６もバスアクセスしていない場合にＤＲＡＭコン
トローラ２に対しリフレッシュ信号ＲＦによってリフレ
ッシュを指示する。ＤＲＡＭコントローラ２は前記リフ
レッシュ信号ＲＦに基づいてサイクルスチールリフレッ
シュを行うとともに、同時にパルス蓄積回路２３に対し
リフレッシュ要求完了信号ａｃｋ１を送信し、パルス蓄
積回路２３は蓄えられているパルスを１個抹消し、リク
エストレベルＱＬ”２”から”１”に１だけカウントダ
ウンさせる。尚、ＣＰＵ５若しくはＤＭＡコントローラ
６がバスアクセスしている場合は、前記リフレッシュ信
号ＲＦを出力する事なく、リクエストレベルＱＬが”
２”のまま蓄積される。
クセス要求が切換中でない場合は、前記リフレッシュ信
号ＲＦを出力する事なく、リクエストレベルＱＬが”
１”のまま蓄積される。リフレッシュ要求パルス発生器
２１より次のリフレッシュ要求パルスＲｑがパルス蓄積
回路２３に出力されると、 リクエストレベルＱＬがカ
ウントアップして”２”のリクエストレベルＱＬがバス
リクエスタ２５に出力され、バスリクエスタ２５は調停
回路８に対応するリクエストレベルＱＬのバス要求信号
reqを出力する。そして本実施例の場合はリクエストレ
ベルＱＬが”２”である為に、ＣＰＵ５もＤＭＡコント
ローラ６もバスアクセスしていない場合にＤＲＡＭコン
トローラ２に対しリフレッシュ信号ＲＦによってリフレ
ッシュを指示する。ＤＲＡＭコントローラ２は前記リフ
レッシュ信号ＲＦに基づいてサイクルスチールリフレッ
シュを行うとともに、同時にパルス蓄積回路２３に対し
リフレッシュ要求完了信号ａｃｋ１を送信し、パルス蓄
積回路２３は蓄えられているパルスを１個抹消し、リク
エストレベルＱＬ”２”から”１”に１だけカウントダ
ウンさせる。尚、ＣＰＵ５若しくはＤＭＡコントローラ
６がバスアクセスしている場合は、前記リフレッシュ信
号ＲＦを出力する事なく、リクエストレベルＱＬが”
２”のまま蓄積される。
【００２４】そして前記と同様な動作によりリクエスト
レベルＱＬが”３”にカウントアップされた場合は、Ｄ
ＭＡコントローラ６がバスアクセスしておらず、ＣＰＵ
５のみがバスアクセスしている場合にＤＲＡＭコントロ
ーラ２に対しリフレッシュ信号ＲＦによってリフレッシ
ュを指示する。ＤＲＡＭコントローラ２は前記リフレッ
シュ信号ＲＦに基づいて強制リフレッシュを行うととも
に、同時にパルス蓄積回路２３に対しリフレッシュ要求
完了信号ａｃｋ１を送信し、パルス蓄積回路２３は蓄え
られているパルスを１個抹消し、リクエストレベルＱ
Ｌ”３”から”２”に１だけカウントダウンさせる。
尚、ＤＭＡコントローラ６のみがバスアクセスしている
場合は、前記リフレッシュ信号ＲＦを出力する事なく、
リクエストレベルＱＬが”３”のまま蓄積される。
レベルＱＬが”３”にカウントアップされた場合は、Ｄ
ＭＡコントローラ６がバスアクセスしておらず、ＣＰＵ
５のみがバスアクセスしている場合にＤＲＡＭコントロ
ーラ２に対しリフレッシュ信号ＲＦによってリフレッシ
ュを指示する。ＤＲＡＭコントローラ２は前記リフレッ
シュ信号ＲＦに基づいて強制リフレッシュを行うととも
に、同時にパルス蓄積回路２３に対しリフレッシュ要求
完了信号ａｃｋ１を送信し、パルス蓄積回路２３は蓄え
られているパルスを１個抹消し、リクエストレベルＱ
Ｌ”３”から”２”に１だけカウントダウンさせる。
尚、ＤＭＡコントローラ６のみがバスアクセスしている
場合は、前記リフレッシュ信号ＲＦを出力する事なく、
リクエストレベルＱＬが”３”のまま蓄積される。
【００２５】そして前記と同様な動作によりリクエスト
レベルＱＬが”４”にカウントアップされた場合は、Ｄ
ＭＡコントローラ６もＣＰＵ５もバスアクセスしていて
もＤＲＡＭコントローラ２に対しリフレッシュ信号ＲＦ
によってリフレッシュを指示する。ＤＲＡＭコントロー
ラ２は前記リフレッシュ信号ＲＦに基づいて強制リフレ
ッシュ、即ちＤＭＡコントローラ６とＣＰＵ５がＤ−Ｒ
ＡＭ１にアクセスしていなければそのままサイクルスチ
ールによりリフレッシュを行い、リフレッシュ信号ＲＦ
が出力されたときに、ＣＰＵ５がＤ−ＲＡＭ１にアクセ
スしていれば、ＣＰＵ５によるＤ−ＲＡＭアクセスが完
了するのをまってリフレッシュを行う。そしてリフレッ
シュ完了と同時にパルス蓄積回路２３に対しリフレッシ
ュ要求完了信号ａｃｋ１を送信し、パルス蓄積回路２３
は蓄えられているパルスを１個抹消し、リクエストレベ
ルＱＬ”４”から”３”に１だけカウントダウンさせ
る。以下前記動作を繰り返す。
レベルＱＬが”４”にカウントアップされた場合は、Ｄ
ＭＡコントローラ６もＣＰＵ５もバスアクセスしていて
もＤＲＡＭコントローラ２に対しリフレッシュ信号ＲＦ
によってリフレッシュを指示する。ＤＲＡＭコントロー
ラ２は前記リフレッシュ信号ＲＦに基づいて強制リフレ
ッシュ、即ちＤＭＡコントローラ６とＣＰＵ５がＤ−Ｒ
ＡＭ１にアクセスしていなければそのままサイクルスチ
ールによりリフレッシュを行い、リフレッシュ信号ＲＦ
が出力されたときに、ＣＰＵ５がＤ−ＲＡＭ１にアクセ
スしていれば、ＣＰＵ５によるＤ−ＲＡＭアクセスが完
了するのをまってリフレッシュを行う。そしてリフレッ
シュ完了と同時にパルス蓄積回路２３に対しリフレッシ
ュ要求完了信号ａｃｋ１を送信し、パルス蓄積回路２３
は蓄えられているパルスを１個抹消し、リクエストレベ
ルＱＬ”４”から”３”に１だけカウントダウンさせ
る。以下前記動作を繰り返す。
【００２６】尚、前記調停回路８より出力されるバスモ
ニタ信号Ｍを有効に利用してリフレッシュ制御動作を行
う事も出来る。本実施例は、パルス蓄積回路２３にリフ
レッシュ要求パルスＲｑを最大３個まで蓄えられ、該蓄
えられているキューの数を”０”から”３”までのリク
エストレベルＱＬをバスリクエスタ２５に出力可能に構
成する。そしてバスモニタ信号Ｍに基づいてリクエスト
レベルＱＬが”０”から”３”までで次の様にリフレッ
シュ要求信号reqの優先度を決定する。リクエストレベ
ルＱＬが”０”の時は、バスリクエスタ２５は調停回路
８にバス要求信号reqを出力しない。リクエストレベル
ＱＬが”１”の時は、バスモニタ信号に基づいてＣＰＵ
５がＲＯＭ９アクセスサイクルのスタートがモニタされ
た際にバス要求信号reqをバスリクエスタ２５に出力
し、バスリクエスタ２５はバス許可信号ackが返ると直
ちにＤＲＡＭコントローラ２に対しリフレッシュ信号Ｒ
Ｆを送信する。尚バス要求信号reqは調停回路８内で保
持されずに常にリアルタイムで処理されるので、バス要
求信号reqが途中で取りやめられた場合、バス権の獲得
動作には入らない。そしてリクエストレベルＱＬが”
２”にカウントアップさせるときは、バスモニタ信号Ｍ
に基づいてＣＰＵ５がＳＣＳＩＣアクセスサイクルのス
タートがモニタされた際にバス要求信号req をバスリク
エスタ２５に出力し、バスリクエスタ２５はバス許可信
号ack が返ると直ちにＤＲＡＭコントローラ２に対しリ
フレッシュ信号ＲＦを送信する。更にリクエストレベル
ＱＬが”３”にカウントアップさせるときは、バスモニ
タ信号Ｍの状態にも拘らずバス要求信号reqをバスリク
エスタ２５に出力し、バスリクエスタ２５は直ちにＤＲ
ＡＭコントローラ２に対し強制的にリフレッシュ信号Ｒ
Ｆを送信する。
ニタ信号Ｍを有効に利用してリフレッシュ制御動作を行
う事も出来る。本実施例は、パルス蓄積回路２３にリフ
レッシュ要求パルスＲｑを最大３個まで蓄えられ、該蓄
えられているキューの数を”０”から”３”までのリク
エストレベルＱＬをバスリクエスタ２５に出力可能に構
成する。そしてバスモニタ信号Ｍに基づいてリクエスト
レベルＱＬが”０”から”３”までで次の様にリフレッ
シュ要求信号reqの優先度を決定する。リクエストレベ
ルＱＬが”０”の時は、バスリクエスタ２５は調停回路
８にバス要求信号reqを出力しない。リクエストレベル
ＱＬが”１”の時は、バスモニタ信号に基づいてＣＰＵ
５がＲＯＭ９アクセスサイクルのスタートがモニタされ
た際にバス要求信号reqをバスリクエスタ２５に出力
し、バスリクエスタ２５はバス許可信号ackが返ると直
ちにＤＲＡＭコントローラ２に対しリフレッシュ信号Ｒ
Ｆを送信する。尚バス要求信号reqは調停回路８内で保
持されずに常にリアルタイムで処理されるので、バス要
求信号reqが途中で取りやめられた場合、バス権の獲得
動作には入らない。そしてリクエストレベルＱＬが”
２”にカウントアップさせるときは、バスモニタ信号Ｍ
に基づいてＣＰＵ５がＳＣＳＩＣアクセスサイクルのス
タートがモニタされた際にバス要求信号req をバスリク
エスタ２５に出力し、バスリクエスタ２５はバス許可信
号ack が返ると直ちにＤＲＡＭコントローラ２に対しリ
フレッシュ信号ＲＦを送信する。更にリクエストレベル
ＱＬが”３”にカウントアップさせるときは、バスモニ
タ信号Ｍの状態にも拘らずバス要求信号reqをバスリク
エスタ２５に出力し、バスリクエスタ２５は直ちにＤＲ
ＡＭコントローラ２に対し強制的にリフレッシュ信号Ｒ
Ｆを送信する。
【００２７】図６は本発明の他の実施例にかかるリフレ
ッシュ制御回路の全体構成を示し、本実施例におけるＤ
−ＲＡＭコントローラ２は、ＣＰＵ５のアドレスをマル
チプレックスし、ＲＡＳ，ＣＡＳ等のＤ−ＲＡＭ制御信
号を生成している。このＤ−ＲＡＭコントローラ２はＣ
ＰＵ５の動作に連動するだけでなく、バスマスタにもな
り得る。タイマ３１は前記周期的補正パルスを用いる事
なく、１５μｓ毎に等間隔のリフレッシュ要求パルスＰ
１をリフレッシュ要求レベル判定回路３０に出力する。
ッシュ制御回路の全体構成を示し、本実施例におけるＤ
−ＲＡＭコントローラ２は、ＣＰＵ５のアドレスをマル
チプレックスし、ＲＡＳ，ＣＡＳ等のＤ−ＲＡＭ制御信
号を生成している。このＤ−ＲＡＭコントローラ２はＣ
ＰＵ５の動作に連動するだけでなく、バスマスタにもな
り得る。タイマ３１は前記周期的補正パルスを用いる事
なく、１５μｓ毎に等間隔のリフレッシュ要求パルスＰ
１をリフレッシュ要求レベル判定回路３０に出力する。
【００２８】リフレッシュ要求レベル判定回路３０の内
部構成は図７で示す。３２はリクエスト蓄積回路として
機能し、最大２個のリフレッシュ要求パルスを蓄積する
アップ／ダウンカウンタで、蓄積したリフレッシュ要求
パルスに基づいて”０”〜”２”のリクエストレベルを
スイッチング回路３６に供給する。そして該回路３６は
リフレッシュ要求パルスに基づいてカウントアップし、
一方ＤＭＡコントローラ６のリフレッシュ完了信号ａｃ
ｋ１に基づいてカウントダウンするように構成してい
る。
部構成は図７で示す。３２はリクエスト蓄積回路として
機能し、最大２個のリフレッシュ要求パルスを蓄積する
アップ／ダウンカウンタで、蓄積したリフレッシュ要求
パルスに基づいて”０”〜”２”のリクエストレベルを
スイッチング回路３６に供給する。そして該回路３６は
リフレッシュ要求パルスに基づいてカウントアップし、
一方ＤＭＡコントローラ６のリフレッシュ完了信号ａｃ
ｋ１に基づいてカウントダウンするように構成してい
る。
【００２９】３３はリフレッシュ要求信号reqを調停回
路８に送信しないレベル０リクエスタ、３４はリフレッ
シュ要求信号reqをサイクルスチールにて調停回路８に
送信するレベル１リクエスタ、３５はリフレッシュ要求
信号reqを強制的に調停回路８に送信するレベル２リク
エスタで、スイッチング回路３６を介して”０”〜”
２”のリクエストレベルに対応したリフレッシュ信号を
調停回路８に送信する。かかる実施例において、タイマ
からリフレッシュ要求パルスが出力されると、リフレッ
シュ要求判定回路３０でリクエストレベルを”０”か
ら”１”にカウントアップする。
路８に送信しないレベル０リクエスタ、３４はリフレッ
シュ要求信号reqをサイクルスチールにて調停回路８に
送信するレベル１リクエスタ、３５はリフレッシュ要求
信号reqを強制的に調停回路８に送信するレベル２リク
エスタで、スイッチング回路３６を介して”０”〜”
２”のリクエストレベルに対応したリフレッシュ信号を
調停回路８に送信する。かかる実施例において、タイマ
からリフレッシュ要求パルスが出力されると、リフレッ
シュ要求判定回路３０でリクエストレベルを”０”か
ら”１”にカウントアップする。
【００３０】調停回路８及びＤ−ＲＡＭコントローラ２
はリクエストレベルが”１”のときＣＰＵ５がＲＯＭ９
にアクセスしている際に、サイクルスチールによるリフ
レッシュを行う。リフレッシュ動作が完了すると、Ｄ−
ＲＡＭコントローラ２よりリフレッシュ完了信号ａｃｋ
１に基づいて”１”から”０”にカウントダウンする。
そしてサイクルスチールによるリフレッシュが行われ
ず、リクエストレベルが”１”の状態で、更に判定回路
３０にタイマ３１からリフレッシュ要求パルスが出力さ
れると、リフレッシュ要求判定回路３０でリクエストレ
ベルを”１”から”２”に更にカウントアップする。
はリクエストレベルが”１”のときＣＰＵ５がＲＯＭ９
にアクセスしている際に、サイクルスチールによるリフ
レッシュを行う。リフレッシュ動作が完了すると、Ｄ−
ＲＡＭコントローラ２よりリフレッシュ完了信号ａｃｋ
１に基づいて”１”から”０”にカウントダウンする。
そしてサイクルスチールによるリフレッシュが行われ
ず、リクエストレベルが”１”の状態で、更に判定回路
３０にタイマ３１からリフレッシュ要求パルスが出力さ
れると、リフレッシュ要求判定回路３０でリクエストレ
ベルを”１”から”２”に更にカウントアップする。
【００３１】調停回路８及びＤ−ＲＡＭコントローラ２
はＣＰＵ５がＤ−ＲＡＭ１にアクセスしていなければそ
のままサイクルスチールによりリフレッシュを行う。リ
フレッシュを実行しているときに、ＣＰＵ５がＤ−ＲＡ
Ｍ１にアクセスしていれば、ＣＰＵ５によるＤ−ＲＡＭ
１アクセスが完了するのをまってリフレッシュを行う。
Ｄ−ＲＡＭコントローラ２がリフレッシュ実行中にＣＰ
Ｕ５によるＤ−ＲＡＭアクセスがあった場合は、リフレ
ッシュ動作が完了するまで調停回路８によってＣＰＵ５
によるＤ−ＲＡＭ１アクセスを開始しない。そしていず
れの場合もリフレッシュ動作が完了すると、Ｄ−ＲＡＭ
コントローラ２よりリフレッシュ完了信号ａｃｋ１に基
づいて”２”から”１”にカウントダウンする。以下前
記動作を繰り返す。
はＣＰＵ５がＤ−ＲＡＭ１にアクセスしていなければそ
のままサイクルスチールによりリフレッシュを行う。リ
フレッシュを実行しているときに、ＣＰＵ５がＤ−ＲＡ
Ｍ１にアクセスしていれば、ＣＰＵ５によるＤ−ＲＡＭ
１アクセスが完了するのをまってリフレッシュを行う。
Ｄ−ＲＡＭコントローラ２がリフレッシュ実行中にＣＰ
Ｕ５によるＤ−ＲＡＭアクセスがあった場合は、リフレ
ッシュ動作が完了するまで調停回路８によってＣＰＵ５
によるＤ−ＲＡＭ１アクセスを開始しない。そしていず
れの場合もリフレッシュ動作が完了すると、Ｄ−ＲＡＭ
コントローラ２よりリフレッシュ完了信号ａｃｋ１に基
づいて”２”から”１”にカウントダウンする。以下前
記動作を繰り返す。
【００３２】
【発明の効果】以上記載の如く本第１発明によれば、ク
ロックに基づいてリフレッシュ周期を設定する事なく簡
単な構成で単位時間当たりのリフレッシュ規定回数に対
応したリフレッシュ周期を設定し得、これによりダイナ
ミックＲＡＭ内メモリセルのデータ更新（リフレッシュ
動作）に費やされる無駄な時間を最小限に抑え、情報処
理機器の非稼働時間を最小限とすることにより、情報処
理装置の効率を改善する。本発明の他の目的とする所
は、ＣＰＵ若しくはＤＭＡよりのアクセス要求とリフレ
ッシュ要求が競合した場合でも優先度に応じて効率的に
リフレッシュ動作を行う事の出来るリフレッシュ制御方
式を提供する事にある。
ロックに基づいてリフレッシュ周期を設定する事なく簡
単な構成で単位時間当たりのリフレッシュ規定回数に対
応したリフレッシュ周期を設定し得、これによりダイナ
ミックＲＡＭ内メモリセルのデータ更新（リフレッシュ
動作）に費やされる無駄な時間を最小限に抑え、情報処
理機器の非稼働時間を最小限とすることにより、情報処
理装置の効率を改善する。本発明の他の目的とする所
は、ＣＰＵ若しくはＤＭＡよりのアクセス要求とリフレ
ッシュ要求が競合した場合でも優先度に応じて効率的に
リフレッシュ動作を行う事の出来るリフレッシュ制御方
式を提供する事にある。
【図１】Ｄ−ＲＡＭのリフレッシュを効果的に行う事の
出来る制御方式が組込まれた一般的な情報処理装置の概
略構成を示す。
出来る制御方式が組込まれた一般的な情報処理装置の概
略構成を示す。
【図２】本第１発明に対応する実施例にかかるリフレッ
シャの内部構成を示す。
シャの内部構成を示す。
【図３】本第１発明に対応するリフレッシュ要求パルス
を生成するためのタイムチャート図である。
を生成するためのタイムチャート図である。
【図４】本第２発明に対応する実施例にかかるリフレッ
シャ７の内部構成を示す。
シャ７の内部構成を示す。
【図５】図４のリフレッシュ制御動作を示すグラフ図で
ある。
ある。
【図６】本第２発明に対応する他の実施例に適用される
情報装置のシステム構成図を示す。
情報装置のシステム構成図を示す。
【図７】図６の実施例にかかるリフレッシャの内部構成
を示す。
を示す。
１ ＤーＲＡＭ ２ ＤーＲＡＭコントローラ ３ データバス ４ アドレスバス ５ ＣＰＵ（バスマスタ１） ６ ＤＭＡコントローラ（バスマスタ２） ７ リフレッシャ（バスマスタ３） ８ 調停回路 ９ ＲＯＭ １０ ＳＣＳＩコントローラ １１ ＤＲＡＭ用多重アドレスバス ２１ リフレッシュ要求パルス発生器 ２３ リクエストをいくつかため込むことができるパ
ルス蓄積回路 ２５ 調停回路に対しバスリクエストを送信するバス
リクエスタ
ルス蓄積回路 ２５ 調停回路に対しバスリクエストを送信するバス
リクエスタ
Claims (6)
- 【請求項１】 単位時間ｔ当たりのリフレッシュ回数ｍ
が規定されたＤ−ＲＡＭのリフレッシュ制御方式におい
て、 リフレッシュ要求信号発生周期を等間隔周期とする事な
く、前記単位時間ｔ毎の前記リフレッシュ回数ｍにほぼ
対応するパルス回数Ｐ（但しＰ≦ｍ）が得られる様に、
前記リフレッシュ要求信号発生周期を、適宜不等間隔周
期に設定した事を特徴とするＤ−ＲＡＭのリフレッシュ
制御方式 - 【請求項２】 前記リフレッシュ要求信号発生周期を生
成するパルス発生器をクロックカウンタで構成し、所定
のクロックに基づいてカウントされる該カウンタのカウ
ント値が、予め設定されたプログラムカウント値に合致
する毎にリフレッシュ要求信号を生成するようにした事
を特徴とする請求項１記載のＤ−ＲＡＭのリフレッシュ
制御方式 - 【請求項３】 単位時間ｔ当たりのリフレッシュ回数ｍ
が規定されたＤ−ＲＡＭのリフレッシュ制御方式におい
て、 リフレッシュ要求信号を蓄積してリフレッシュ要求レベ
ルを設定するとともに、リフレッシュ動作完了の都度前
記要求レベルをカウントダウンさせるリフレッシュ要求
レベル生成手段を具え、該生成手段より出力された前記
要求レベル信号に基づいてリフレッシュ条件を変更させ
る事を特徴とするＤ−ＲＡＭのリフレッシュ制御方式 - 【請求項４】 前記要求レベルに応じたリフレッシュ条
件を設けた判定手段を具え、該判定手段によりＤ−ＲＡ
Ｍのアクセス状態をモニタして得られるバスアクセス状
態と前記要求レベルに応じたリフレッシュ条件を対比し
ながら、前記Ｄ−ＲＡＭのリフレッシュを行う事を特徴
とする請求項３記載のＤ−ＲＡＭのリフレッシュ制御方
式 - 【請求項５】 ＣＰＵ又は／及びＤＭＡコントローラ等
のバスマスタよりＤ−ＲＡＭアクセス要求信号と前記要
求レベル信号を取込む調停手段を設け、前記要求レベル
に応じてＤ−ＲＡＭへのアクセス要求信号とリフレッシ
ュ要求信号が競合した場合の優先条件を変化させること
を特徴とする請求項３記載のＤ−ＲＡＭのリフレッシュ
制御方式 - 【請求項６】 前記リフレッシュ要求信号の生成回路と
して、前記単位時間ｔ毎の前記リフレッシュ回数ｍにほ
ぼ対応するパルス回数Ｐ（但しＰ≦ｍ）が得られる様に
リフレッシュ要求信号発生周期を設定したフリーランカ
ウンタを設けた事を特徴とする請求項３記載のＤ−ＲＡ
Ｍのリフレッシュ制御方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6288701A JPH08129883A (ja) | 1994-10-31 | 1994-10-31 | Ｄ−ｒａｍのリフレッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6288701A JPH08129883A (ja) | 1994-10-31 | 1994-10-31 | Ｄ−ｒａｍのリフレッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08129883A true JPH08129883A (ja) | 1996-05-21 |
Family
ID=17733576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6288701A Pending JPH08129883A (ja) | 1994-10-31 | 1994-10-31 | Ｄ−ｒａｍのリフレッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08129883A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007007599A1 (ja) * | 2005-07-11 | 2007-01-18 | Matsushita Electric Industrial Co., Ltd. | メモリ制御装置 |
| JP2012098777A (ja) * | 2010-10-29 | 2012-05-24 | Panasonic Corp | リフレッシュ制御装置、無線受信機および半導体集積回路 |
| JP5367889B1 (ja) * | 2012-08-21 | 2013-12-11 | 株式会社藤商事 | 遊技機 |
| US9147460B2 (en) | 2012-06-11 | 2015-09-29 | Renesas Electronics Corporation | Memory controller, memory control method, and memory control system |
| US9824741B2 (en) | 2013-03-14 | 2017-11-21 | Panasonic Intellectual Property Managment Co., Ltd. | Refresh control device, wireless receiver, and semiconductor integrated circuit |
-
1994
- 1994-10-31 JP JP6288701A patent/JPH08129883A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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