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JPH0815216B2 - Method for manufacturing amorphous silicon thin film transistor - Google Patents
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JPH0815216B2 - Method for manufacturing amorphous silicon thin film transistor - Google Patents

Method for manufacturing amorphous silicon thin film transistor

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JPH0815216B2
JPH0815216B2 JP59079460A JP7946084A JPH0815216B2 JP H0815216 B2 JPH0815216 B2 JP H0815216B2 JP 59079460 A JP59079460 A JP 59079460A JP 7946084 A JP7946084 A JP 7946084A JP H0815216 B2 JPH0815216 B2 JP H0815216B2
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amorphous silicon
thin film
film transistor
silicon thin
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安宏 那須
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    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10P50/00Etching of wafers, substrates or parts of devices

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Description

【発明の詳細な説明】 (1)発明の技術分野 本発明は、アモルファスシリコン薄膜トランジスタの
製造方法に関する。特に、ソース・ドレイン電極・配線
として高濃度n型の水素化アモルファスシリコン膜とチ
タン膜とアルミニウム膜との三重層が使用されているア
モルファスシリコン薄膜トランジスタの製造方法におい
て、上記のチタン膜のエッチング工程を容易・高速にな
す改良に関する。
TECHNICAL FIELD OF THE INVENTION The present invention relates to a method for manufacturing an amorphous silicon thin film transistor. In particular, in the method for manufacturing an amorphous silicon thin film transistor in which a triple layer of a high-concentration n-type hydrogenated amorphous silicon film, a titanium film, and an aluminum film is used as a source / drain electrode / wiring, the above-mentioned titanium film etching step is performed. Regarding improvements made easily and at high speed.

(2)技術の背景 液晶ディスプレイ、エレクトロルミネッセンスディス
プレイ、エレクトロクロミックディスプレイ、プラズマ
ディスプレイ等の平面ディスプレイ装置の駆動用スイッ
チング素子には、上記の平面ディスプレイ装置が形成さ
れる絶縁性基板上に、上記の平面ディスプレイ装置を製
造するために使用される手法と同様の製造技術(真空蒸
着法、スパッタ法、プラズマCVD法等)を主として使用
して製造される薄膜トランジスタが使用される。上記の
平面ディスプレイ装置はガラス板等非結晶性の絶縁性基
板上に形成することが望ましいが、かゝる非結晶性の基
板上には、半導体結晶は形成し難く、半導体結晶層を動
作層とする通常のトランジスタを上記の平面ディスプレ
イ装置と一体的に形成することが困難だからである。
(2) Background of the technology A switching element for driving a flat panel display device such as a liquid crystal display, an electroluminescence display, an electrochromic display, a plasma display, etc., has the above flat surface on an insulating substrate on which the above flat display device is formed. A thin film transistor manufactured by using mainly the same manufacturing technique (vacuum evaporation method, sputtering method, plasma CVD method, etc.) as the method used for manufacturing a display device is used. It is desirable to form the above flat display device on an amorphous insulating substrate such as a glass plate, but it is difficult to form a semiconductor crystal on such an amorphous substrate, and the semiconductor crystal layer is formed as an operating layer. This is because it is difficult to integrally form a normal transistor with the above flat display device.

ところで、薄膜トランジスタは、ソース・ドレイン電
極と動作層との界面をブロッキングコンタクトとしてお
き、ソース・ドレイン電極と動作層との間がエレクトロ
ンに対してはオーミックコンタクトであるがホールに対
しては非導通性であるようにしておく必要がある。その
ため、ソース・ドレイン電極・配線を、高濃度n型の水
素化アモルファスシリコン膜とチタン膜とアルミニウム
膜との三重層として、第1図に示すような構造とされた
薄膜トランジスタがある。図において、1はガラス基板
であり、2は金属膜例えばクローム膜よりなるゲート電
極であり、3は窒化シリコン膜よりなるゲート絶縁膜で
あり、4はn型不純物を1016cm-3以下の低濃度に含む水
素化アモルファスシリコン膜よりなる動作層であり、
5、6は高濃度n型の水素化アモルファスシリコン膜7
とチタン膜8とアルミニウム膜9との三重層よりなるソ
ース・ドレイン電極・配線である。
By the way, in a thin film transistor, the interface between the source / drain electrode and the operating layer is used as a blocking contact, and the source / drain electrode and the operating layer have ohmic contact with electrons but are non-conducting with respect to holes. Need to be kept. Therefore, there is a thin film transistor having a structure shown in FIG. 1 in which the source / drain electrodes / wirings are triple layers of a high-concentration n-type hydrogenated amorphous silicon film, a titanium film, and an aluminum film. In the figure, 1 is a glass substrate, 2 is a gate electrode made of a metal film such as a chrome film, 3 is a gate insulating film made of a silicon nitride film, and 4 is an n-type impurity of 10 16 cm −3 or less. An operating layer made of a hydrogenated amorphous silicon film containing a low concentration,
5 and 6 are high-concentration n-type hydrogenated amorphous silicon films 7
And a source / drain electrode / wiring formed of a triple layer of the titanium film 8 and the aluminum film 9.

(3)従来技術と問題点 上記の構造の薄膜トランジスタを製造するための従来
技術に係る方法において、上記の三重層のエッチング
は、(イ)アルミニウム膜9を50℃程度の熱リン酸をも
って溶解する工程と、(ロ)チタン膜8を200℃程度の
熱リン酸をもって溶解する工程と、(ハ)高濃度n型の
水素化アモルファスシリコン膜7を四フッ化メタン(CF
4)と酸素との混合ガスを反応性ガスとするプラズマエ
ッチング法を使用してエッチする工程とが含まれてい
る。
(3) Prior Art and Problems In the method according to the prior art for manufacturing the thin film transistor having the above structure, the etching of the above triple layer is (a) dissolving the aluminum film 9 with hot phosphoric acid at about 50 ° C. And (b) a step of dissolving the titanium film 8 with hot phosphoric acid at about 200 ° C., and (c) a high-concentration n-type hydrogenated amorphous silicon film 7 with tetrafluoromethane (CF).
4 ) and etching using a plasma etching method using a mixed gas of oxygen as a reactive gas.

ところで、上記(イ)、(ロ)、(ハ)の工程のう
ち、(イ)、(ハ)にはさしたる問題はないが、(ロ)
の工程にあって、エッチングレートが200Å/分程度と
極めて遅く、しかも、高温であるためエッチングマスク
の損傷が激しく、パターニング精度を保つために耐高温
のレジストマスクを使用する必要があるという欠点があ
る。
By the way, of the above steps (a), (b) and (c), there are no problems in (a) and (c), but (b)
In the above process, the etching rate is extremely slow at about 200 Å / min, and the high temperature causes severe damage to the etching mask. Therefore, it is necessary to use a high temperature resistant resist mask to maintain patterning accuracy. is there.

また、チタンは、硝酸とフッ酸との混合液をもっても
ケミカルエッチ可能であるから、チタン膜8のエッチン
グ方法として、熱リン酸を使用してなすケミカルエッチ
ング法に代えて硝酸とフッ酸との混合液を使用してなす
ケミカルエッチング法を使用することもできるが、エッ
チングレートが、この度は、室温でも1,000Å/秒程度
と極めて速くなり、しかも、その下層を構成する高濃度
n型の水素化アモルファスシリコン膜7と低濃度n型の
水素化アモルファスシリコン膜4に対してもほゞ同程度
のエッチングレートとなるため、制御が極めて困難とな
り、この手法は現実的に使用不可能である。
Further, titanium can be chemically etched even with a mixed solution of nitric acid and hydrofluoric acid. Therefore, as a method for etching the titanium film 8, instead of the chemical etching method using hot phosphoric acid, nitric acid and hydrofluoric acid are used. A chemical etching method using a mixed solution can also be used, but the etching rate is extremely high at about 1,000Å / sec even at room temperature, and the high-concentration n-type hydrogen forming the lower layer is used. Since the etching rates of the hydrogenated amorphous silicon film 7 and the low-concentration n-type hydrogenated amorphous silicon film 4 are about the same, control becomes extremely difficult, and this method is practically unusable.

要するに、上記の如き三重層を構成するチタン膜に対
する適切なエッチング法が存在せず、第1図に示すアモ
ルファスシリコン薄膜トランジスタの製造方法の隘路と
なっていた。
In short, there is no suitable etching method for the titanium film forming the triple layer as described above, which is a bottleneck in the method for manufacturing the amorphous silicon thin film transistor shown in FIG.

(4)発明の目的 本発明の目的は、この欠点を解消することにあり、高
濃度n型の水素化アモルファスシリコン膜とチタン膜と
アルミニウム膜との三重層をもって構成されるソース・
ドレイン電極を有するアモルファスシリコン薄膜トラン
ジスタの製造方法において、上記チタン膜のエッチング
を適度な速度で高いパターニング精度をもってしかも簡
易になしうる利益を有するアモルファスシリコン薄膜ト
ランジスタの製造方法を提供することにある。
(4) Object of the Invention The object of the present invention is to eliminate this drawback, and a source / layer structure comprising a triple layer of a high-concentration n-type hydrogenated amorphous silicon film, a titanium film, and an aluminum film.
It is an object of the present invention to provide a method for manufacturing an amorphous silicon thin film transistor having a drain electrode, which has an advantage that etching of the titanium film can be easily performed at an appropriate speed with high patterning accuracy and easily.

(5)発明の構成 本発明の構成は、絶縁性基板上にゲート電極を形成
し、該ゲート電極を覆って前記絶縁性基板上にゲート絶
縁膜を形成し、該ゲート絶縁膜上に水素化アモルファス
シリコン膜よりなる動作層を形成し、該動作層上に、高
濃度n型の水素化アモルファスシリコン膜とチタン膜と
アルミニウム膜との三重層を形成し、該三重層をパター
ンニングしてソース・ドレイン電極・配線を形成するア
モルファスシリコン薄膜トランジスタの製造方法におい
て、前記三重層のパターニング工程には、フッ化アンモ
ニウムとフッ化アンモニウムに対して1〜8%のフッ酸
とフッ酸に対して10〜80%の硝酸とを含む混合水溶液を
使用して前記チタン膜をケミカルエッチングする工程を
含むことを特徴とするアモルファスシリコン薄膜トラン
ジスタの製造方法にある。
(5) Structure of the Invention According to the structure of the present invention, a gate electrode is formed on an insulating substrate, a gate insulating film is formed on the insulating substrate so as to cover the gate electrode, and hydrogenation is performed on the gate insulating film. An operating layer made of an amorphous silicon film is formed, a triple layer of a high-concentration n-type hydrogenated amorphous silicon film, a titanium film, and an aluminum film is formed on the operating layer, and the triple layer is patterned to form a source. In the method for manufacturing an amorphous silicon thin film transistor in which a drain electrode / wiring is formed, in the patterning step of the triple layer, 1 to 8% of hydrofluoric acid with respect to ammonium fluoride and ammonium fluoride and 10 to with hydrofluoric acid are used. Amorphous silicon thin film transistor comprising a step of chemically etching the titanium film using a mixed aqueous solution containing 80% nitric acid. Lies in the way of production.

二酸化シリコンのエッチャントとしてフッ酸とフッ化
アンモニウムの混合水溶液が使用されることは周知であ
るが、この混合水溶液はシリコンに対しては撥水性を有
しシリコンをエッチする能力はない。また、硝酸とフッ
酸との混合液がチタンに対して高速のエッチャントとし
て機能することは、上記のとおり知られている。
It is well known that a mixed aqueous solution of hydrofluoric acid and ammonium fluoride is used as an etchant for silicon dioxide, but this mixed aqueous solution is water-repellent and has no ability to etch silicon. Further, it is known that a mixed solution of nitric acid and hydrofluoric acid functions as a high speed etchant for titanium as described above.

そこで、上記の2種のエッチャントを混合すれば、チ
タンに対してはエッチャントとして機能するが水素化ア
モルファスシリコンに対しては撥水性を有しエッチャン
トとして機能しないエッチャントが得られるのではない
かとの着想を得て、その混合比を種々に変更して実験を
繰り返した。
Therefore, the idea is to mix the above two kinds of etchants to obtain an etchant that functions as an etchant for titanium but has water repellency for hydrogenated amorphous silicon and does not function as an etchant. Then, the experiment was repeated by changing the mixing ratio variously.

まず、フッ酸(HF40%、H2O60%)20ccとフッ化アン
モニウム(NH4F50%、H2O50%)225ccと水685ccとを含
有する標準的二酸化シリコンエッチャントに、フッ酸に
対する混合比が0〜10%になるように硝酸を混合して1,
000Å厚のチタン膜を40℃の温度においてエッチしたと
ころ、チタン膜の大部分は20秒程度でエッチされた(50
Å/秒)が、膜に平行な方向に針状の残渣が残留した。
その後さらに5分程度エッチングを続行したが、この針
状の残渣は消滅しなかった。硝酸の混合比を増加して同
様の実験を繰り返すと、フッ酸に対する硝酸の混合比が
10〜80%において上記の針状の残渣を残留することなく
チタン膜のエッチングが可能であった。フッ酸に対する
硝酸の混合比をさらに大きくするとエッチングレートが
次第に減少し、100%の硝酸のエッチングレートは零で
あった。上記の、混合比が10〜80%の範囲の中でも、最
適条件は25〜50%であり、この最適範囲においてはエッ
チングレートは67Å/秒程度であり、サイドエッチは認
められず、しかも、幅10μm程度の微細パターンの形成
が可能であることが確認された。なお、この新しいエッ
チャント(フッ酸とフッ化アンモニウムと硝酸との混合
水溶液)は上記の混合比の如何によらず水素化アモルフ
ァスシリコンに対してはエッチャントとして機能せず、
すぐれた選択性のあることが確認された。
First, hydrofluoric acid (HF40%, H 2 O60% ) 20cc and ammonium fluoride (NH 4 F50%, H 2 O50%) on a standard silicon dioxide etchant containing a 225cc water 685Cc, mixing ratio hydrofluoric acid Mix nitric acid to 0-10%,
When a 000Å thick titanium film was etched at a temperature of 40 ° C, most of the titanium film was etched in about 20 seconds (50
(Å / sec), but needle-like residue remained in the direction parallel to the film.
After that, etching was continued for another 5 minutes, but the needle-like residue did not disappear. Repeating the same experiment with increasing nitric acid mixture ratio, the mixture ratio of nitric acid to hydrofluoric acid becomes
At 10 to 80%, the titanium film could be etched without leaving the above needle-shaped residue. When the mixing ratio of nitric acid to hydrofluoric acid was further increased, the etching rate gradually decreased, and the etching rate of 100% nitric acid was zero. The optimum condition is 25 to 50% within the above range of the mixing ratio of 10 to 80%. In this optimum range, the etching rate is about 67Å / sec, side etching is not recognized, and the width is It was confirmed that it is possible to form a fine pattern of about 10 μm. The new etchant (mixed aqueous solution of hydrofluoric acid, ammonium fluoride and nitric acid) does not function as an etchant for hydrogenated amorphous silicon regardless of the above mixing ratio.
It was confirmed to have excellent selectivity.

(6)発明の実施例 以下、図面を参照しつゝ本発明の実施例に係るアモル
ファスシリコン薄膜トランジスタの製造方法についてさ
らに説明する。
(6) Embodiment of the Invention Hereinafter, a method of manufacturing an amorphous silicon thin film transistor according to an embodiment of the present invention will be further described with reference to the drawings.

第2図参照 ガラス基板1上に、クローム膜を厚さ1,000Å程度に
蒸着し、これを、フォトリソグラフィー法を使用して、
ゲート電極とゲート配線とが形成される領域以外から除
去してゲート2を形成する。
See Fig. 2. On the glass substrate 1, a chrome film is vapor-deposited to a thickness of about 1,000 Å, and this is deposited by photolithography.
The gate 2 is formed by removing the gate 2 except the region where the gate electrode and the gate wiring are formed.

その上に、窒化シリコン(SiN)膜を3,000Å程度の厚
さに形成してゲート絶縁膜3を形成する。この工程は、
アンモニヤとモノシランとの等量混合ガスを反応性ガス
としアルゴンまたは水素をキャリヤガスとして、300℃
程度の基板温度をもって10-1Torr程度の真空中でラジオ
周波数をもってなすプラズマCVD法を使用して可能であ
る。
A silicon nitride (SiN) film is formed thereon to a thickness of about 3,000Å to form the gate insulating film 3. This process is
300 ℃, using argon or hydrogen as carrier gas with an equal amount of mixed gas of ammonia and monosilane as reactive gas
It is possible to use the plasma CVD method with a substrate temperature of about 10 -1 Torr and a radio frequency in a vacuum.

つゞいて、1016cm-3程度以下に低濃度にn型不純物を
含む水素化アモルファスシリコン膜4を厚さ1,000〜3,0
00Å程度に形成する。この工程は、モノシラン(SiH4
とフォスフィン(PH3)とを反応性ガスとしアルゴンま
たは水素をキャリヤガスとしてなすプラズマCVD法を使
用して可能である。
That is, the hydrogenated amorphous silicon film 4 containing n-type impurities at a low concentration of about 10 16 cm -3 or less has a thickness of 1,000 to 3,0.
Form around 00Å. This process uses monosilane (SiH 4 )
It is possible to use a plasma CVD method in which argon and hydrogen are used as carrier gases with phosphine (PH 3 ) as a reactive gas.

1018cm-3程度に高濃度にn型不純物を含む水素化アモ
ルファスシリコン膜7を200〜300Å程度の厚さに形成す
る。この工程も上記と同様の手法をもって可能である。
つゞいて、チタン膜8を1,000Å程度の厚さに蒸着す
る、さらにつゞいて、アルミニウム膜9を500Å程度の
厚さに蒸着する。
A hydrogenated amorphous silicon film 7 containing n-type impurities at a high concentration of about 10 18 cm -3 is formed to a thickness of about 200 to 300 Å. This step can also be performed by the same method as above.
Then, the titanium film 8 is deposited to a thickness of about 1,000Å, and further the aluminum film 9 is deposited to a thickness of about 500Å.

第3図参照 ソース・ドレイン電極・配線形成領域(ゲート2に対
向する領域とソース・ドレイン配線として不要な領域と
を除く領域)上にフォトレジスト膜よりなるエッチング
マスク(図示せず)を形成して、50℃程度の熱リン酸を
使用してアルミニウム膜9をケミカルエッチする。
See FIG. 3. An etching mask (not shown) made of a photoresist film is formed on the source / drain electrode / wiring formation area (area excluding the area facing the gate 2 and the area unnecessary as the source / drain wiring). Then, the aluminum film 9 is chemically etched using hot phosphoric acid at about 50 ° C.

フッ化アンモニウム100%に対してフッ酸を1〜8%
混合した混合水溶液に、このフッ酸に対して25〜50%の
硝酸を混合した混合水溶液をエッチャントとして40℃の
温度においてチタン膜8をケミカルエッチする。
1-8% hydrofluoric acid for 100% ammonium fluoride
The titanium film 8 is chemically etched at a temperature of 40 [deg.] C. using a mixed aqueous solution obtained by mixing 25 to 50% nitric acid with respect to the hydrofluoric acid to the mixed mixed aqueous solution as an etchant.

このケミカルエッチング工程においては、エッチング
レートが50Å/秒以上で十分に速く、しかも、エッチン
グ温度は40℃と低く通常のレジストマスクを使用しても
エッチングマスクが損傷することもなく、その結果、満
足すべき程度のパターンニングを実現することができ
る。
In this chemical etching process, the etching rate is 50 Å / sec or more, which is sufficiently fast, and the etching temperature is as low as 40 ° C. Even if a normal resist mask is used, the etching mask is not damaged. It is possible to realize as much patterning as possible.

つゞいて、同一領域に再びエッチングマスクを形成し
て、四フッ化メタン(CF4)と酸素とを使用してなすプ
ラズマエッチング法をもって高濃度n型の水素化アモル
ファスシリコン膜7をエッチして、ソース・ドレイン電
極51、61を形成する。このとき、高濃度n型の水素化ア
モルファスシリコン膜7の下層である低濃度n型の水素
化アモルファスシリコン膜4は四フッ化メタン(CF4
を使用するプラズマエッチング法に対してエッチングレ
ートが極めて遅い(1/5程度)ので良好な制御精度を得
ることができる。
Then, an etching mask is formed again in the same region, and the high concentration n-type hydrogenated amorphous silicon film 7 is etched by the plasma etching method using methane tetrafluoride (CF 4 ) and oxygen. Source / drain electrodes 51 and 61 are formed. At this time, the low-concentration n-type hydrogenated amorphous silicon film 4, which is the lower layer of the high-concentration n-type hydrogenated amorphous silicon film 7, is tetrafluoromethane (CF 4 ).
Since the etching rate is extremely slow (about 1/5) with respect to the plasma etching method using, it is possible to obtain good control accuracy.

(7)発明の効果 以上説明せるとおり、本発明によれば、高濃度n型の
水素化アモルファスシリコン膜とチタン膜とアルミニウ
ム膜との三重層をもって構成されるソース・ドレイン電
極を有するアモルファスシリコン薄膜トランジスタの製
造方法において、上記チタン膜のエッチングを適度な速
度で高いパターニング精度をもってしかも簡易になしう
る利益を有するアモルファスシリコン薄膜トランジスタ
の製造方法を提供することができる。
(7) Effects of the Invention As described above, according to the present invention, an amorphous silicon thin film transistor having a source / drain electrode composed of a triple layer of a high concentration n-type hydrogenated amorphous silicon film, a titanium film and an aluminum film. In the above manufacturing method, it is possible to provide a manufacturing method of an amorphous silicon thin film transistor which has an advantage that the above-mentioned titanium film can be easily etched at an appropriate speed with high patterning accuracy.

【図面の簡単な説明】[Brief description of drawings]

第1図は、高濃度n型の水素化アモルファスシリコン膜
とチタン膜とアルミニウム膜との三重層よりなるソース
・ドレイン電極・配線を有するアモルファスシリコン薄
膜トランジスタの断面図である。第2図、第3図は本発
明の実施例に係るアモルファスシリコン薄膜トランジス
タの主要製造工程完了後の断面図である。 1……ガラス基板、2……ゲート(クローム膜)、3…
ゲート絶縁膜(窒化シリコン膜)、4……水素化アモル
ファスシリコン膜(動作層)、5、6……ソース・ドレ
イン電極・配線、7……高濃度n型の水素化アモルファ
スシリコン膜、8……チタン膜、9……アルミニウム
膜、51、61……ソース・ドレイン電極。
FIG. 1 is a sectional view of an amorphous silicon thin film transistor having a source / drain electrode / wiring formed of a triple layer of a high-concentration n-type hydrogenated amorphous silicon film, a titanium film, and an aluminum film. 2 and 3 are cross-sectional views of the amorphous silicon thin film transistor according to the embodiment of the present invention after completion of main manufacturing steps. 1 ... Glass substrate, 2 ... Gate (chrome film), 3 ...
Gate insulating film (silicon nitride film), 4 ... Hydrogenated amorphous silicon film (operating layer), 5, 6 ... Source / drain electrode / wiring, 7 ... High concentration n-type hydrogenated amorphous silicon film, 8 ... … Titanium film, 9… Aluminum film, 51, 61… Source / drain electrodes.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】絶縁性基板上にゲート電極を形成し、該ゲ
ート電極を覆って前記絶縁性基板上にゲート絶縁膜を形
成し、該ゲート絶縁膜上に水素化アモルファスシリコン
膜よりなる動作層を形成し、該動作層上に、高濃度n型
の水素化アモルファスシリコン膜とチタン膜とアルミニ
ウム膜との三重層を形成し、該三重層をパターンニング
してソース・ドレイン電極・配線を形成するアモルファ
スシリコン薄膜トランジスタの製造方法において、前記
三重層のパターニング工程には、フッ化アンモニウムと
フッ化アンモニウムに対して1〜8%のフッ酸とフッ酸
に対して10〜80%の硝酸とを含む混合水溶液を使用して
前記チタン膜をケミカルエッチングする工程を含むこと
を特徴とするアモルファスシリコン薄膜トランジスタの
製造方法。
A gate electrode is formed on an insulating substrate, a gate insulating film is formed on the insulating substrate so as to cover the gate electrode, and an operating layer made of a hydrogenated amorphous silicon film is formed on the gate insulating film. And forming a triple layer of a high-concentration n-type hydrogenated amorphous silicon film, a titanium film, and an aluminum film on the operating layer, and patterning the triple layer to form a source / drain electrode / wiring. In the method for manufacturing an amorphous silicon thin film transistor, the triple layer patterning step includes ammonium fluoride, 1-8% hydrofluoric acid with respect to ammonium fluoride, and 10-80% nitric acid with respect to hydrofluoric acid. A method of manufacturing an amorphous silicon thin film transistor, comprising the step of chemically etching the titanium film using a mixed aqueous solution.
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* Cited by examiner, † Cited by third party
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JPS6331168A (en) * 1986-07-25 1988-02-09 Hitachi Ltd Manufacture of thin-film transistor
JP2672524B2 (en) * 1987-10-02 1997-11-05 株式会社日立製作所 Thin film transistor
JP5010873B2 (en) * 2006-08-23 2012-08-29 関東化学株式会社 Etching composition for titanium and aluminum metal laminate film

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