JPH0817273B2 - Multilayer ceramic substrate and manufacturing method thereof - Google Patents
Multilayer ceramic substrate and manufacturing method thereofInfo
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- JPH0817273B2 JPH0817273B2 JP2236988A JP23698890A JPH0817273B2 JP H0817273 B2 JPH0817273 B2 JP H0817273B2 JP 2236988 A JP2236988 A JP 2236988A JP 23698890 A JP23698890 A JP 23698890A JP H0817273 B2 JPH0817273 B2 JP H0817273B2
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Description
多層セラミック基板およびその製造方法に関し、 信頼性の高い厚膜−薄膜接合が得られる多層セラミッ
ク基板およびその製造方法を提供することを目的とし、 表層に薄膜配線パターンを有し、該薄膜配線パターン
と基材内層の厚膜配線層とをヴィアを介して接続してな
る多層セラミック基板において、 前記基材は複数の位置測定用ダミーヴィアを有し、該
位置測定用ダミーヴィアの測定座標データをもとに、そ
の近傍の薄膜配線パターンの形成位置が決定され、該薄
膜配線パターン内の薄膜パッドをヴィア上に配置して構
成し、 その製造方法を、 複数枚のグリーンシートを積層、焼成した基材上にマ
スクを使用して薄膜配線パターンを形成する多層セラミ
ック基板の製造方法において、 前記グリーンシートには、複数の位置測定用ダミーヴ
ィアを形成した後焼成し、 焼成後の位置測定用ダミーヴィアの位置を測定して得
られる測定座標データに基づいてその近傍の薄膜配線パ
ターンを配置してマスクデータを作成し、該マスクデー
タから作成されるマスクにより基材上のスパッタ層をエ
ッチングして薄膜配線パターンを形成して構成する。Regarding a multilayer ceramic substrate and a method for manufacturing the same, an object thereof is to provide a multilayer ceramic substrate and a method for manufacturing the same that can obtain a reliable thick film-thin film bonding. In a multilayer ceramic substrate in which a thick film wiring layer of a base material inner layer is connected via a via, the base material has a plurality of position measuring dummy vias, and the measurement coordinate data of the position measuring dummy vias is also stored. And the formation position of the thin film wiring pattern in the vicinity of the thin film wiring pattern is determined, the thin film pad in the thin film wiring pattern is arranged on the via, and the manufacturing method is based on stacking and firing a plurality of green sheets. In the method for manufacturing a multilayer ceramic substrate in which a thin film wiring pattern is formed using a mask on a material, a plurality of position measuring dummy is provided on the green sheet. After forming the vias, the mask data is created by arranging a thin film wiring pattern in the vicinity based on the measurement coordinate data obtained by measuring the position of the dummy vias for position measurement after baking. The thin film wiring pattern is formed by etching the sputtered layer on the base material using the mask created from the above.
本発明は、多層セラミック基板およびその製造方法に
関するものである。 一般に高速大容量処理が求められる大型電算機等の電
子機器においては、配線の高密度化と高速化が同時に求
められ、これらの要求に応えるべく多層セラミック基板
が多用されている。The present invention relates to a multilayer ceramic substrate and a method for manufacturing the same. Generally, in electronic devices such as large-scale computers that require high-speed and large-capacity processing, high-density wiring and high-speed wiring are required at the same time, and multilayer ceramic substrates are frequently used to meet these demands.
第6図は従来の多層セラミック基板の表層部断面を示
すもので、基材2内の図示しない内層の信号配線、ある
いは電源配線はヴィア3を介して表層に引き出され、薄
膜配線パターン1に接続される。 上記薄膜配線パターン1は、複数枚のグリーンシート
を積層、焼成した後に基材2の表層に形成されるもの
で、焼成時における収縮に伴うヴィア3位置の変動を吸
収して上記ヴァア3と薄膜配線パターン1とを確実に接
続するため、さらには、例えば半導体素子のI/Oピンの
配列ピッチからの収縮ずれを吸収するために、厚膜−薄
膜接合は、所定面積を有する薄膜パッド5を介して行わ
れている。FIG. 6 shows a cross-section of the surface layer portion of a conventional multilayer ceramic substrate, in which signal wiring or power supply wiring of an inner layer (not shown) in the base material 2 is drawn out to the surface layer via the via 3 and connected to the thin film wiring pattern 1. To be done. The thin film wiring pattern 1 is formed on the surface layer of the base material 2 after stacking and firing a plurality of green sheets, and absorbs the variation in the position of the via 3 due to shrinkage during firing, and the via 3 and the thin film. In order to securely connect the wiring pattern 1 and to absorb the shrinkage deviation from the arrangement pitch of the I / O pins of the semiconductor element, for example, the thick film-thin film bonding is performed by using the thin film pad 5 having a predetermined area. Is done through.
しかし、上記多層セラミック基板における薄膜パッド
5を含む薄膜配線パターン1の形成に使用するマスク
は、予め基板前面にわたるパターン形状、およびその位
置が決定されているために、高速化、高密度化の要求で
薄膜配線パターン1が微細になった場合、焼成時におけ
る収縮を見込んで、マスクのセット位置を全体的にずら
すだけでは、薄膜パッド5の吸収可能寸法内にすべての
ヴィア3位置の寸法ずれを納めることができなくなり、
厚膜−薄膜接合ができなくなるという欠点を有するもの
であった。 本発明は、以上の欠点を解消すべくなされたものであ
って、信頼性の高い厚膜−薄膜接合が得られる多層セラ
ミック基板およびその製造方法を提供することを目的と
する。However, the mask used for forming the thin film wiring pattern 1 including the thin film pad 5 on the above-mentioned multilayer ceramic substrate is required to have high speed and high density because the pattern shape and its position over the front surface of the substrate are determined in advance. If the thin film wiring pattern 1 becomes fine with, the displacement of all the vias 3 positions within the absorbable size of the thin film pad 5 can be obtained by only shifting the mask setting position in anticipation of shrinkage during firing. Unable to pay,
It has a drawback that thick film-thin film bonding cannot be performed. The present invention has been made to solve the above-mentioned drawbacks, and an object of the present invention is to provide a multilayer ceramic substrate and a method for manufacturing the same that can achieve reliable thick film-thin film bonding.
本発明によれば上記目的は、実施例に対応する第1図
に示されるように、 表層に薄膜配線パターン1を有し、該薄膜配線パター
ン1と基材2内層の厚膜配線層とをヴィア3を介して接
続してなる多層セラミック基板において、 前記基材2は複数の位置測定用ダミーヴィア4を有し、
該位置測定用ダミーヴィア4の測定座標データをもと
に、その近傍の薄膜配線パターン1の形成位置が決定さ
れ、該薄膜配線パターン1内の薄膜パッド5をヴィア3
上に配置した多層セラミック基板を提供することにより
達成される。 この場合、位置測定用ダミーヴィア4を、登載部品数
個単位でまとめられた区画6に対応させることもでき、
さらに、第4図に示すように、 薄膜配線パターン1内の薄膜パッド5を多層に形成
し、基材2焼成による収縮寸法誤差を徐々に吸収するこ
ともできる。 また、以上のような多層セラミック基板は、 複数枚のグリーンシートを積層、焼成した基材2上に
マスクを使用して薄膜配線パターン1を形成する多層セ
ラミック基板の製造方法において、 前記グリーンシートには、複数の位置測定用ダミーヴ
ィア4を形成した後焼成し、 焼成後の位置測定用ダミーヴィア4の位置を測定して
得られる測定座標データに基づいてその近傍の薄膜配線
パターン1を配置してマスクデータを作成し、該マスク
データから作成されるマスクにより基材2上のスパッタ
層をエッチングして薄膜配線パターン1を形成すること
により製造することができる。According to the present invention, as described above, the object is to have a thin film wiring pattern 1 on the surface layer and to provide the thin film wiring pattern 1 and the thick film wiring layer of the inner layer of the substrate 2 as shown in FIG. 1 corresponding to the embodiment. In the multilayer ceramic substrate formed by connecting vias 3, the base material 2 has a plurality of position measuring dummy vias 4,
Based on the measurement coordinate data of the position measuring dummy via 4, the formation position of the thin film wiring pattern 1 in the vicinity thereof is determined, and the thin film pad 5 in the thin film wiring pattern 1 is connected to the via 3
This is accomplished by providing a multilayer ceramic substrate disposed on top. In this case, the position measuring dummy vias 4 can also be made to correspond to the sections 6 that are grouped in units of several mounted parts,
Further, as shown in FIG. 4, the thin film pads 5 in the thin film wiring pattern 1 may be formed in multiple layers to gradually absorb the shrinkage dimension error due to firing of the base material 2. The multilayer ceramic substrate as described above is a multilayer ceramic substrate manufacturing method in which a thin film wiring pattern 1 is formed using a mask on a base material 2 obtained by stacking and firing a plurality of green sheets. Is formed by forming a plurality of dummy vias 4 for position measurement and then firing, and arranging the thin film wiring pattern 1 in the vicinity based on the measurement coordinate data obtained by measuring the positions of the dummy vias 4 for position measurement after firing. It is possible to manufacture by forming mask data by using the mask data and etching the sputter layer on the base material 2 with the mask created from the mask data to form the thin film wiring pattern 1.
上記構成に基づき、本発明における薄膜配線パターン
1は、位置測定用ダミーヴィア4を基準にして展開され
る。この位置測定用ダミーヴィア4は、基材2の焼成工
程における収縮をそのまま反映していることから、薄膜
配線パターン1内の薄膜パッド5は確実にヴィア3上に
配置され、厚膜−薄膜接合がなされる。Based on the above configuration, the thin film wiring pattern 1 in the present invention is developed with reference to the position measuring dummy vias 4. Since this position measuring dummy via 4 directly reflects the shrinkage of the base material 2 during the firing process, the thin film pad 5 in the thin film wiring pattern 1 is surely arranged on the via 3 and the thick film-thin film bonding is performed. Is done.
以下、本発明の望ましい実施例を添付図面に基づいて
詳細に説明する。 第1図は本発明の実施例を示すもので、図中2は複数
枚のグリーンシートを積層、焼成して得られたセラミッ
ク材料からなる基材、3はこの基材2の内層に厚膜形成
される図示しない内層の電源層、および信号層に接続さ
れるヴィアである。 5は上記基材2の表層に形成される薄膜パッドであ
り、この薄膜パッド5を含む薄膜配線パターン1は、先
ず、焼成上がりの基材2の表面を研磨した後、前面に導
体金属をスパッタし、次いで薄膜配線パターン1に対応
したマスクにより該基板表面を覆い、エッチングをする
ことにより形成される。 4は基材2に形成される位置測定用ダミーヴィアであ
り、他のヴィア3と同様にグリーンシートに穿孔したヴ
ィアホールに導体金属を充填して形成されている。この
位置測定用ダミーヴィア4は、例えば基板に登載される
一定部品数単位にセラミック基板を仮想的に区画した際
の各区画6の四隅部に配置されており、該位置測定用ダ
ミーヴィア4の位置を測定することにより、グリーンシ
ート焼成による区画6毎の収縮データが得られる。上記
薄膜配線パターン1を形成するためのマスクは、上記位
置測定用ダミーヴィア4による収縮データをもとに形成
され、各薄膜パッド5が対応するヴィア3上に展開され
るように調整される。第2図はこの調整方法を示すもの
で、先ず、基板焼成後に各区画6の位置測定用ダミーヴ
ィア4の位置が測定されてその図心Z位置が計算され
る。一方、制御装置には、予め区画6単位のパターン配
置データ7が蓄えられており、このパターン配置データ
7の図心Z′を焼成基板の図心Z位置に合わせるように
して展開することによりマスク全体のパターン配置情報
が形成され、この情報に基づいてマスク作成が行われ
る。この例においては、セラミック基板を分割する各区
画6、6・・・のパターンがすべて同一である場合を示
しているが、これらが異なっている場合には、その種類
に応じたパターン配置データ7を制御装置に蓄えてお
き、各区画6、6・・・の種別情報に基づいて上述した
手順で展開される。 第3図は他の調整方法を示すもので、制御装置に、予
め該当基板全面の初期正規データを蓄えておく場合を示
している。この初期正規データは、基板の区画6に対応
した複数のパターン配置データ7の集合体として構成さ
れており、各パターン配置データ7間の相対位置は変更
可能とされている。 したがってこの場合、先ず位置測定用ダミーヴィア4
の位置を測定して図心Zを計算した後、上記初期正規デ
ータにおける各区画6の図心Z位置と比較した後、該初
期正規データのパターン配置データ7の位置情報を変更
してマスク作成データが得られる。 第4図は本発明の他の実施例を示すもので、薄膜パッ
ド5の上部にさらに他の薄膜パッド5′を追加したもの
で、絶縁層8を介して積層される2層の薄膜パッド5、
5′は薄膜層間接続ヴィア9を介して相互に接続され
る。 この実施例は、例えばコネクタ等に接続されるI/Oピ
ンのように、部品間で一定ピッチ寸法が必要となる場合
に有効であり、2層の薄膜パッド5、5′の位置を徐々
にずらすことにより上記I/Oピンに対応した正規位置に
戻される。 なお、正規位置からのずれが大きな場合には、3層以
上の薄膜パッド5を使用して補正を行うことは自由であ
り、さらに、この場合、第5図に示すように、絶縁層8
の薄膜層間接続ヴィア9もデータ上で正規位置に近い位
置にずらすと補正効果が増大する。Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 shows an embodiment of the present invention, in which 2 is a base material made of a ceramic material obtained by laminating and firing a plurality of green sheets, and 3 is a thick film as an inner layer of the base material 2. The vias are connected to the power supply layer and the signal layer, which are not shown and are formed in the inner layer. Reference numeral 5 denotes a thin film pad formed on the surface layer of the base material 2. The thin film wiring pattern 1 including the thin film pad 5 is formed by first polishing the surface of the base material 2 after firing and then sputtering a conductive metal on the front surface. Then, the substrate surface is covered with a mask corresponding to the thin film wiring pattern 1, and etching is performed. Reference numeral 4 denotes a position measuring dummy via formed on the base material 2, which is formed by filling a conductive metal into a via hole punched in the green sheet as in the other vias 3. The position measuring dummy vias 4 are arranged at the four corners of each partition 6 when the ceramic substrate is virtually partitioned into units of a fixed number of parts mounted on the substrate. By measuring the position, shrinkage data for each section 6 due to firing of the green sheet can be obtained. The mask for forming the thin film wiring pattern 1 is formed on the basis of contraction data by the position measuring dummy vias 4 and is adjusted so that each thin film pad 5 is developed on the corresponding via 3. FIG. 2 shows this adjusting method. First, after firing the substrate, the positions of the dummy vias 4 for position measurement of each section 6 are measured and the Z position of the centroid thereof is calculated. On the other hand, the controller previously stores the pattern arrangement data 7 for each unit of section 6, and the mask is generated by expanding the centroid Z ′ of the pattern arrangement data 7 so as to match the centroid Z position of the firing substrate. The overall pattern layout information is formed, and the mask is created based on this information. In this example, the case where the patterns of the sections 6, 6 ... Which divide the ceramic substrate are all the same is shown, but when they are different, the pattern arrangement data 7 corresponding to the type is shown. Is stored in the control device, and is developed by the above-described procedure based on the type information of each section 6, 6. FIG. 3 shows another adjustment method, and shows a case where initial normal data of the entire surface of the relevant substrate is stored in advance in the control device. This initial regular data is configured as a set of a plurality of pattern arrangement data 7 corresponding to the section 6 of the substrate, and the relative position between the pattern arrangement data 7 can be changed. Therefore, in this case, first, the dummy vias 4 for position measurement are used.
Position, the centroid Z is calculated, and after comparison with the centroid Z position of each section 6 in the initial normal data, the position information of the pattern arrangement data 7 of the initial normal data is changed to create a mask. Data is obtained. FIG. 4 shows another embodiment of the present invention, in which another thin film pad 5'is further added on top of the thin film pad 5, and the two thin film pads 5 are laminated with the insulating layer 8 interposed therebetween. ,
5'are connected to each other through a thin film interlayer connection via 9. This embodiment is effective when a constant pitch dimension is required between parts such as an I / O pin connected to a connector or the like, and the positions of the two-layer thin film pads 5 and 5'are gradually increased. By shifting it, it is returned to the normal position corresponding to the I / O pin. Note that if the deviation from the normal position is large, correction can be freely performed using the thin film pads 5 of three layers or more, and in this case, as shown in FIG.
If the thin film interlayer connection via 9 is also shifted to a position close to the regular position on the data, the correction effect is increased.
以上の説明から明らかなように、本発明による多層セ
ラミック基板によれば、厚膜−薄膜接続不良が確実に防
止される。As is clear from the above description, according to the multilayer ceramic substrate of the present invention, thick film-thin film connection failure can be reliably prevented.
第1図は本発明の実施例を示すもので、 (a)は平面図、 (b)は断面図、 第2図は薄膜パッドの位置合わせを示す図、 第3図は薄膜パッドの他の位置合わせ方法を示す図、 第4図は本発明の他の実施例を示す図、 第5図は第4図は変形例を示す図、 第6図は従来例を示す図である。 図において、1……薄膜配線パターン、2……基材、3
……ヴィア、4……位置測定用ダミーヴィア、5……薄
膜パッド、6……区画。FIG. 1 shows an embodiment of the present invention. (A) is a plan view, (b) is a sectional view, FIG. 2 is a view showing alignment of thin film pads, and FIG. 3 is another thin film pad. FIG. 4 is a diagram showing a positioning method, FIG. 4 is a diagram showing another embodiment of the present invention, FIG. 5 is a diagram showing a modified example, and FIG. 6 is a diagram showing a conventional example. In the figure, 1 ... Thin film wiring pattern, 2 ... Base material, 3
…… Via, 4 …… Dummy via for position measurement, 5 …… Thin film pad, 6 …… Section.
Claims (4)
薄膜配線パターン(1)と基材(2)内層の厚膜配線層
とをヴィア(3)を介して接続してなる多層セラミック
基板において、 前記基材(2)は複数の位置測定用ダミーヴィア(4)
を有し、該位置測定用ダミーヴィア(4)の測定座標デ
ータをもとに、その近傍の薄膜配線パターン(1)の形
成位置が決定され、該薄膜配線パターン(1)内の薄膜
パッド(5)をヴィア(3)上に配置した多層セラミッ
ク基板。1. A multi-layer structure comprising a thin film wiring pattern (1) on a surface layer, and the thin film wiring pattern (1) and a thick film wiring layer as an inner layer of a substrate (2) are connected via a via (3). In the ceramic substrate, the base material (2) is a plurality of position measuring dummy vias (4).
And the formation position of the thin film wiring pattern (1) in the vicinity thereof is determined based on the measurement coordinate data of the position measuring dummy via (4), and the thin film pad (1) in the thin film wiring pattern (1) ( A multilayer ceramic substrate in which 5) is arranged on the via (3).
載部品数個単位でまとめられた区画(6、6・・)に対
応することを特徴とする請求項1記載の多層セラミック
基板。2. The multilayer ceramic substrate according to claim 1, wherein the position measuring dummy vias (4) correspond to sections (6, 6 ...) Collected in units of several mounted parts.
ド(5)は多層に形成され、基材(2)焼成による収縮
寸法誤差を徐々に吸収する請求項1または2記載の多層
セラミック基板。3. The multilayer ceramic substrate according to claim 1, wherein the thin film pads (5) in the thin film wiring pattern (1) are formed in multiple layers and gradually absorb shrinkage dimension error due to firing of the base material (2). .
基材(2)上にマスクを使用して薄膜配線パターン
(1)を形成する多層セラミック基板の製造方法におい
て、 前記グリーンシートに複数の位置測定用ダミーヴィア
(4)を形成した後焼成し、 焼成後の位置測定用ダミーヴィア(4)の位置を測定し
て得られる測定座標データに基づいてその近傍の薄膜配
線パターン(1)を配置してマスクデータを作成し、該
マスクデータから作成されるマスクにより基材(2)上
のスパッタ層をエッチングして薄膜配線パターン1を形
成する多層セラミック基板の製造方法。4. A method for manufacturing a multilayer ceramic substrate, wherein a thin film wiring pattern (1) is formed on a base material (2) obtained by laminating and firing a plurality of green sheets, and a plurality of green sheets are provided on the green sheets. After forming the position measuring dummy vias (4), baking is performed, and the thin film wiring pattern (1) in the vicinity is formed based on the measurement coordinate data obtained by measuring the position of the position measuring dummy vias (4) after baking. A method for manufacturing a multilayer ceramic substrate, which is arranged to create mask data, and the thin film wiring pattern 1 is formed by etching the sputter layer on the substrate (2) with a mask created from the mask data.
Priority Applications (1)
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|---|---|---|---|
| JP2236988A JPH0817273B2 (en) | 1990-09-10 | 1990-09-10 | Multilayer ceramic substrate and manufacturing method thereof |
Applications Claiming Priority (1)
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| JP2236988A JPH0817273B2 (en) | 1990-09-10 | 1990-09-10 | Multilayer ceramic substrate and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04118990A JPH04118990A (en) | 1992-04-20 |
| JPH0817273B2 true JPH0817273B2 (en) | 1996-02-21 |
Family
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Family Applications (1)
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| JP2236988A Expired - Fee Related JPH0817273B2 (en) | 1990-09-10 | 1990-09-10 | Multilayer ceramic substrate and manufacturing method thereof |
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|---|---|
| JP (1) | JPH0817273B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2105448A1 (en) * | 1992-09-05 | 1994-03-06 | Michio Horiuchi | Aluminum nitride circuit board and method of producing same |
| JP2011096821A (en) * | 2009-10-29 | 2011-05-12 | Murata Mfg Co Ltd | Method of manufacturing ceramic substrate |
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1990
- 1990-09-10 JP JP2236988A patent/JPH0817273B2/en not_active Expired - Fee Related
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| JPH04118990A (en) | 1992-04-20 |
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