JPH0821583B2 - Method for manufacturing semiconductor integrated circuit - Google Patents
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、一つの半導体基板に少なくともMIS型素子
を集積化した半導体集積回路に関し、特にその多層配線
技術に関するものである。The present invention relates to a semiconductor integrated circuit in which at least a MIS type element is integrated on one semiconductor substrate, and more particularly to a multilayer wiring technique thereof.
（ロ）従来の技術 半導体集積回路には、一つの半導体基板にバイポーラ
トランジスタ、ＰチャンネルMISFET、ＮチャンネルMISF
ETの夫々を設けたものがある（例えば、特開平１−2455
53号公報）。(B) Conventional technology In a semiconductor integrated circuit, a bipolar transistor, a P-channel MISFET, and an N-channel MISF are provided on one semiconductor substrate.
There are those provided with respective ETs (for example, Japanese Patent Laid-Open No. 1-2455
No. 53).
このような半導体集積回路の断面図を第３図に示す。
同図において、（１）はＰ型半導体基板、（２）は基板
（１）全面に積層して形成したＮ型エピタキシャル層、
（３）は基板（１）表面に形成したN+型埋め込み層、
（４）は基板（１）表面に形成したP+型埋め込み層、
（５）はP+型分離領域、及び（６）はフィールド酸化
膜、（７）はNPNトランジスタ（８）のＰ型ベース領
域、（９）は同じくNPNトランジスタ（８）のN+型エミ
ッタ領域、（10）はN+型コレクタコンタクト領域、（1
1）はＮチャンネル型MOSトランジスタ（12）のＰ型ウェ
ル領域、（13）はＮチャンネル型MOSトランジスタ（1
2）のＮ型ソース・ドレイン領域、（14）はゲート電極
である。尚、Ｐチャンネル型MOSトランジスタは記載し
ていない。（15）は各素子の不純物拡散領域にオーミッ
クコンタクトする第１配線層、（16）は層間絶縁膜、
（17）は第２配線層である。A cross-sectional view of such a semiconductor integrated circuit is shown in FIG.
In the figure, (1) is a P-type semiconductor substrate, (2) is an N-type epitaxial layer formed by stacking on the entire surface of the substrate (1),
(3) is an N + type buried layer formed on the surface of the substrate (1),
(4) is a P + type buried layer formed on the surface of the substrate (1),
(5) is a P + type isolation region, (6) is a field oxide film, (7) is a P type base region of the NPN transistor (8), and (9) is also an N + type emitter region of the NPN transistor (8). , (10) is the N + type collector contact area, (1
1) is a P-type well region of an N-channel type MOS transistor (12), (13) is an N-channel type MOS transistor (1)
2) N-type source / drain regions, and (14) gate electrodes. The P-channel MOS transistor is not shown. (15) is a first wiring layer which makes ohmic contact with the impurity diffusion region of each element, (16) is an interlayer insulating film,
(17) is the second wiring layer.
MOS型トランジスタを含む半導体集積回路の場合、MOS
部のコンタミブロッキング性等の点でパッシベーション
がシビアになる。その為、従来の層間絶縁膜（16）はPS
G等の酸化膜が利用され、最後にSiN膜でパッシベーショ
ンを行なっていた。また、PSG等では段差の平坦化が困
難であるので、無機系絶縁膜（SOG）（18）による平坦
化が行なわれていた。In the case of semiconductor integrated circuits that include MOS type transistors, MOS
The passivation becomes severe in terms of the contamination blocking property of the part. Therefore, the conventional interlayer insulating film (16) is PS
An oxide film such as G was used, and finally SiN film was used for passivation. Further, since it is difficult to flatten the steps with PSG or the like, the flattening has been performed with an inorganic insulating film (SOG) (18).
（ハ）発明が解決しようとする課題 しかしながら、SOG（Spin On Glass）（18）による平
坦化には限度があり、そのため工程の複雑化や信頼性の
低下を招く欠点があった。(C) Problems to be Solved by the Invention However, there is a limit to flattening by SOG (Spin On Glass) (18), which has a drawback that the process is complicated and the reliability is lowered.
そこで本願発明者は、層間絶縁膜（16）として平坦性
に優れ、バイポーラ型ICでの実績が高いポリイミド樹脂
系絶縁膜を用いることを思案した。ところが、ポリイミ
ド樹脂だけではMOS部のコンタミブロッキング性に乏し
く装置全体の信頼性を損なう欠点があった。さらに、微
細加工に適するポジ型レジストがポリイミド系樹脂との
選択性の乏しく、これがスルーホールの微細加工を困難
にする欠点があった。Therefore, the inventor of the present application conceived to use a polyimide resin insulating film as the interlayer insulating film (16), which has excellent flatness and has a good track record in bipolar ICs. However, the polyimide resin alone has a drawback that the MOS portion is poor in contamination blocking property and the reliability of the entire device is impaired. Further, a positive resist suitable for fine processing has a poor selectivity with respect to a polyimide resin, which makes it difficult to finely process through holes.
（ニ）課題を解決するための手段 本発明は上記従来の欠点に鑑み成されたもので、層間
絶縁膜（37）をシリコン窒化膜（39）とポリイミド系絶
縁膜（40）との積層構造とすることによりMOS素子に十
分なパッシベーション効果を与えると共に、 前記積層層間絶縁膜（37）にスルーホール（41）を開
口するに際し、シリコン窒化膜（39）上に第１のレジス
トパターン（43）を形成する工程と、第１のレジストパ
ターン（43）をマスクとしてシリコン窒化膜（39）を除
去する工程と、第１のレジストパターン（43）を除去し
てポリイミド系絶縁膜（40）を形成する工程と、ポリイ
ミド系絶縁膜（40）上に第２のレジストパターン（45）
を形成する工程と、第２のレジストパターン（45）をマ
スクとしてポリイミド系絶縁膜（40）を除去する工程と
を具備することにより、上記積層層間絶縁膜（37）に微
細化スルーホール（41）を形成できる半導体集積回路の
製造方法を提供するものである。(D) Means for Solving the Problems The present invention has been made in view of the above-mentioned conventional drawbacks, and has an interlayer insulating film (37) having a laminated structure of a silicon nitride film (39) and a polyimide insulating film (40). With this, a sufficient passivation effect is given to the MOS element, and the first resist pattern (43) is formed on the silicon nitride film (39) when the through hole (41) is opened in the laminated interlayer insulating film (37). And a step of removing the silicon nitride film (39) by using the first resist pattern (43) as a mask, and a polyimide insulating film (40) by removing the first resist pattern (43). And the second resist pattern (45) on the polyimide insulating film (40).
And a step of removing the polyimide-based insulating film (40) by using the second resist pattern (45) as a mask, whereby the miniaturized through hole (41) is formed in the laminated interlayer insulating film (37). The method for manufacturing a semiconductor integrated circuit is provided.
（ホ）作 用 本発明によれば、先ずシリコン窒化膜（39）だけを開
口するので、ポリイミド系絶縁膜（40）の制限を受けず
に微細化したスルーホール（41）の接続部を形成でき
る。その後、ポリイミド系絶縁膜（40）の形成と２回目
のホトエッチングを行ない、前記シリコン窒化膜（39）
の開口部よりは大きな開口を形成するが、スルーホール
（41）全体としてみればシリコン窒化膜（39）が１回目
ホトエッチングにより微細加工されているので、微細化
されたスルーホール（41）とすることができる。(E) Operation According to the present invention, since only the silicon nitride film (39) is opened first, the connection portion of the miniaturized through hole (41) is formed without being restricted by the polyimide insulating film (40). it can. Then, the polyimide insulating film (40) is formed and the second photo-etching is performed, and the silicon nitride film (39) is formed.
Although the opening is larger than the opening of, the silicon nitride film (39) is finely processed by the first photoetching in the through hole (41) as a whole. can do.
また、シリコン窒化膜（39）が微細化スルーホールを
形成するので、ポリイミド系絶縁膜（40）の開口は大き
くても高集積化を妨げない。Further, since the silicon nitride film (39) forms a miniaturized through hole, even if the opening of the polyimide insulating film (40) is large, high integration is not hindered.
（ヘ）実施例 以下に本発明の一実施例を図面を参照して詳細に説明
する。その製造方法を説明するに先立ち、先ず積層構造
の層間絶縁膜を有する半導体集積回路を第２図を用いて
説明する。同図において、（21）はＰ型シリコン半導体
基板、（22）は基板（21）全面にエピタキシャル成長し
て形成したN-型エピタキシャル層、（23）はエピタキシ
ャル層（22）を貫通し素子間分離を行なうP+型分離領
域、（24）は分離領域（23）によって島状に形成された
島領域、（25）は選択酸化法によって得られたLOCOS酸
化膜である。（26）はNPNトランジスタ（27）のＰ型ベ
ース領域、（28）はNPNトランジスタ（27）のN+型エミ
ッタ領域、（29）はNPNトランジスタ（27）のN+型コレ
クタコンタクト領域、（30）はNPNトランジスタ（27）
の底部に埋め込まれたN+型の埋め込み層である。（31）
はNch−MOSFET（32）のゲート電極、（33）はNch−MOSF
ET（32）のN+型ソース・ドレイン電極、（34）はNch−M
OSFET（32）のＰ型ウェル領域、（35）はNch−MOSFET
（32）の底部に埋め込まれたP+型の埋め込み層である。
尚、図示しないがPch−MOSFETはN-型エピタキシャル層
（22）の表面にゲート電極とＰ型ソース・ドレインを設
けて形成される。ゲート電極（31）は不純物をドーブし
たポリシリコン層から成り、このポリシリコン層はゲー
ト電極（31）として用いられる他、ゲート電極（31）の
相互接続や抵抗素子としても用いられるものである。(F) Embodiment One embodiment of the present invention will be described in detail below with reference to the drawings. Prior to explaining the manufacturing method, a semiconductor integrated circuit having an interlayer insulating film having a laminated structure will be described first with reference to FIG. In the figure, (21) is a P-type silicon semiconductor substrate, (22) is an N - type epitaxial layer formed by epitaxial growth on the entire surface of the substrate (21), and (23) penetrates the epitaxial layer (22) to separate elements. P + -type isolation region for, (24) the island region formed in an island shape by separation regions (23), (25) is a LOCOS oxide film obtained by the selective oxidation method. (26) is the P type base region of the NPN transistor (27), (28) is the N + type emitter region of the NPN transistor (27), (29) is the N + type collector contact region of the NPN transistor (27), (30 ) Is an NPN transistor (27)
Is an N + type buried layer embedded in the bottom of the. (31)
Is the gate electrode of Nch-MOSFET (32), (33) is the Nch-MOSF
ET (32) N + type source / drain electrode, (34) Nch-M
OSFET (32) P-type well region, (35) Nch-MOSFET
It is a P + type buried layer buried in the bottom of (32).
Although not shown, the Pch-MOSFET is formed by providing a gate electrode and P-type source / drain on the surface of the N - type epitaxial layer (22). The gate electrode (31) is composed of a polysilicon layer doped with impurities, and this polysilicon layer is used not only as the gate electrode (31) but also as an interconnection of the gate electrode (31) and a resistance element.
エピタキシャル層（22）表面に形成された個々の素子
は、電極配線によって相互接続され所定の回路機能を構
成する。その電極配線は、先ず各素子は不純物拡散領域
とコンタクトホールを介してオーミックコンタクトし酸
化膜上を延在する第１配線層（36）と、第１配線層（3
6）とは層間絶縁膜（37）によって層間絶縁される第２
配線層（38）とで形成される。電極材料にはAl又はAl−
Siが用いられる。層間絶縁膜（37）は、第１配線層（3
6）やゲート電極（31）を覆うようにプラズマCVD法によ
って形成した膜厚数千Åのシリコン室化膜（39）と、シ
リコン窒化膜（39）の上にスピンオン塗布法によって形
成した膜厚1.0〜2.0μのポリイミド系絶縁膜（40）との
２層構成から成る。第２配線層（38）はポリイミド系絶
縁膜（40）の上を延在し、第１配線層（36）と第２配線
層（38）とは、層間絶縁膜（37）に開けられたスルーホ
ール（41）を介して層間接続される。スルーホール（4
1）は、ポリイミド系絶縁膜（40）において側面がテー
パ形状を成して第２配線層（38）の断線防止とし、シリ
コン窒化膜（39）においては垂直形成を成して微細コン
タクトとする。そして、最終パッシベーション被膜（4
2）には層間絶縁に用いたポリイミド系絶縁膜（40）と
同系列のポリイミド樹脂をスピンオン塗布して形成す
る。The individual elements formed on the surface of the epitaxial layer (22) are interconnected by electrode wiring to form a predetermined circuit function. The electrode wiring is composed of a first wiring layer (36) extending ohmic contact with the impurity diffusion region of each element through a contact hole and extending over the oxide film, and a first wiring layer (3).
6) is the second layer that is insulated by the interlayer insulating film (37).
And a wiring layer (38). The electrode material is Al or Al-
Si is used. The interlayer insulating film (37) is formed on the first wiring layer (3
6) A silicon chamber film (39) with a film thickness of several thousand liters formed by plasma CVD so as to cover the gate electrode (31) and a film thickness formed by a spin-on coating method on the silicon nitride film (39). It has a two-layer structure with a polyimide insulating film (40) of 1.0 to 2.0 μm. The second wiring layer (38) extends on the polyimide insulating film (40), and the first wiring layer (36) and the second wiring layer (38) are opened in the interlayer insulating film (37). The layers are connected to each other through the through hole (41). Through hole (4
In 1), the polyimide insulating film (40) has a tapered side surface to prevent disconnection of the second wiring layer (38), and the silicon nitride film (39) is formed vertically to form a fine contact. . And the final passivation coating (4
In 2), a polyimide resin of the same series as the polyimide insulating film (40) used for interlayer insulation is applied by spin-on coating.
上記積層した層間絶縁膜（37）の構成によれば、第１
配線層（36）やゲート電極（31）の全面を覆うようにシ
リコン窒化膜（39）が形成されるので、MOS素子のコン
タミブロッキング等、素子に対して十分なパッシベーシ
ョン効果を与えることができる。一方、シリコン窒化膜
（39）の上はポリイミド系絶縁膜（40）がスピンオン塗
布されて第１配線層（36）やゲート電極（31）が発生す
る段差を平坦化するので、信頼性の高い多層配線構造と
することができる。According to the structure of the laminated interlayer insulating film (37), the first
Since the silicon nitride film (39) is formed so as to cover the entire surface of the wiring layer (36) and the gate electrode (31), it is possible to give a sufficient passivation effect to the element such as contamination blocking of the MOS element. On the other hand, the polyimide-based insulating film (40) is spin-on coated on the silicon nitride film (39) to flatten the step generated in the first wiring layer (36) and the gate electrode (31), which is highly reliable. It can have a multilayer wiring structure.
シリコン窒化膜（39）の上にポリイミド系絶縁膜（4
0）を形成したのには様々な理由がある。先ず本願と逆
にポリイミド系絶縁膜（40）の上にシリコン窒化膜（3
9）を形成した場合は、ポリイミド樹脂によるプラズマC
VD装置の汚染の問題が生じる。MOS型半導体装置では特
に良質な膜質が要求されるから、前記製造装置の汚染は
当然歩留り低下の要因となる。さらに、ポリイミド樹脂
の全面をシリコン窒化膜（39）で覆うと、ポリイミド樹
脂が発生するガスの逃げ場所が無くなってシリコン窒化
膜（39）や第２配線層（38）の所謂「ふくれ」が発生
し、配線不良となる問題が生じる。また、第１配線層
（36）の下に形成した場合は、信頼性の低下を招く。つ
まり、本願構成の積層構造とすることが、他の問題を全
て解決する手段となるのである。従って、配線層が３
層、４層と増大し場合には、２層目と３層目の層間絶縁
膜及び３層目と４層目の層間絶縁膜はポリイミド系絶縁
膜（40）のみの単層構造で行なう。Polyimide-based insulation film (4
There are various reasons for forming 0). First, contrary to the present application, a silicon nitride film (3
When 9) is formed, plasma C with polyimide resin
The problem of contamination of VD equipment arises. Since the MOS type semiconductor device is required to have a particularly high quality film, the contamination of the manufacturing device naturally causes a decrease in yield. Furthermore, when the entire surface of the polyimide resin is covered with the silicon nitride film (39), there is no place for the gas generated by the polyimide resin to escape, and so-called "blister" of the silicon nitride film (39) and the second wiring layer (38) occurs. However, there arises a problem of wiring failure. Further, when formed under the first wiring layer (36), the reliability is lowered. That is, the laminated structure having the configuration of the present application is a means for solving all other problems. Therefore, the wiring layer is 3
When the number of layers is increased to 4, the interlayer insulating films of the second and third layers and the interlayer insulating films of the third and fourth layers have a single layer structure of only the polyimide insulating film (40).
第１図Ａ乃至第１図Ｆはこのような層間絶縁膜（37）
にスルーホールを形成できる本願の製造方法を示す断面
図である。1A to 1F show such an interlayer insulating film (37).
FIG. 6 is a cross-sectional view showing the manufacturing method of the present application in which a through hole can be formed in
先ず第１図（Ａ）に示す通り、各素子を形成する不純
物拡散領域とゲート電極（31）の形成が終了したエピタ
キシャル層（22）表面の酸化膜を開口してコンタクトホ
ールを形成し、Al又はAl−Siの蒸着又はスパッタによる
堆積とパターニングにより、各不純物拡散領域にオーミ
ックコンタクトする第１配線層（36）を形成する。そし
て基板（21）全面にプラズマCVD法による膜厚数千Åの
シリコン窒化膜（39）を堆積する。シリコン窒化膜（3
9）自体に平坦化能力のは無いので、シリコン窒化膜（3
9）の表面は第１配線層（36）やゲート電極（31）の段
差がそのまま反映されることになる。First, as shown in FIG. 1A, a contact hole is formed by opening an oxide film on the surface of the epitaxial layer (22) on which the impurity diffusion region for forming each element and the gate electrode (31) are completed. Alternatively, the first wiring layer (36) which makes ohmic contact with each impurity diffusion region is formed by deposition and patterning of Al—Si by vapor deposition or sputtering. Then, a silicon nitride film (39) having a film thickness of several thousand Å is deposited on the entire surface of the substrate (21) by the plasma CVD method. Silicon nitride film (3
9) The silicon nitride film (3
On the surface of 9), the steps of the first wiring layer (36) and the gate electrode (31) are directly reflected.
次いで第１図Ｂに示す通り、シリコン窒化膜（39）の
上にポジ型レジストを形成し、これを露光・現像するこ
とで第１のレジストパターン（43）を形成し、フッ素系
（CHF3等）のRIE（リアクティブ・イオン・エッチン
グ）によってシリコン窒化膜（39）を異方エッチングす
る。ポジ型レジストはネガ型に比べ微細パターンが形成
でき、異方エッチングは側壁が垂直となるので、シリコ
ン窒化膜（39）の開口部（44）は微細パターンとするこ
とができる。Next, as shown in FIG. 1B, a positive type resist is formed on the silicon nitride film (39), and the first resist pattern (43) is formed by exposing and developing this, and a fluorine-based (CHF 3 Anisotropic etching of the silicon nitride film (39) by RIE (reactive ion etching). Since the positive resist can form a fine pattern as compared with the negative type, and the anisotropic etching makes the side walls vertical, the opening (44) of the silicon nitride film (39) can be made a fine pattern.
次いで第１図Ｃに示す通り、第１のレジストパター
（43）を除去してポリイミド樹脂をスピンオン塗布し、
ポリイミド系絶縁膜（40）を形成する。膜厚は1.0〜2.0
μとし、塗布後は数百℃、数十分のハードベークを行な
う。Then, as shown in FIG. 1C, the first resist pattern (43) is removed, and a polyimide resin is spin-on coated,
A polyimide insulating film (40) is formed. Thickness is 1.0 to 2.0
μ, and after coating, hard bake at several hundreds of degrees Celsius for several tens of minutes.
次いで第１図Ｄに示す通り、ポリイミド系絶縁膜（4
0）の上に今度はネガ型レジストを形成し、これを露光
・現像することで第２のレジスタトパターン（45）を形
成し、第２のレジストパターン（45）をマスクとしてヒ
ドラジン溶液によるウェットエッチングでポリイミド系
絶縁膜（40）をパターニングする。ネガ型レジストは前
記ヒドラジン溶液に対して耐性を示すもので、ポリイミ
ド系絶縁膜（40）のパターニングマスクとなり得る。ポ
ジ型レジストでは前記ピドラジン溶液に溶解してしまう
ので、ポジ型レジストを用いることはプロセス的に別の
工夫が必要となる。また、ネガ型レジストはポジ型に比
べて微細加工が出来ないので、その開口は前の工程で形
成したシリコン窒化膜（39）のものより大きい。第２の
レジストパターン（45）の開口は第１のレジストパター
ン（43）の開口と同一軌軸上に形成するだけである。本
実施例では、第１のレジズトパターン（43）の開口に対
し、第２のレジストパターン（45）の開口は１辺が倍の
大きさの正方形で形成した。その結果スルーホール（4
1）の形状は、ポリイミド系絶縁膜（40）で前記ウェッ
トエッチングによりテーパ形状を成し、シリコン窒化膜
（39）で異方エッチングによる垂直形状を成し、その底
部に１回目ホトエンチングによる微細加工されたシリコ
ン窒化膜（39）の開口がシリコン窒化膜（39）表面の一
部を露出するように形成されることになる。Then, as shown in FIG. 1D, a polyimide-based insulating film (4
This time, a negative resist is formed on top of this, and the second resist pattern (45) is formed by exposing and developing this, and wet with a hydrazine solution using the second resist pattern (45) as a mask. The polyimide insulating film (40) is patterned by etching. The negative resist exhibits resistance to the hydrazine solution and can be used as a patterning mask for the polyimide insulating film (40). Since a positive resist dissolves in the above-mentioned pyridazine solution, using a positive resist requires a different process. Further, since the negative resist cannot be finely processed as compared with the positive resist, its opening is larger than that of the silicon nitride film (39) formed in the previous step. The opening of the second resist pattern (45) is only formed on the same axis as the opening of the first resist pattern (43). In this embodiment, the opening of the second resist pattern (45) is formed in a square shape having one side double the opening of the first resist pattern (43). As a result, through holes (4
As for the shape of 1), the polyimide insulating film (40) forms a taper shape by the wet etching, and the silicon nitride film (39) forms a vertical shape by anisotropic etching. The opening of the formed silicon nitride film (39) is formed so as to expose a part of the surface of the silicon nitride film (39).
尚、ポリイミド系絶縁膜（40）の開口をシリコン窒化
膜（39）のものより大きくした結果、２枚のマスクずれ
による他の配線との層間短絡の危惧が生じる。その為本
願は、シリコン窒化膜（39）の膜厚をその絶縁耐圧だけ
で層間耐圧を満足するす厚みとした。このようにしてお
けば、近接する他の配線上を覆うポリイミド系樹脂膜
（40）が全て除去された状態で第２配線層（38）が延在
しても層間短絡による不良発生は無い。従ってポリイミ
ド系絶縁膜（40）は、絶縁膜としてでは無く単純に平坦
化としての機能を持つことになる。In addition, as a result of making the opening of the polyimide insulating film (40) larger than that of the silicon nitride film (39), there is a risk of interlayer short-circuit with other wiring due to mask displacement of two sheets. Therefore, in the present application, the film thickness of the silicon nitride film (39) is set to satisfy the interlayer withstand voltage only by the withstand voltage. By doing so, even if the second wiring layer (38) extends in a state where the polyimide resin film (40) covering the other adjacent wirings is completely removed, no defect occurs due to an interlayer short circuit. Therefore, the polyimide-based insulating film (40) simply has a function of flattening, not as an insulating film.
次いで第１図Ｅに示す通り、第２のレジストパターン
（45）を除去した後ポリイミド系絶縁膜（40）の表面に
周知の蒸着、又はスパッタ手法によって再度Al又はAl−
Siを堆積し、これをパターニングすることにより第２配
線層（28）を形成する。第１配線層（36）と第２配線層
（38）とは、微細加工されたシリコン窒化膜（39）の開
口を介してコンタクトすることになる。従って第１配線
層（38）のスルーホールパッドは、ポリイミド系絶縁膜
（40）が大きく開口されていて実質的にシリコン窒化膜
（39）の開口に合わせて形成すれば良く、配線の高集積
化が可能である。Then, as shown in FIG. 1E, after removing the second resist pattern (45), Al or Al-- is again formed on the surface of the polyimide insulating film (40) by a known vapor deposition or sputtering method.
A second wiring layer (28) is formed by depositing Si and patterning it. The first wiring layer (36) and the second wiring layer (38) are in contact with each other through the opening of the finely processed silicon nitride film (39). Therefore, the through-hole pad of the first wiring layer (38) has a large opening of the polyimide insulating film (40) and may be formed substantially in accordance with the opening of the silicon nitride film (39). Is possible.
そして第１図Ｆに示す通り、ポリイミド系樹脂をスピ
ンドル塗布して最終パーシベーション被膜（42）とし
た。Then, as shown in FIG. 1F, a polyimide resin was applied onto the spindle to form a final passivation film (42).
このように本願発明の製造方法によれば、シリコン窒
化膜（39）だけを先に微細加工を処すので、ポリイミド
を使用した積層構造の層間絶縁膜（37）に微細なスルー
ホール（41）を形成することができる。As described above, according to the manufacturing method of the present invention, only the silicon nitride film (39) is subjected to the microfabrication process first, so that a fine through hole (41) is formed in the interlayer insulating film (37) having a laminated structure using polyimide. Can be formed.
（ト）発明の効果 以上に説明した通り、積層構造の層間絶縁膜（37）
は、MOS部のコンタミブロッキング等パッシベーション
効果を維持しつつ、層間絶縁にポリイミド系絶縁膜（4
0）利用できる利点を有する。そのため、極めて平坦な
表面を得ることができ、これが信頼性の高い多層配線構
造を提供できる利点を有する他、ポリイミド絶縁膜（4
0）による平坦化は他のSOGやPSGリフロー等の平坦化手
段よりプロセスが簡単であり、工程の単純化及びローコ
スト化が図れる利点を有する。(G) Effect of the Invention As described above, the interlayer insulating film (37) having a laminated structure
Is a polyimide-based insulating film (4
0) Has the advantages available. Therefore, an extremely flat surface can be obtained, which has the advantage of providing a highly reliable multilayer wiring structure.
The flattening by (0) has an advantage that the process is simpler than other flattening means such as SOG and PSG reflow, and the process can be simplified and the cost can be reduced.
そして本発明の製造方法によれば、シリコン窒化膜
（39）だけを先に微細加工しておくので、ポリイミド樹
脂を使用した層間絶縁膜（37）に微細な接続開口部を有
するスルーホール（41）を形成できる利点を有する。そ
のため、第１配線層（36）のスルーホールパッド等をよ
り微細化し配線密度を向上できる利点を有する。さらに
シリコン窒化膜（39）だけで層間耐圧を満足できるよう
にしておくことにより、第１のレジストパターン（43）
と第２のレジストパターン（45）のマスクずれによる層
間短絡の危惧を解消できる利点を有する。そして更に、
ポリイミド系絶縁膜（40）は大きな開口面積を有し且つ
側壁がテーパ形状に加工されるので、第２配線層（38）
の断線、段切れ等の危惧も解消できる利点を有する。Further, according to the manufacturing method of the present invention, since only the silicon nitride film (39) is microfabricated first, the through hole (41) having a fine connection opening is formed in the interlayer insulating film (37) using a polyimide resin. ) Can be formed. Therefore, there is an advantage that the through hole pad of the first wiring layer (36) can be made finer and the wiring density can be improved. Furthermore, the first resist pattern (43) is formed by making it possible to satisfy the interlayer breakdown voltage only with the silicon nitride film (39).
Further, there is an advantage that the risk of interlayer short circuit due to the mask shift of the second resist pattern (45) can be eliminated. And further,
Since the polyimide-based insulating film (40) has a large opening area and the side wall is processed into a tapered shape, the second wiring layer (38)
It has the advantage of eliminating the danger of wire breaks and disconnections.
第１図Ａ〜第１図Ｆ及び第２図は本発明を説明する為の
断面図、第３図は従来例を説明する為の断面図である。1A to 1F and FIG. 2 are sectional views for explaining the present invention, and FIG. 3 is a sectional view for explaining a conventional example.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 ３２１ Ａ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 27/06 321 A
Claims (3)
法において、 半導体層の表面に回路素子を作り込む工程と、 前記半導体層の上を被覆する絶縁膜を形成する工程と、 前記絶縁膜の上に下層の配線層を形成する工程と、 前記下層の配線層の上および前記絶縁膜の上を被覆する
シリコン窒化膜を、下層の配線層と上層の配線層との層
間耐圧を維持するような膜厚で形成する工程と、 前記シリコン窒化膜上に第１のレジストパターンを形成
し、前記シリコン窒化膜を異方性エッチングして第１の
開口を形成する工程、 前記第１のレジストパターンを除去し、前記シリコン窒
化膜上にポリイミド系絶縁膜を形成する工程、 前記ポリイミド系絶縁膜の上に第２のレジストパターン
を形成し、前記ポリイミド系絶縁膜を等方性エッチング
して、前記ポリイミド系絶縁膜に前記第１の開口より大
きい第２の開口を形成する工程、 前記レジストパターンを除去し、電極材料の堆積とホト
エッチングによって、前記ポリミイド系絶縁膜上を延在
し前記第１と第２の開口を通して前記下層の配線層と接
続する上層の配線層を形成する工程と、を具備すること
を特徴とする半導体集積回路の製造方法。1. A method of manufacturing a semiconductor integrated circuit having multi-layered wiring, the step of forming a circuit element on the surface of a semiconductor layer, the step of forming an insulating film covering the semiconductor layer, and the step of forming the insulating film. A step of forming a lower wiring layer on top, and a silicon nitride film covering the lower wiring layer and the insulating film so as to maintain an interlayer breakdown voltage between the lower wiring layer and the upper wiring layer. Forming a first resist pattern on the silicon nitride film, and anisotropically etching the silicon nitride film to form a first opening, the first resist pattern Removing, and forming a polyimide insulating film on the silicon nitride film, forming a second resist pattern on the polyimide insulating film, isotropic etching the polyimide insulating film, Forming a second opening larger than the first opening in the polyimide-based insulating film; removing the resist pattern, and depositing an electrode material and photoetching to extend over the polymide-based insulating film; And a step of forming an upper wiring layer that is connected to the lower wiring layer through the first and second openings, and a method of manufacturing a semiconductor integrated circuit.
MIS型素子を共存したものであることを特徴とする請求
項第１項に記載の半導体集積回路の製造方法。2. The semiconductor integrated circuit comprises a bipolar device
2. The method for manufacturing a semiconductor integrated circuit according to claim 1, wherein the MIS type element coexists.
ストであり、前記第２のレジストパターンがネガ型レジ
ストであることを特徴とする請求項第１項に記載の半導
体集積回路の製造方法。3. The method of manufacturing a semiconductor integrated circuit according to claim 1, wherein the first resist pattern is a positive type resist and the second resist pattern is a negative type resist.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111935A JPH0821583B2 (en) | 1990-04-26 | 1990-04-26 | Method for manufacturing semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111935A JPH0821583B2 (en) | 1990-04-26 | 1990-04-26 | Method for manufacturing semiconductor integrated circuit |
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|---|---|
| JPH0410424A JPH0410424A (en) | 1992-01-14 |
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|---|---|---|---|---|
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| JPH0797581B2 (en) * | 1988-07-18 | 1995-10-18 | シャープ株式会社 | Method for manufacturing semiconductor device |
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1990
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