JPH0821682B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0821682B2 JPH0821682B2 JP62099741A JP9974187A JPH0821682B2 JP H0821682 B2 JPH0821682 B2 JP H0821682B2 JP 62099741 A JP62099741 A JP 62099741A JP 9974187 A JP9974187 A JP 9974187A JP H0821682 B2 JPH0821682 B2 JP H0821682B2
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- forming
- layer
- region
- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/911—Differential oxidation and etching
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、特に蓄積容量を含む複数のメモリセルと周
辺回路とを有する半導体装置の製造に好適な半導体装置
の製造方法に関する。
辺回路とを有する半導体装置の製造に好適な半導体装置
の製造方法に関する。
半導体メモリの集積度は今や１メガビツトの時代に突
入しており、４メガビツトメモリも開発段階にある。こ
のような集積度向上を支えてきた技術は主に微細パター
ン形成技術、すなわちリソグラフイとエツチング技術で
ある。メモリの高集積化の目的の１つはビツト単価低減
にある。そのためリソグラフイの手法としてもスループ
ツトの確保が重要である。このためスループツトが比較
的高く、微細パターンが形成できる方法である光学レン
ズを用いた縮小投影露光法が広く用いられている。しか
し光を用いているためレンズの解像度を増すと焦点深度
が浅くなり、結像対象となる面（基板面）が平坦でない
と解像不良を起こすという問題が縮小投影露光法にあ
る。
入しており、４メガビツトメモリも開発段階にある。こ
のような集積度向上を支えてきた技術は主に微細パター
ン形成技術、すなわちリソグラフイとエツチング技術で
ある。メモリの高集積化の目的の１つはビツト単価低減
にある。そのためリソグラフイの手法としてもスループ
ツトの確保が重要である。このためスループツトが比較
的高く、微細パターンが形成できる方法である光学レン
ズを用いた縮小投影露光法が広く用いられている。しか
し光を用いているためレンズの解像度を増すと焦点深度
が浅くなり、結像対象となる面（基板面）が平坦でない
と解像不良を起こすという問題が縮小投影露光法にあ
る。
一方、素子構造に目を向けると構造は複雑になり、ま
た基板に形成された段差も大きくなつている。これは、
例えばDRAMにおいては、α線に対するソフトエラー対策
などのため一定容量以上のキヤパシタを形成する必要が
あり、狭い領域内に容量の大きなキヤパシタを形成する
ため積層キヤパシタなどを用いるためである。（このキ
ヤパシタを用いたセル構造を積層容量型セル（STCセ
ル）と呼ぶ） 基板段差は次の２つに大別される。１つはメモリセル
内にみられる密集した複雑な段差であり、もう１つはメ
モリセル部と周辺回路部に存在する平均的な段差（標高
差）である。後者はSTCメモリセルといつた複雑な構造
を持つためメモリセル部は積層された層が多くその表面
の高さ（標高）も高くなるのに対し、周辺回路部は比較
的単純かつ密度の小さい構造であるためその表面の高さ
もメモリセル部に比べ低くなるためである。
た基板に形成された段差も大きくなつている。これは、
例えばDRAMにおいては、α線に対するソフトエラー対策
などのため一定容量以上のキヤパシタを形成する必要が
あり、狭い領域内に容量の大きなキヤパシタを形成する
ため積層キヤパシタなどを用いるためである。（このキ
ヤパシタを用いたセル構造を積層容量型セル（STCセ
ル）と呼ぶ） 基板段差は次の２つに大別される。１つはメモリセル
内にみられる密集した複雑な段差であり、もう１つはメ
モリセル部と周辺回路部に存在する平均的な段差（標高
差）である。後者はSTCメモリセルといつた複雑な構造
を持つためメモリセル部は積層された層が多くその表面
の高さ（標高）も高くなるのに対し、周辺回路部は比較
的単純かつ密度の小さい構造であるためその表面の高さ
もメモリセル部に比べ低くなるためである。
すでに述べたように縮小投影露光法では焦点深度が浅
いため基板表面を平坦にしなければならない。しかし、
実際には上述のように基板には大きな段差があるため焦
点深度外になりしばしばパターン解像不良が起こるまた
は寸法精度が低下するという問題があつた。
いため基板表面を平坦にしなければならない。しかし、
実際には上述のように基板には大きな段差があるため焦
点深度外になりしばしばパターン解像不良が起こるまた
は寸法精度が低下するという問題があつた。
従来、基板段差の問題を解決する方法として多層レジ
スト法が考案されている。この方法は厚い有機膜（BL:B
ottom Layer）上にリソグラフイによりパターンを形成
し、そのパターンをエツチングによりBLに転写し、BLを
被加工基板のエツチングマスクとする方法である。この
方法は厚い有機膜（BL）による素子表面段差の平坦化を
ねらつた方法であるが、この方法が有効な段差は密集し
た段差に限られ、メモリセルと周辺回路のような大きな
領域ごとに高さのレベルが異なる、いわゆる“標高差”
のある段差に対してはほとんど効果がないという問題が
あつた。
スト法が考案されている。この方法は厚い有機膜（BL:B
ottom Layer）上にリソグラフイによりパターンを形成
し、そのパターンをエツチングによりBLに転写し、BLを
被加工基板のエツチングマスクとする方法である。この
方法は厚い有機膜（BL）による素子表面段差の平坦化を
ねらつた方法であるが、この方法が有効な段差は密集し
た段差に限られ、メモリセルと周辺回路のような大きな
領域ごとに高さのレベルが異なる、いわゆる“標高差”
のある段差に対してはほとんど効果がないという問題が
あつた。
なお、多層レジスト法はたとえば特開昭51-107775
に、またSTCセルは特公昭61-55258にそれぞれ示されて
いる。
に、またSTCセルは特公昭61-55258にそれぞれ示されて
いる。
また、隣接する素子を異なる高さ面上に形成する技術
は、特開昭52-21782号公報や特開昭60-251654号公報に
開示されている。
は、特開昭52-21782号公報や特開昭60-251654号公報に
開示されている。
上記従来技術はメモリセル部と直接周辺を含む周辺回
路部間に生ずる段差など、大きな領域ごとに平均高さの
異なる段差については配慮されていなかつた。このた
め、この段差にともなうレジストパターンの解像不良や
寸法精度が低下するといつた問題があり、良品の超高集
積素子が得られなかつた。本発明の目的は上記問題点を
解決することにある。
路部間に生ずる段差など、大きな領域ごとに平均高さの
異なる段差については配慮されていなかつた。このた
め、この段差にともなうレジストパターンの解像不良や
寸法精度が低下するといつた問題があり、良品の超高集
積素子が得られなかつた。本発明の目的は上記問題点を
解決することにある。
上記目的はメモリセルを形成する領域のSi基板面を直
接周辺を含む周辺回路領域に対し掘り下げてメモリセル
を形成すべき領域の表面を低くすることにより達成され
る。
接周辺を含む周辺回路領域に対し掘り下げてメモリセル
を形成すべき領域の表面を低くすることにより達成され
る。
メモリセルを形成する半導体面を周辺回路領域に対し
堀り下げておくことにより、密集し、しかもいく重にも
層が重なるため平均高さの高くなつたメモリセル領域と
それほど高くない周辺回路領域間の平均段差が緩和され
る。このため、両領域とも露光装置の許容焦点深度内に
おさめることができるので、上記問題を解決することが
できる。
堀り下げておくことにより、密集し、しかもいく重にも
層が重なるため平均高さの高くなつたメモリセル領域と
それほど高くない周辺回路領域間の平均段差が緩和され
る。このため、両領域とも露光装置の許容焦点深度内に
おさめることができるので、上記問題を解決することが
できる。
以下、本発明を実施例を用いて説明する。
実施例１ 第１図（ａ）に示すようにSi基板１上に所望のパター
ンを有するレジスト膜２を形成した。このレジスト膜２
の開口部はメモリセルを形成する領域３とした。次に第
１図（ｂ）に示すようにレジストをマスクとしてSiをド
ライエツチングした。本実施例ではエツチング深さは約
0.6μｍとしたが、作る素子の高さにより最適な値は異
なる。その値はメモリセル部と周辺回路部の仕上がり状
態での平均的な高さの差（以後“メモリセル−周辺回路
間平均標高差”と呼ぶ）の約1/2である。したがつて素
子構造を考慮してエツチング深さを設定することが望ま
しい。なお、ここでの“平均的な高さ”とは占有面積で
加重平均をとつた高さのことである。
ンを有するレジスト膜２を形成した。このレジスト膜２
の開口部はメモリセルを形成する領域３とした。次に第
１図（ｂ）に示すようにレジストをマスクとしてSiをド
ライエツチングした。本実施例ではエツチング深さは約
0.6μｍとしたが、作る素子の高さにより最適な値は異
なる。その値はメモリセル部と周辺回路部の仕上がり状
態での平均的な高さの差（以後“メモリセル−周辺回路
間平均標高差”と呼ぶ）の約1/2である。したがつて素
子構造を考慮してエツチング深さを設定することが望ま
しい。なお、ここでの“平均的な高さ”とは占有面積で
加重平均をとつた高さのことである。
その後第１図（ｃ）に示すようにレジスト膜２を除去
して、メモリセルを形成する領域がくぼんだSi基板１′
を作成した。その後熱酸化を行ない、ひき続きウエツト
エツチングによつて酸化膜除去を行なつてSi半導体面
１′のダメージを回復させる。この工程は他のダメージ
回復法でもよい。また作る素子のドライエツチングダメ
ージに対する耐性によつてはこの工程を省くこともでき
る。
して、メモリセルを形成する領域がくぼんだSi基板１′
を作成した。その後熱酸化を行ない、ひき続きウエツト
エツチングによつて酸化膜除去を行なつてSi半導体面
１′のダメージを回復させる。この工程は他のダメージ
回復法でもよい。また作る素子のドライエツチングダメ
ージに対する耐性によつてはこの工程を省くこともでき
る。
その後第１図（ｄ）に示すように通常の方法によつ
て、メモリ回路４および周辺回路５を形成した。ここで
の周辺回路はデータドライバ，ワードドライバ，センス
アンプなど直接周辺回路を含む。本実施例で用いたメモ
リセルは積層容量型セル（STCセル）であり、“メモリ
セル−周辺回路間平均標高差”（第１図（ｄ）に示した
６）は約0.7μｍである。メモリセル領域をくぼませな
い通常方法で作成した場合は約1.3μｍである。
て、メモリ回路４および周辺回路５を形成した。ここで
の周辺回路はデータドライバ，ワードドライバ，センス
アンプなど直接周辺回路を含む。本実施例で用いたメモ
リセルは積層容量型セル（STCセル）であり、“メモリ
セル−周辺回路間平均標高差”（第１図（ｄ）に示した
６）は約0.7μｍである。メモリセル領域をくぼませな
い通常方法で作成した場合は約1.3μｍである。
本方法を用いた場合チツプ全面にわたり0.6μｍライ
ン＆スペースパターンが解像可能であり、最小線幅0.6
μｍのパターンを用いて素子を形成することができた。
一方、メモリセル領域をくぼませない通常の方法で素子
を形成した場合は多層レジスト法を用いても0.6μｍラ
イン＆スペースパターンが解像しない場所があり、0.6
μｍのパターンを用いて良品を得ることはできなかつ
た。
ン＆スペースパターンが解像可能であり、最小線幅0.6
μｍのパターンを用いて素子を形成することができた。
一方、メモリセル領域をくぼませない通常の方法で素子
を形成した場合は多層レジスト法を用いても0.6μｍラ
イン＆スペースパターンが解像しない場所があり、0.6
μｍのパターンを用いて良品を得ることはできなかつ
た。
なお、露光装置としてはレンズの開口数（NA）が0.4
2、露光波長が365nm、像面歪が約1.1μｍの日立製作所
製縮小投影露光装置RA101VLを用いたが、この装置に限
らず本方法は有効である。
2、露光波長が365nm、像面歪が約1.1μｍの日立製作所
製縮小投影露光装置RA101VLを用いたが、この装置に限
らず本方法は有効である。
またメモリセルもSTCに限らず、“メモリセル−周辺
回路間平均標高差”がある場合には、本方法は有効であ
つた。
回路間平均標高差”がある場合には、本方法は有効であ
つた。
なお、本実施例ではSiのエツチングにドライエツチン
グ法を用いたが、ヒドラジンのような結晶面方位性を有
するウエツトエツチング法を用いることもできる。
グ法を用いたが、ヒドラジンのような結晶面方位性を有
するウエツトエツチング法を用いることもできる。
実施例２ 第２図（ａ）に示すようにSi基板21を熱酸化し、膜厚
約50nmの酸化膜22を形成した。その後CVD（Chemical Va
pour Deposition）法により膜厚約120nmの窒化膜23を形
成した。その後窒化膜23上にメモリセルを形成する領域
24が開口部となつているレジスト膜25を形成した。その
後第２図（ｂ）に示すようにレジスト膜25をマスクに窒
化膜23をエツチングし、メモリセルを形成する領域に開
口を有する窒化膜23′を形成した。レジストを除去した
後第２図（ｃ）に示すように酸化を行ない窒化膜23′の
開口部に約1.2μｍの酸化膜26を形成した。しかる後、
窒化膜23′，酸化膜26および22を順次除去し、第２図
（ｄ）に示すようにメモリセルを形成する領域24がくぼ
んだSi基板21′を形成した。しかる後、実施例１と同様
にメモリ素子および周辺回路素子を形成したメモリLSI
を作成した。
約50nmの酸化膜22を形成した。その後CVD（Chemical Va
pour Deposition）法により膜厚約120nmの窒化膜23を形
成した。その後窒化膜23上にメモリセルを形成する領域
24が開口部となつているレジスト膜25を形成した。その
後第２図（ｂ）に示すようにレジスト膜25をマスクに窒
化膜23をエツチングし、メモリセルを形成する領域に開
口を有する窒化膜23′を形成した。レジストを除去した
後第２図（ｃ）に示すように酸化を行ない窒化膜23′の
開口部に約1.2μｍの酸化膜26を形成した。しかる後、
窒化膜23′，酸化膜26および22を順次除去し、第２図
（ｄ）に示すようにメモリセルを形成する領域24がくぼ
んだSi基板21′を形成した。しかる後、実施例１と同様
にメモリ素子および周辺回路素子を形成したメモリLSI
を作成した。
本方法を用いた場合は実施例１と同様の効果があつた
上に、メモリセル部と周辺回路部がゆるやかなスロープ
でつながれているため、配線の断線，エツチング残りに
よる配線のシヨートといつた問題も生じなかつた。
上に、メモリセル部と周辺回路部がゆるやかなスロープ
でつながれているため、配線の断線，エツチング残りに
よる配線のシヨートといつた問題も生じなかつた。
なお、酸化膜25の形成と除去をおのおの１回行なうだ
けでなく、窒化膜23′を残した状態で複数回繰り返すと
バーズビーク27がよりのびる。このため複数回繰り返す
この方法はメモリセル部と周辺回路部間のスロープをよ
りゆるやかにすることができ効果があつた。
けでなく、窒化膜23′を残した状態で複数回繰り返すと
バーズビーク27がよりのびる。このため複数回繰り返す
この方法はメモリセル部と周辺回路部間のスロープをよ
りゆるやかにすることができ効果があつた。
実施例３ 第３図（ａ）に示すようにSi基板31上にメモリセルを
形成する領域32が開口部となつているレジスト膜33を形
成した。その後第３図（ｂ）に示すようにレジスト膜33
をマスクとしてSi基板31をエッチングし、メモリセルを
形成する領域32がくぼんだSi基板31′を形成した。この
ときのエツチング深さは約0.8μｍとした。レジストを
除去した後第３図（ｃ）に示すように厚さ約２μｍの有
機膜34を塗布し、約200℃の熱処理を行なつて有機膜を
フローさせた。有機膜34としてポジ型フオトレジストを
用いたが、これに限らずゴム系材料，ポリイミド膜，シ
リコーン樹脂あるいはポリサルフオン膜などを用いても
よい。その後有機膜34とシリコン基板31′のエツチング
速度がほぼ等しいドライエツチングを用いて有機膜34が
なくなるまでエツチングし、第３図（ｄ）に示すように
くぼみを有するSi基板31″を形成した。このくぼみはゆ
るやかな側壁を有する。エツチングガスとしてはCF4とO
2の混合ガスを用いたが、有機膜とシリコンがほぼ等速
度でエツチングできればこれに限らず用いることができ
る。
形成する領域32が開口部となつているレジスト膜33を形
成した。その後第３図（ｂ）に示すようにレジスト膜33
をマスクとしてSi基板31をエッチングし、メモリセルを
形成する領域32がくぼんだSi基板31′を形成した。この
ときのエツチング深さは約0.8μｍとした。レジストを
除去した後第３図（ｃ）に示すように厚さ約２μｍの有
機膜34を塗布し、約200℃の熱処理を行なつて有機膜を
フローさせた。有機膜34としてポジ型フオトレジストを
用いたが、これに限らずゴム系材料，ポリイミド膜，シ
リコーン樹脂あるいはポリサルフオン膜などを用いても
よい。その後有機膜34とシリコン基板31′のエツチング
速度がほぼ等しいドライエツチングを用いて有機膜34が
なくなるまでエツチングし、第３図（ｄ）に示すように
くぼみを有するSi基板31″を形成した。このくぼみはゆ
るやかな側壁を有する。エツチングガスとしてはCF4とO
2の混合ガスを用いたが、有機膜とシリコンがほぼ等速
度でエツチングできればこれに限らず用いることができ
る。
その後熱酸化を行ない、ひき続きウエツトエツチング
を行なつて酸化膜除去を行なつてSi基板面のダメージを
回復させた。しかる後実施例１と同様にメモリ素子およ
び周辺回路素子を形成しメモリLSIを作成した。
を行なつて酸化膜除去を行なつてSi基板面のダメージを
回復させた。しかる後実施例１と同様にメモリ素子およ
び周辺回路素子を形成しメモリLSIを作成した。
本方法を用いると実施例１と同様の効果がある上に実
施例２以上にメモリセル部と周辺回路部がゆるやかな傾
斜でつながれているため、配線の断線，エツチング残り
による配線のシヨートといつた問題も生じない。
施例２以上にメモリセル部と周辺回路部がゆるやかな傾
斜でつながれているため、配線の断線，エツチング残り
による配線のシヨートといつた問題も生じない。
本実施例では有機膜34の熱処理温度は200℃とした
が、これに限らない。熱処理温度が高いほどフローし、
メモリセル部と周辺回路部がよりゆるやかな傾斜でつな
がれる。また熱処理前に有機膜34に紫外線を照射すると
フロー化がより促進されるため紫外線照射は有効であ
る。
が、これに限らない。熱処理温度が高いほどフローし、
メモリセル部と周辺回路部がよりゆるやかな傾斜でつな
がれる。また熱処理前に有機膜34に紫外線を照射すると
フロー化がより促進されるため紫外線照射は有効であ
る。
本実施例ではメモリセル領域全体をくぼませる場合を
示したがこの場合に限らずメモリセルの一部をくぼませ
ても効果がある。またくぼませる場合に限らず、あらか
じめ選択エピタキシヤル法を用いて周辺回路を形成する
領域をメモリセル領域に比べ高くする方法、または周辺
回路部にダミーパターンを形成して“メモリセル−周辺
回路間標高差”を小さくする方法も効果がある。本実施
例ではメモリ装置の場合について示したがメモリ装置に
限らず大きな領域間でその平均高さに差がある集積回路
装置においても、平均高さが高い領域をあらかじめ堀り
下げておく本方法は微細パターン形成に有効である。平
均高さは段差とその粗密に依存する。このため段差がほ
ぼ等しい場合でも、レジスト表面の高さに差が生じるほ
ど粗密の領域がわかれている場合は、密な領域を堀り下
げておくことにより、粗領域、密領域ともに微細パター
ンを形成することができる。
示したがこの場合に限らずメモリセルの一部をくぼませ
ても効果がある。またくぼませる場合に限らず、あらか
じめ選択エピタキシヤル法を用いて周辺回路を形成する
領域をメモリセル領域に比べ高くする方法、または周辺
回路部にダミーパターンを形成して“メモリセル−周辺
回路間標高差”を小さくする方法も効果がある。本実施
例ではメモリ装置の場合について示したがメモリ装置に
限らず大きな領域間でその平均高さに差がある集積回路
装置においても、平均高さが高い領域をあらかじめ堀り
下げておく本方法は微細パターン形成に有効である。平
均高さは段差とその粗密に依存する。このため段差がほ
ぼ等しい場合でも、レジスト表面の高さに差が生じるほ
ど粗密の領域がわかれている場合は、密な領域を堀り下
げておくことにより、粗領域、密領域ともに微細パター
ンを形成することができる。
実施例４ 第４図はLSIチツプ41内にSi基板を凹ませたメモリセ
ル形成領域42とSi基板を凹ませた周辺回路領域43を形成
した実施例である。
ル形成領域42とSi基板を凹ませた周辺回路領域43を形成
した実施例である。
本例では標高の高いメモリセル領域や、標高の高い周
辺回路下のSi基板を凹ませることで、標高差を低減して
いる。このことにより微細なレジストパターンの形成が
可能となる。
辺回路下のSi基板を凹ませることで、標高差を低減して
いる。このことにより微細なレジストパターンの形成が
可能となる。
本発明によればメモリセル部と周辺回路部の素子の高
さの差を縮小することができるので両領域とも露光装置
の焦点深度内におさめることができ、高精度で微細なパ
ターンを形成することができる。このため、より微細な
パターンを用いて素子を形成できるのでチツプサイズを
小さくできる。このためウエーハ１枚当りのチツプ取得
数を上げることが可能となりコストが下がる。また寸法
精度の向上により歩留りも向上する。
さの差を縮小することができるので両領域とも露光装置
の焦点深度内におさめることができ、高精度で微細なパ
ターンを形成することができる。このため、より微細な
パターンを用いて素子を形成できるのでチツプサイズを
小さくできる。このためウエーハ１枚当りのチツプ取得
数を上げることが可能となりコストが下がる。また寸法
精度の向上により歩留りも向上する。
第１図，第２図および第３図はそれぞれ本発明の異なる
実施例を示す工程図である。第４図は本発明を用いた形
成されたLSIの平面図の一例を示している。 1,21,31……Si基板、2,25,33……レジストパターン、3,
24,32……メモリセル形成領域、４……メモリ回路、５
……周辺回路、６……メモリセル−周辺回路間平均標高
差、23……窒化膜、25……酸化膜、27……バーズビー
ク、34……有機膜、41……LSIチツプ、42……Si基板を
凹ませたメモリセル形成領域、43……Si基板を凹ませた
周辺回路領域。
実施例を示す工程図である。第４図は本発明を用いた形
成されたLSIの平面図の一例を示している。 1,21,31……Si基板、2,25,33……レジストパターン、3,
24,32……メモリセル形成領域、４……メモリ回路、５
……周辺回路、６……メモリセル−周辺回路間平均標高
差、23……窒化膜、25……酸化膜、27……バーズビー
ク、34……有機膜、41……LSIチツプ、42……Si基板を
凹ませたメモリセル形成領域、43……Si基板を凹ませた
周辺回路領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/302 Ｌ (72)発明者 木村 紳一郎 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 加賀 徹 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久礼 得男 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (12)
- 【請求項１】半導体基板の表面をドライエッチング法を
用いて選択的に加工し、第１主面を有する第１領域と、
該第１主面よりも相対的に高さの高い第２主面を有する
第２領域を形成するステップと、 該第１主面上に密度の大きい第１の素子領域を、該第２
主面上に該第１の素子領域よりも密度の小さい第２の素
子領域を形成するステップとを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】半導体基板の表面に、選択的に酸化膜を形
成するステップと、 該酸化膜を除去し、相対的に高さの低い第１主面を有す
る第１領域と高い第２主面を有する第２領域とを該半導
体基板の表面に形成するステップと、 蓄積容量を含む複数のメモリセルを該第１主面上に、周
辺回路を該第２主面上に形成するステップとを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】半導体基板の表面を選択的にドライエッチ
ングし、相対的に高さの低い第１主面を有する第１領域
と高い第２主面とを有する第２領域を該半導体基板の表
面に形成するステップと、 蓄積容量を含む複数のメモリセルを該第１主面上に、周
辺回路を該第２主面上に形成するステップとを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】半導体基板の表面を選択的にドライエッチ
ングするステップと、 ドライエッチングされた該半導体基板上に薄膜を形成す
るステップと、 該薄膜を含め、該半導体基板表面をエッチングして、相
対的に高さの低い第１主面を有する第１領域と高い第２
主面を有する第２領域とを該半導体基板の表面に形成す
るステップと、 蓄積容量を含む複数のメモリセルを該第１主面上に、周
辺回路を該第２主面上に形成するステップとを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】上記半導体基板はシリコンからなり、上記
薄膜は、シリコンとほぼ同じエッチング速度を有する材
料からなることを特徴とする特許請求の範囲第４項記載
の半導体装置の製造方法。 - 【請求項６】上記選択的に酸化膜を形成するステップ
は、 上記半導体基板の表面を酸化して第１の酸化膜を形成す
るステップと、 該第１の酸化膜上に所定のパターンを有する耐酸化性膜
を形成するステップと、 露出した該第１の酸化膜をエッチングするステップと、 露出した該半導体基板の表面を選択的に酸化して第２の
酸化膜を形成するステップとを有することを特徴とする
特許請求の範囲第２項記載の半導体装置の製造方法。 - 【請求項７】上記蓄積容量を含む複数のメモリセルを上
記第１主面上に、周辺回路を上記第２主面上に形成する
ステップは、 該第１主面と該第２主面上とにそれぞれ所定のパターン
を同一処理で形成するステップと、 その後、積層された第１の層を該第１主面上に、該第１
の層よりも層数が少ない第２の層を該第２主面上に形成
するステップと、 配線を該第１の層上及び第２の層上に同一処理で形成す
るステップとを有することを特徴とする特許請求の範囲
第２項又は第６項記載の半導体装置の製造方法。 - 【請求項８】上記第１主面と上記第２主面との段差は、
上記メモリセルと上記周辺回路との標高差の約1/2であ
ることを特徴とする特許請求の範囲第２項、第６項及び
第７項の何れかに記載の半導体装置の製造方法。 - 【請求項９】上記蓄積容量を含む複数のメモリセルを上
記第１主面上に、周辺回路を上記第２主面上に形成する
ステップは、 該第１主面と該第２主面上とにそれぞれ所定のパターン
を同一処理で形成するステップと、 その後、積層された第１の層を該第１主面上に、該第１
の層よりも層数が少ない第２の層を該第２主面上に形成
するステップと、 配線を該第１の層上及び第２の層上に同一処理で形成す
るステップとを有することを特徴とする特許請求の範囲
第３項記載の半導体装置の製造方法。 - 【請求項１０】上記第１主面と上記第２主面との段差
は、上記メモリセルと上記周辺回路との標高差の約1/2
であることを特徴とする特許請求の範囲第３項又は第９
項記載の半導体装置の製造方法。 - 【請求項１１】上記蓄積容量を含む複数のメモリセルを
上記第１主面上に、周辺回路を上記第２主面上に形成す
るステップは、 該第１主面と該第２主面上とにそれぞれ所定のパターン
を同一処理で形成するステップと、 その後、積層された第１の層を該第１主面上に、該第１
の層よりも層数が少ない第２の層を該第２主面上に形成
するステップと、 配線を該第１の層上及び第２の層上に同一処理で形成す
るステップとを有することを特徴とする特許請求の範囲
第４項又は第５項記載の半導体装置の製造方法。 - 【請求項１２】上記第１主面と上記第２主面との段差
は、上記メモリセルと上記周辺回路との標高差の約1/2
であることを特徴とする特許請求の範囲第４項、第５項
及び第11項の何れかに記載の半導体装置の製造方法。
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