JPH0821687B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0821687B2 JPH0821687B2 JP1137861A JP13786189A JPH0821687B2 JP H0821687 B2 JPH0821687 B2 JP H0821687B2 JP 1137861 A JP1137861 A JP 1137861A JP 13786189 A JP13786189 A JP 13786189A JP H0821687 B2 JPH0821687 B2 JP H0821687B2
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
【発明の詳細な説明】 ［概要］ 第１のトランジスタ及び第２のトランジスタを有し、
第１のトランジスタは、その不純物拡散層をエッチング
雰囲気に曝さないことによる結晶欠陥発生の抑制化が強
く要請され、また、第１のトランジスタ上には絶縁膜を
介して導電層を形成することが要求され、更に、第２の
トランジスタには電流駆動能力が要求されるような半導
体装置に関し、 第１のトランジスタの不純物拡散層をエッチング雰囲
気に曝さないことによる結晶欠陥の抑制化と、前記導電
層の下層の平坦化による前記導電層形成の容易化と、第
２のトランジスタの不純物拡散層の低抵抗化による電流
駆動能力の確保とを、同時に図ることを目的とし、 半導体基板上に形成された第１のトランジスタ及び第
２のトランジスタと、前記第１のトランジスタの表面を
覆い、且つ、前記第２のトランジスタの表面を覆わない
ように被着形成された第１の絶縁膜と、前記第１の絶縁
膜の側壁部と前記第２のトランジスタのゲート電極の側
壁部とに形成されてなる第２の絶縁膜からなる側壁状絶
縁膜とを設けて構成する。
第１のトランジスタは、その不純物拡散層をエッチング
雰囲気に曝さないことによる結晶欠陥発生の抑制化が強
く要請され、また、第１のトランジスタ上には絶縁膜を
介して導電層を形成することが要求され、更に、第２の
トランジスタには電流駆動能力が要求されるような半導
体装置に関し、 第１のトランジスタの不純物拡散層をエッチング雰囲
気に曝さないことによる結晶欠陥の抑制化と、前記導電
層の下層の平坦化による前記導電層形成の容易化と、第
２のトランジスタの不純物拡散層の低抵抗化による電流
駆動能力の確保とを、同時に図ることを目的とし、 半導体基板上に形成された第１のトランジスタ及び第
２のトランジスタと、前記第１のトランジスタの表面を
覆い、且つ、前記第２のトランジスタの表面を覆わない
ように被着形成された第１の絶縁膜と、前記第１の絶縁
膜の側壁部と前記第２のトランジスタのゲート電極の側
壁部とに形成されてなる第２の絶縁膜からなる側壁状絶
縁膜とを設けて構成する。
［産業上の利用分野］ 本発明は半導体装置及びその製造方法、より詳しくは
第１のトランジスタ及び第２のトランジスタを有し、第
１のトランジスタは、その不純物拡散層をエッチング雰
囲気に曝さないことによる結晶欠陥発生の抑制化が強く
要請され、また、第１のトランジスタ上には絶縁膜を介
して導電層を形成することが要求され、更に、第２のト
ランジスタには電流駆動能力が要求されるような半導体
装置に適用して好適な半導体装置及びその製造方法に関
する。
第１のトランジスタ及び第２のトランジスタを有し、第
１のトランジスタは、その不純物拡散層をエッチング雰
囲気に曝さないことによる結晶欠陥発生の抑制化が強く
要請され、また、第１のトランジスタ上には絶縁膜を介
して導電層を形成することが要求され、更に、第２のト
ランジスタには電流駆動能力が要求されるような半導体
装置に適用して好適な半導体装置及びその製造方法に関
する。
例えば、スタックト・キャパシタを設けてなるダイナ
ミック・ランダム・アクセス・メモリ（以下、DRAMとい
う）においては、メモリセルの電荷保持特性の向上化を
図るため、メモリセルを構成するトランジスタの不純物
拡散層をエッチング雰囲気に曝さないことによる結晶欠
陥発生の抑制化と、蓄積電極の下層の平坦化による蓄積
電極形成の容易化と、周辺回路のトランジスタの電流駆
動能力の確保とを同時に図ることが要請されている。
ミック・ランダム・アクセス・メモリ（以下、DRAMとい
う）においては、メモリセルの電荷保持特性の向上化を
図るため、メモリセルを構成するトランジスタの不純物
拡散層をエッチング雰囲気に曝さないことによる結晶欠
陥発生の抑制化と、蓄積電極の下層の平坦化による蓄積
電極形成の容易化と、周辺回路のトランジスタの電流駆
動能力の確保とを同時に図ることが要請されている。
［従来の技術］ 従来、かかるスタックト・キャパシタを設けてなるDR
AMとして第２図Ｋにその要部断端面図を示すようなもの
が提案されている。
AMとして第２図Ｋにその要部断端面図を示すようなもの
が提案されている。
図中、１は基体をなすｐ型シリコン基板、２は素子分
離領域をなすフィールド酸化膜、３はメモリセル、４は
周辺回路を示している。
離領域をなすフィールド酸化膜、３はメモリセル、４は
周辺回路を示している。
メモリセル３は、電荷入出力制御用のトランジスタを
なすｎチャネル絶縁ゲート型電界効果トランジスタ（以
下、nMOS FETという）５と、スタックト・キャパシタ６
とを設けて構成されている。
なすｎチャネル絶縁ゲート型電界効果トランジスタ（以
下、nMOS FETという）５と、スタックト・キャパシタ６
とを設けて構成されている。
nMOS FET5はLDD（lightly doped drain）構造とされ
ており、そのソース拡散層７はn-ソース拡散層８とn+ソ
ース拡散層９とから構成され、そのドレイン拡散層10は
n-ドレイン拡散層11とn+ドレイン拡散層12とから構成さ
れている。
ており、そのソース拡散層７はn-ソース拡散層８とn+ソ
ース拡散層９とから構成され、そのドレイン拡散層10は
n-ドレイン拡散層11とn+ドレイン拡散層12とから構成さ
れている。
なお、13は二酸化シリコン（SiO2）からなるゲート絶
縁膜、14は多結晶シリコンからなるゲート電極（ワード
線）、15はSiO2からなる層間絶縁膜、16はリン・ケイ酸
ガラス（PSG）からなる層間絶縁膜、17はアルミニウム
からなるビット線であり、ビット線17は、コンタクトホ
ール18を介してn+ソース拡散層９にオーミックに接続さ
れている。
縁膜、14は多結晶シリコンからなるゲート電極（ワード
線）、15はSiO2からなる層間絶縁膜、16はリン・ケイ酸
ガラス（PSG）からなる層間絶縁膜、17はアルミニウム
からなるビット線であり、ビット線17は、コンタクトホ
ール18を介してn+ソース拡散層９にオーミックに接続さ
れている。
また、スタックト・キャパシタ６は、多結晶シリコン
からなる蓄積電極19、SiO2からなるキャパシタ絶縁膜20
及び多結晶シリコンからなる対向電極21を積層して構成
されており、蓄積電極19はコンタクトホール22を介して
n+ドレイン拡散層12にオーミックに接続されている。
からなる蓄積電極19、SiO2からなるキャパシタ絶縁膜20
及び多結晶シリコンからなる対向電極21を積層して構成
されており、蓄積電極19はコンタクトホール22を介して
n+ドレイン拡散層12にオーミックに接続されている。
他方、周辺回路４において、23は周辺回路４を構成す
るnMOS FETである。このnMOS FET23もLDD構造とされて
おり、そのソース拡散層24はn-ソース拡散層25とn+ソー
ス拡散層26とから構成され、そのドレイン拡散層27はn-
ドレイン拡散層28とn+ドレイン拡散層29とから構成され
ている。
るnMOS FETである。このnMOS FET23もLDD構造とされて
おり、そのソース拡散層24はn-ソース拡散層25とn+ソー
ス拡散層26とから構成され、そのドレイン拡散層27はn-
ドレイン拡散層28とn+ドレイン拡散層29とから構成され
ている。
なお、30はSiO2からなるゲート絶縁膜、31は多結晶シ
リコンからなるゲート電極、32はアルミニウムからなる
配線であって、配線32はコンタクトホール33を介してn+
ドレイン拡散層29にオーミックに接続されている。
リコンからなるゲート電極、32はアルミニウムからなる
配線であって、配線32はコンタクトホール33を介してn+
ドレイン拡散層29にオーミックに接続されている。
また、この例においては、ビット線17はコンタクトホ
ール34を介してn+ソース拡散層26にオーミックに接続さ
れている。
ール34を介してn+ソース拡散層26にオーミックに接続さ
れている。
かかるDRAMは、第２図Ａ〜Ｋに示すようにして製造さ
れる。
れる。
即ち、先ず、第２図Ａに示すようにｐ型シリコン基板
１を用意した後、このｐ型シリコン基板１の表面を選択
酸化して、例えば膜厚を5000Åとするフィールド酸化膜
２を形成する。続いて、素子形成領域に例えば膜厚を15
0ÅとするSiO2膜13及び30を熱酸化により形成した後、
更に、表面全域に例えば膜厚を2000Åとする多結晶シリ
コン層35を化学的気相成長法（CVD）により形成する。
１を用意した後、このｐ型シリコン基板１の表面を選択
酸化して、例えば膜厚を5000Åとするフィールド酸化膜
２を形成する。続いて、素子形成領域に例えば膜厚を15
0ÅとするSiO2膜13及び30を熱酸化により形成した後、
更に、表面全域に例えば膜厚を2000Åとする多結晶シリ
コン層35を化学的気相成長法（CVD）により形成する。
次に、この多結晶シリコン層35をパターニングし、第
２図Ｂに示すように、ゲート電極14、31を形成した後、
これらゲート電極14、31及びフィールド酸化膜２をマス
クとしてｐ型シリコン基板１に対してリンＰを注入エネ
ルギー、例えば50KeV、ドーズ量、例えば1×1013cm-2の
条件下にイオン注入し、n-拡散層36、37、38、39を形成
する。
２図Ｂに示すように、ゲート電極14、31を形成した後、
これらゲート電極14、31及びフィールド酸化膜２をマス
クとしてｐ型シリコン基板１に対してリンＰを注入エネ
ルギー、例えば50KeV、ドーズ量、例えば1×1013cm-2の
条件下にイオン注入し、n-拡散層36、37、38、39を形成
する。
次に、第２図Ｃに示すように、表面全域に例えば膜厚
を3000ÅとするSiO2膜40をCVDにより形成した後、このS
iO2膜40及びこのSiO2膜40の下方のSiO2膜13、30に対し
て反応性イオンエッチング（RIE）を施し、第２図Ｄに
示すようにn-拡散層36、37、38、39を部分的に露出させ
る。このとき、ゲート電極14、31の側壁部には、いわゆ
る側壁SiO2膜41、42、43、44が形成される。
を3000ÅとするSiO2膜40をCVDにより形成した後、このS
iO2膜40及びこのSiO2膜40の下方のSiO2膜13、30に対し
て反応性イオンエッチング（RIE）を施し、第２図Ｄに
示すようにn-拡散層36、37、38、39を部分的に露出させ
る。このとき、ゲート電極14、31の側壁部には、いわゆ
る側壁SiO2膜41、42、43、44が形成される。
次に、熱酸化を行い、第２図Ｅに示すように、ｐ型シ
リコン基板１及びゲート電極14、31の露出面に例えば膜
厚を150ÅとするSiO2膜45を形成した後、ゲート電極1
4、31、側壁SiO2膜41、42、43、44及びフィールド酸化
膜２をマスクとしてｐ型シリコン基板１に対してヒ素As
を注入エネルギー、例えば50KeV、ドーズ量、例えば4×
1015cm-2の条件下にイオン注入し、n-ソース拡散層８及
びn+ソース拡散層９からなるソース拡散層７と、n-ドレ
イン拡散層11及びn+ドレイン拡散層12からなるドレイン
拡散層10とを有してなるnMOS FET5と、n-ソース拡散層2
5及びn+ソース拡散層26からなるソース拡散層24と、n-
ドレイン拡散層28及びn+ドレイン拡散層29からなるドレ
イン拡散層27とを有してなるnMOS FET23を形成する。
リコン基板１及びゲート電極14、31の露出面に例えば膜
厚を150ÅとするSiO2膜45を形成した後、ゲート電極1
4、31、側壁SiO2膜41、42、43、44及びフィールド酸化
膜２をマスクとしてｐ型シリコン基板１に対してヒ素As
を注入エネルギー、例えば50KeV、ドーズ量、例えば4×
1015cm-2の条件下にイオン注入し、n-ソース拡散層８及
びn+ソース拡散層９からなるソース拡散層７と、n-ドレ
イン拡散層11及びn+ドレイン拡散層12からなるドレイン
拡散層10とを有してなるnMOS FET5と、n-ソース拡散層2
5及びn+ソース拡散層26からなるソース拡散層24と、n-
ドレイン拡散層28及びn+ドレイン拡散層29からなるドレ
イン拡散層27とを有してなるnMOS FET23を形成する。
次に、第２図Ｆに示すように、表面全域に膜厚を例え
ば1000ÅとするSiO2膜をCVDにより積層し、SiO2からな
る層間絶縁膜15を形成した後、この層間絶縁膜15のn+ド
レイン拡散層12上の部分に開口幅を例えば0.8μｍとす
るコンタクトホール22を形成する。
ば1000ÅとするSiO2膜をCVDにより積層し、SiO2からな
る層間絶縁膜15を形成した後、この層間絶縁膜15のn+ド
レイン拡散層12上の部分に開口幅を例えば0.8μｍとす
るコンタクトホール22を形成する。
次に、第２図Ｇに示すように、表面全域に膜厚を例え
ば2000Åとする多結晶シリコン層46を形成し、この多結
晶シリコン層46にヒ素Asを注入エネルギー、例えば50Ke
V、ドーズ量、例えば1×1015cm-2の条件下にイオン注入
して低抵抗化した後、この多結晶シリコン層46を第２図
Ｈに示すようにパターニングし、コンタクトホール22を
介してn+ドレイン拡散層12にオーミックに接続する蓄積
電極19を形成する。
ば2000Åとする多結晶シリコン層46を形成し、この多結
晶シリコン層46にヒ素Asを注入エネルギー、例えば50Ke
V、ドーズ量、例えば1×1015cm-2の条件下にイオン注入
して低抵抗化した後、この多結晶シリコン層46を第２図
Ｈに示すようにパターニングし、コンタクトホール22を
介してn+ドレイン拡散層12にオーミックに接続する蓄積
電極19を形成する。
次に、蓄積電極19の露出面に自然形成される酸化膜を
フッ化水素（HF）溶液でエッチング除去した後、熱酸化
を行い、第２図Ｉに示すように蓄積電極19の露出面に例
えば膜厚を100ÅとするSiO2からなるキャパシタ絶縁膜2
0を形成する。
フッ化水素（HF）溶液でエッチング除去した後、熱酸化
を行い、第２図Ｉに示すように蓄積電極19の露出面に例
えば膜厚を100ÅとするSiO2からなるキャパシタ絶縁膜2
0を形成する。
次に、第２図Ｊに示すように表面全域に例えば膜厚を
2000Åとする多結晶シリコン層47を形成し、この多結晶
シリコン層47にリンＰを熱拡散して低抵抗化した後、こ
の多結晶シリコン層47をパターニングし、第２図Ｋに示
すように、対向電極21を形成する。
2000Åとする多結晶シリコン層47を形成し、この多結晶
シリコン層47にリンＰを熱拡散して低抵抗化した後、こ
の多結晶シリコン層47をパターニングし、第２図Ｋに示
すように、対向電極21を形成する。
次に、同じく第２図Ｋに示すように表面全域にPSG膜1
6を例えば膜厚5000Åに形成した後、コンタクトホール1
8、33、34を形成し、更にビット線17及びその他の配線3
2を形成する。ここに、スタックト・キャパシタ６を設
けてなる従来例のDRAMを得ることができる。
6を例えば膜厚5000Åに形成した後、コンタクトホール1
8、33、34を形成し、更にビット線17及びその他の配線3
2を形成する。ここに、スタックト・キャパシタ６を設
けてなる従来例のDRAMを得ることができる。
かかる第２図従来例のDRAMの製造方法においては、nM
OS FET5をLDD構造とするため、第２図Ｄに示すように、
ゲート電極14の側壁部に側壁SiO2膜41及び42を形成して
いるが、これら側壁SiO2膜41及び42は、ゲート電極14の
側壁部の垂直段差を平坦化し、蓄積電極19の形成を容易
にするという機能も果たしている。
OS FET5をLDD構造とするため、第２図Ｄに示すように、
ゲート電極14の側壁部に側壁SiO2膜41及び42を形成して
いるが、これら側壁SiO2膜41及び42は、ゲート電極14の
側壁部の垂直段差を平坦化し、蓄積電極19の形成を容易
にするという機能も果たしている。
第３図及び第４図は、この点を説明するための断端面
図及び平面図であり、ここで仮に、ゲート電極14の側壁
部に側壁SiO2膜41、42を形成せずに、蓄積電極19を形成
する場合を考える。
図及び平面図であり、ここで仮に、ゲート電極14の側壁
部に側壁SiO2膜41、42を形成せずに、蓄積電極19を形成
する場合を考える。
この場合には、先ず、第３図Ａに示すように、ゲート
電極14及びn-拡散層36、37を覆うSiO2膜48を形成し、こ
のSiO2膜48にコンタクトホール49を形成した後、表面全
域に多結晶シリコン層46を形成し、続いて、この多結晶
シリコン層46をイオン注入により低抵抗化した後、RIE
を行い、多結晶シリコン層46をパターニングして、第３
図Ｂに示すように、蓄積電極19を形成することになる。
電極14及びn-拡散層36、37を覆うSiO2膜48を形成し、こ
のSiO2膜48にコンタクトホール49を形成した後、表面全
域に多結晶シリコン層46を形成し、続いて、この多結晶
シリコン層46をイオン注入により低抵抗化した後、RIE
を行い、多結晶シリコン層46をパターニングして、第３
図Ｂに示すように、蓄積電極19を形成することになる。
しかしながら、この場合、ゲート電極14に沿ったSiO2
膜48の側壁部48A及び48Bはゲート電極14の側壁部の形状
に合わせて垂直に形成されるため、第３図Ｂに示すよう
に、多結晶シリコン層46をRIEによりエッチングし、蓄
積電極19を形成した場合、第３図Ｃ及び第４図に示すよ
うに、SiO2膜48の側壁部48A及び48Bに多結晶シリコン50
及び51が残存してしまい、例えば多結晶シリコン50は、
隣接する蓄積電極19、19間にまたがり、これら蓄積電極
19、19をショートし、また、多結晶シリコン51は、その
後の工程で剥離し、隣接する蓄積電極19、19間にまたが
って付着し、これら蓄積電極19、19間のショート等を招
来してしまう場合があるという問題点があった。
膜48の側壁部48A及び48Bはゲート電極14の側壁部の形状
に合わせて垂直に形成されるため、第３図Ｂに示すよう
に、多結晶シリコン層46をRIEによりエッチングし、蓄
積電極19を形成した場合、第３図Ｃ及び第４図に示すよ
うに、SiO2膜48の側壁部48A及び48Bに多結晶シリコン50
及び51が残存してしまい、例えば多結晶シリコン50は、
隣接する蓄積電極19、19間にまたがり、これら蓄積電極
19、19をショートし、また、多結晶シリコン51は、その
後の工程で剥離し、隣接する蓄積電極19、19間にまたが
って付着し、これら蓄積電極19、19間のショート等を招
来してしまう場合があるという問題点があった。
なお、ゲート電極14の側壁部がオーバハング状に形成
されてしまう場合があるが、この場合には、SiO2膜48の
側壁部48A及び48Bもオーバハング状に形成されてしま
う。このため、多結晶シリコン層46にRIEを施し、蓄積
電極19を形成した場合、側壁部48A及び48Bには、必ず多
結晶シリコンが残存してしまう。このように、ゲート電
極14の側壁部がオーバハング状に形成されてしまった場
合、上述の問題点は顕著に現れる。
されてしまう場合があるが、この場合には、SiO2膜48の
側壁部48A及び48Bもオーバハング状に形成されてしま
う。このため、多結晶シリコン層46にRIEを施し、蓄積
電極19を形成した場合、側壁部48A及び48Bには、必ず多
結晶シリコンが残存してしまう。このように、ゲート電
極14の側壁部がオーバハング状に形成されてしまった場
合、上述の問題点は顕著に現れる。
そこで、第２図従来例においては、第２図Ｄに示すよ
うに、ゲート電極14の側壁部に側壁SiO2膜41、42を形成
し、ゲート電極14の側壁部の垂直段差を平坦化し、蓄積
電極19の形成を容易にしているのである。
うに、ゲート電極14の側壁部に側壁SiO2膜41、42を形成
し、ゲート電極14の側壁部の垂直段差を平坦化し、蓄積
電極19の形成を容易にしているのである。
［発明が解決しようとする課題］ しかしながら、かかる第２図従来例には、以下に述べ
るような問題点があった。
るような問題点があった。
（１）先ず、第２図Ｄに示すように、RIEによる側壁S
iO2膜41、42、43、44の形成時、n-拡散槽37の表面は、
プラズマ雰囲気に曝されてしまい、プラズマによるチャ
ンバの内壁あるいは電極の侵食によってプラズマ雰囲気
中に含有された鉄、銅、ニッケル等の金属によって汚染
され、結晶欠陥が発生してしまうという問題点があっ
た。ここに、n-拡散層37の表面は蓄積電極19が接続され
る部分であるため、かかる結晶欠陥があると、メモリセ
ル３の電荷保持特性（リフレッシュ特性）は低下してし
まう。
iO2膜41、42、43、44の形成時、n-拡散槽37の表面は、
プラズマ雰囲気に曝されてしまい、プラズマによるチャ
ンバの内壁あるいは電極の侵食によってプラズマ雰囲気
中に含有された鉄、銅、ニッケル等の金属によって汚染
され、結晶欠陥が発生してしまうという問題点があっ
た。ここに、n-拡散層37の表面は蓄積電極19が接続され
る部分であるため、かかる結晶欠陥があると、メモリセ
ル３の電荷保持特性（リフレッシュ特性）は低下してし
まう。
そこで、かかる問題点を解消する方法として、第５図
に示す方法が考えられる。
に示す方法が考えられる。
即ち、第２図Ｃに示す工程において表面全域に形成し
たSiO2膜40をRIEによりエッチングする場合、第５図に
示すようにエッチングを途中で終了し、所定厚のSiO2膜
52を形成するとともに、ゲート電極14及び31の側壁部に
それぞれ側壁SiO2膜53、54及び55、56を形成する方法が
考えられる。
たSiO2膜40をRIEによりエッチングする場合、第５図に
示すようにエッチングを途中で終了し、所定厚のSiO2膜
52を形成するとともに、ゲート電極14及び31の側壁部に
それぞれ側壁SiO2膜53、54及び55、56を形成する方法が
考えられる。
このようにすると、n-拡散層37をプラズマ雰囲気に曝
すことなく、ゲート電極14の側壁部に側壁SiO2膜53、54
を形成することができる。したがって、n-拡散層37を金
属汚染から保護するとともに、蓄積電極19の形成を容易
に行うことができる。
すことなく、ゲート電極14の側壁部に側壁SiO2膜53、54
を形成することができる。したがって、n-拡散層37を金
属汚染から保護するとともに、蓄積電極19の形成を容易
に行うことができる。
しかしながら、この方法は、その後、nMOS FET5のn+
ソース拡散層９及びn+ドレイン拡散層12、nMOS FET23の
n+ソース拡散層26及びn+ドレイン拡散層29を形成する場
合に問題を生ずる（第２図Ｅ参照）。
ソース拡散層９及びn+ドレイン拡散層12、nMOS FET23の
n+ソース拡散層26及びn+ドレイン拡散層29を形成する場
合に問題を生ずる（第２図Ｅ参照）。
即ち、この第５図例によれば、これらn+ソース拡散層
９、n+ドレイン拡散層12、n+ソース拡散層26及びn+ドレ
イン拡散層29を形成する場合、ｐ型シリコン基板１に対
するヒ素Asのイオン注入をSiO2膜52を貫通する程度に高
加速して行う必要がある。しかしながら、RIEにおいて
は、SiO2膜52の膜厚の高精度の制御は難しく、ヒ素Asの
注入エネルギーはSiO2膜52の膜厚の分布を考慮した大き
さとしなければならない。そこで、このようにして、ヒ
素Asをイオン注入すると、ヒ素Asイオンはゲート電極1
4、31を貫通し、チャネル領域に注入してしまい、nMOS
FET5、23の特性に影響を与えてしまうという問題を生ず
る。
９、n+ドレイン拡散層12、n+ソース拡散層26及びn+ドレ
イン拡散層29を形成する場合、ｐ型シリコン基板１に対
するヒ素Asのイオン注入をSiO2膜52を貫通する程度に高
加速して行う必要がある。しかしながら、RIEにおいて
は、SiO2膜52の膜厚の高精度の制御は難しく、ヒ素Asの
注入エネルギーはSiO2膜52の膜厚の分布を考慮した大き
さとしなければならない。そこで、このようにして、ヒ
素Asをイオン注入すると、ヒ素Asイオンはゲート電極1
4、31を貫通し、チャネル領域に注入してしまい、nMOS
FET5、23の特性に影響を与えてしまうという問題を生ず
る。
また、高加速、高ドーズのイオン注入はスループット
が悪いという問題点もある。
が悪いという問題点もある。
（２）また、第２図従来例においては、nMOS FET5にn
+ドレイン拡散層12を設けているが、このn+ドレイン拡
散層12を形成する場合には、ｐ型シリコン基板１に対し
てヒ素Asを高濃度にイオン注入する必要がある。この場
合、イオン注入領域は非晶質化してしまうので、その
後、熱処理を行い、再結晶化を図らなければならない。
しかしながら、このようにすると、n+ドレイン拡散層12
に転位ループが発生し、これがメモリセル３の電荷保持
特性を低下させてしまうという問題点があった。
+ドレイン拡散層12を設けているが、このn+ドレイン拡
散層12を形成する場合には、ｐ型シリコン基板１に対し
てヒ素Asを高濃度にイオン注入する必要がある。この場
合、イオン注入領域は非晶質化してしまうので、その
後、熱処理を行い、再結晶化を図らなければならない。
しかしながら、このようにすると、n+ドレイン拡散層12
に転位ループが発生し、これがメモリセル３の電荷保持
特性を低下させてしまうという問題点があった。
また、第２図従来例では、第２図Ｄに示すように、側
壁SiO2膜42の先端は、直接、ｐ型シリコン基板１に接し
ており、側壁SiO2膜42の先端のｐ型シリコン基板１の表
面に対する角度も緩やかにすることができないので、ス
トレスがこの部分に集中し、n+ドレイン拡散層12の形成
時（再結晶時）、この部分を中心にn-ドレイン拡散層11
あるいはn+ドレイン拡散層12に刃状転位が発生し、これ
がメモリセル３の電荷保持特性を低下させてしまうとい
う問題点もあった。
壁SiO2膜42の先端は、直接、ｐ型シリコン基板１に接し
ており、側壁SiO2膜42の先端のｐ型シリコン基板１の表
面に対する角度も緩やかにすることができないので、ス
トレスがこの部分に集中し、n+ドレイン拡散層12の形成
時（再結晶時）、この部分を中心にn-ドレイン拡散層11
あるいはn+ドレイン拡散層12に刃状転位が発生し、これ
がメモリセル３の電荷保持特性を低下させてしまうとい
う問題点もあった。
なお、転位ループや刃状転位はソース拡散層７におい
ても発生するが、ソース拡散層７は電荷を通過させる部
分であるから、ソース拡散層７における転位ループや刃
状転位はメモリセル３の電荷保持特性に影響を与えるこ
とは少ない。
ても発生するが、ソース拡散層７は電荷を通過させる部
分であるから、ソース拡散層７における転位ループや刃
状転位はメモリセル３の電荷保持特性に影響を与えるこ
とは少ない。
ところで、メモリセルを構成するトランジスタは電荷
の入出力を制御するだけであるから、そのソース拡散層
及びドレイン拡散層の抵抗値を大きくしても、動作特性
上、さほど問題とはならない。したがって、メモリセル
を構成するトランジスタについては、n-ソース拡散層及
びn-ドレイン拡散層を設ければ足り、このようにするこ
とによりドレイン拡散層における転位ループや刃状転位
の発生を回避することができる。
の入出力を制御するだけであるから、そのソース拡散層
及びドレイン拡散層の抵抗値を大きくしても、動作特性
上、さほど問題とはならない。したがって、メモリセル
を構成するトランジスタについては、n-ソース拡散層及
びn-ドレイン拡散層を設ければ足り、このようにするこ
とによりドレイン拡散層における転位ループや刃状転位
の発生を回避することができる。
他方、周辺回路を構成するトランジスタは電流駆動能
力を確保しなければならない。このため、そのソース拡
散層及びドレイン拡散層の抵抗値を小さくしなければな
らない。したがって、周辺回路を構成するトランジスタ
については、n+ソース拡散層及びn+ドレイン拡散層を設
ける必要がある。
力を確保しなければならない。このため、そのソース拡
散層及びドレイン拡散層の抵抗値を小さくしなければな
らない。したがって、周辺回路を構成するトランジスタ
については、n+ソース拡散層及びn+ドレイン拡散層を設
ける必要がある。
そこで、かかるDRAMにおいては、メモリセルを構成す
るトランジスタについては、そのソース拡散層及びドレ
イン拡散層をそれぞれn-ソース拡散層及びn-ドレイン拡
散層のみで構成し、周辺回路を構成するトランジスタに
ついては、そのソース拡散層をn-ソース拡散層及びn+ソ
ース拡散層で構成し、そのドレイン拡散層をn-ドレイン
拡散層及びn+ドレイン拡散層で構成することが要請され
る。
るトランジスタについては、そのソース拡散層及びドレ
イン拡散層をそれぞれn-ソース拡散層及びn-ドレイン拡
散層のみで構成し、周辺回路を構成するトランジスタに
ついては、そのソース拡散層をn-ソース拡散層及びn+ソ
ース拡散層で構成し、そのドレイン拡散層をn-ドレイン
拡散層及びn+ドレイン拡散層で構成することが要請され
る。
この要請に応える方法として第６図に示す方法が考え
られる。
られる。
即ち、先ず、第２図Ａ〜Ｃ及び第５図に示す工程を経
て、第５図に示すようにSiO2膜52を形成した後、第６図
Ａに示すように、SiO2膜52のうち、周辺回路部のSiO2膜
52AをRIEによってエッチング除去し、メモリセル部のSi
O2膜52Bのみを残す。この場合、ゲート電極31の側壁部
には側壁SiO2膜57、58が形成される。なお、この例で
は、n-拡散層36及び37をそれぞれn-ソース拡散層及びn-
ドレイン拡散層としてなるnMOS FET60がメモリセル３を
構成するトランジスタとされる。
て、第５図に示すようにSiO2膜52を形成した後、第６図
Ａに示すように、SiO2膜52のうち、周辺回路部のSiO2膜
52AをRIEによってエッチング除去し、メモリセル部のSi
O2膜52Bのみを残す。この場合、ゲート電極31の側壁部
には側壁SiO2膜57、58が形成される。なお、この例で
は、n-拡散層36及び37をそれぞれn-ソース拡散層及びn-
ドレイン拡散層としてなるnMOS FET60がメモリセル３を
構成するトランジスタとされる。
次に、熱酸化を行い、第６図Ｂに示すように、ｐ型シ
リコン基板１の露出面及びゲート電極31の露出面に例え
ば膜厚を150ÅとするSiO2膜59を形成した後、SiO2膜52
B、フィールド酸化膜２、ゲート電極31及び側壁SiO2膜5
7、58をマスクとしてｐ型シリコン基板１に対して、ヒ
素Asを注入エネルギー、例えば50KeV、ドーズ量、例え
ば4×1015cm-2の条件下にイオン注入し、n+ソース拡散
層26及びn+ドレイン拡散層29を形成する。なお、SiO2膜
52Bの代わりにレジストをマスクとしても良い。
リコン基板１の露出面及びゲート電極31の露出面に例え
ば膜厚を150ÅとするSiO2膜59を形成した後、SiO2膜52
B、フィールド酸化膜２、ゲート電極31及び側壁SiO2膜5
7、58をマスクとしてｐ型シリコン基板１に対して、ヒ
素Asを注入エネルギー、例えば50KeV、ドーズ量、例え
ば4×1015cm-2の条件下にイオン注入し、n+ソース拡散
層26及びn+ドレイン拡散層29を形成する。なお、SiO2膜
52Bの代わりにレジストをマスクとしても良い。
ここに、n-ソース拡散層25及びn+ソース拡散層26から
なるソース拡散層24と、n-ドレイン拡散層28及びn+ドレ
イン拡散層29からなるドレイン拡散層27を有してなるnM
OS FET23が形成される。
なるソース拡散層24と、n-ドレイン拡散層28及びn+ドレ
イン拡散層29からなるドレイン拡散層27を有してなるnM
OS FET23が形成される。
なお、この方法では、次に、第６図Ｃに示すように、
SiO2膜52Bのn-ドレイン拡散層37上にコンタクトホール6
1を形成した後、表面全域に膜厚を例えば2000Åとする
多結晶シリコン層46を形成し、続いて、この多結晶シリ
コン層46をヒ素Asのイオン注入によって低抵抗化した
後、RIEにより第６図Ｄに示すようにパターニングして
蓄積電極19を形成することになる。
SiO2膜52Bのn-ドレイン拡散層37上にコンタクトホール6
1を形成した後、表面全域に膜厚を例えば2000Åとする
多結晶シリコン層46を形成し、続いて、この多結晶シリ
コン層46をヒ素Asのイオン注入によって低抵抗化した
後、RIEにより第６図Ｄに示すようにパターニングして
蓄積電極19を形成することになる。
しかしながら、この方法においては、第７図に示すよ
うに、SiO2膜52Bの端部の側壁部62は垂直に形成される
ため、RIEにより多結晶シリコン層46をエッチングし
て、蓄積電極19を形成した場合、SiO2膜52Bの側壁部62
に多結晶シリコン63が残存してしまい、これが次の工程
であるHF溶液による蓄積電極19の露出面の自然酸化膜除
去工程で剥離し、その後、完全に廃棄されないで、隣接
する蓄積電極19、19間に付着し、これらをショートして
しまう場合があるという問題点があった。
うに、SiO2膜52Bの端部の側壁部62は垂直に形成される
ため、RIEにより多結晶シリコン層46をエッチングし
て、蓄積電極19を形成した場合、SiO2膜52Bの側壁部62
に多結晶シリコン63が残存してしまい、これが次の工程
であるHF溶液による蓄積電極19の露出面の自然酸化膜除
去工程で剥離し、その後、完全に廃棄されないで、隣接
する蓄積電極19、19間に付着し、これらをショートして
しまう場合があるという問題点があった。
本発明は、かかる点に鑑み、上述のスタックト・キャ
パシタを設けてなるDRAMのように、第１のトランジスタ
及び第２のトランジスタを有し、第１のトランジスタ
は、その不純物拡散層をエッチング雰囲気に曝さないこ
とによる結晶欠陥発生の抑制化が強く要請され、また、
第１のトランジスタ上には絶縁膜を介して導電層を形成
することが要求され、更に、第２のトランジスタには電
流駆動能力が要求されるような半導体装置において、第
１のトランジスタの不純物拡散層をエッチング雰囲気に
曝さないことによる結晶欠陥発生の抑制化と、前記導電
層の下層の平坦化による前記導電層形成の容易化と、第
２のトランジスタのソース拡散層及びドレイン拡散層の
低抵抗化による電流駆動能力の確保とを、同時に図るこ
とを目的とする。
パシタを設けてなるDRAMのように、第１のトランジスタ
及び第２のトランジスタを有し、第１のトランジスタ
は、その不純物拡散層をエッチング雰囲気に曝さないこ
とによる結晶欠陥発生の抑制化が強く要請され、また、
第１のトランジスタ上には絶縁膜を介して導電層を形成
することが要求され、更に、第２のトランジスタには電
流駆動能力が要求されるような半導体装置において、第
１のトランジスタの不純物拡散層をエッチング雰囲気に
曝さないことによる結晶欠陥発生の抑制化と、前記導電
層の下層の平坦化による前記導電層形成の容易化と、第
２のトランジスタのソース拡散層及びドレイン拡散層の
低抵抗化による電流駆動能力の確保とを、同時に図るこ
とを目的とする。
［課題を解決するための手段］ 上記の目的は、半導体基板上に形成された第１のトラ
ンジスタ及び第２のトランジスタと、前記第１のトラン
ジスタの表面を覆い、且つ、前記第２のトランジスタの
表面を覆わないように被着形成された第１の絶縁膜と、
前記第１の絶縁膜の側壁部と前記第２のトランジスタの
ゲート電極の側壁部とに形成された第２の絶縁膜からな
る側壁状絶縁膜とを設けて構成される半導体装置を使用
することで達成することができる。
ンジスタ及び第２のトランジスタと、前記第１のトラン
ジスタの表面を覆い、且つ、前記第２のトランジスタの
表面を覆わないように被着形成された第１の絶縁膜と、
前記第１の絶縁膜の側壁部と前記第２のトランジスタの
ゲート電極の側壁部とに形成された第２の絶縁膜からな
る側壁状絶縁膜とを設けて構成される半導体装置を使用
することで達成することができる。
ここに、本発明の半導体装置は、半導体基板上に、第
１のトランジスタのゲート電極及び第２のトランジスタ
のゲート電極を形成する工程と、前記第１のトランジス
タのソース拡散層及びドレイン拡散層並びに前記第２の
トランジスタのソース拡散層及びドレイン拡散層を構成
する不純物拡散領域を形成する工程と、前記第１のトラ
ンジスタの形成領域の表面を覆い、且つ、前記第２のト
ランジスタの形成領域の表面を覆わないように第１の絶
縁膜を被着形成する工程と、前記第１の絶縁膜と前記第
２のトランジスタの形成領域の表面を覆うように第２の
絶縁膜を被着形成する工程と、前記第２の絶縁膜に異方
性エッチングを施して前記第１の絶縁膜の側壁部と前記
第２のトランジスタのゲート電極の側壁部とに側壁状絶
縁膜を形成する工程とを実行することにより製造するこ
とができる。
１のトランジスタのゲート電極及び第２のトランジスタ
のゲート電極を形成する工程と、前記第１のトランジス
タのソース拡散層及びドレイン拡散層並びに前記第２の
トランジスタのソース拡散層及びドレイン拡散層を構成
する不純物拡散領域を形成する工程と、前記第１のトラ
ンジスタの形成領域の表面を覆い、且つ、前記第２のト
ランジスタの形成領域の表面を覆わないように第１の絶
縁膜を被着形成する工程と、前記第１の絶縁膜と前記第
２のトランジスタの形成領域の表面を覆うように第２の
絶縁膜を被着形成する工程と、前記第２の絶縁膜に異方
性エッチングを施して前記第１の絶縁膜の側壁部と前記
第２のトランジスタのゲート電極の側壁部とに側壁状絶
縁膜を形成する工程とを実行することにより製造するこ
とができる。
また、本発明の半導体装置は、一導電型の半導体基板
上に、第１のトランジスタのゲート電極及び第２のトラ
ンジスタのゲート電極を形成する工程と、前記第１及び
第２のトランジスタのゲート電極をマスクとして前記半
導体基板に反対導電型の第１の不純物を第１の濃度にイ
オン注入して前記第１のトランジスタのソース拡散層及
びドレイン拡散層を形成するとともに、前記第２のトラ
ンジスタのソース拡散層及びドレイン拡散層を構成する
低濃度不純物拡散層を形成する工程と、前記第１のトラ
ンジスタの形成領域の表面を覆い、且つ、前記第２のト
ランジスタの形成領域の表面を覆わないように第１の絶
縁膜を被着形成する工程と、前記第１の絶縁膜と前記第
２のトランジスタの形成領域の表面を覆うように第２の
絶縁膜を被着形成する工程と、前記第２の絶縁膜に異方
性エッチングを施して前記層間絶縁膜の側壁部と前記第
２のトランジスタのゲート電極の側壁部に側壁状絶縁膜
を形成する工程と、少なくとも前記第２のトランジスタ
のゲート電極と該ゲート電極の側壁部の側壁状絶縁膜と
をマスクとして前記第２のトランジスタの形成領域の半
導体基板に該半導体基板とは反対導電型の第２の不純物
を前記第１の濃度に比して大なる第２の濃度にイオン注
入して前記第２のトランジスタのソース拡散層及びドレ
イン拡散層を構成する高濃度不純物拡散層を形成する工
程とを実行することによって製造することができる。
上に、第１のトランジスタのゲート電極及び第２のトラ
ンジスタのゲート電極を形成する工程と、前記第１及び
第２のトランジスタのゲート電極をマスクとして前記半
導体基板に反対導電型の第１の不純物を第１の濃度にイ
オン注入して前記第１のトランジスタのソース拡散層及
びドレイン拡散層を形成するとともに、前記第２のトラ
ンジスタのソース拡散層及びドレイン拡散層を構成する
低濃度不純物拡散層を形成する工程と、前記第１のトラ
ンジスタの形成領域の表面を覆い、且つ、前記第２のト
ランジスタの形成領域の表面を覆わないように第１の絶
縁膜を被着形成する工程と、前記第１の絶縁膜と前記第
２のトランジスタの形成領域の表面を覆うように第２の
絶縁膜を被着形成する工程と、前記第２の絶縁膜に異方
性エッチングを施して前記層間絶縁膜の側壁部と前記第
２のトランジスタのゲート電極の側壁部に側壁状絶縁膜
を形成する工程と、少なくとも前記第２のトランジスタ
のゲート電極と該ゲート電極の側壁部の側壁状絶縁膜と
をマスクとして前記第２のトランジスタの形成領域の半
導体基板に該半導体基板とは反対導電型の第２の不純物
を前記第１の濃度に比して大なる第２の濃度にイオン注
入して前記第２のトランジスタのソース拡散層及びドレ
イン拡散層を構成する高濃度不純物拡散層を形成する工
程とを実行することによって製造することができる。
［作用］ 本発明においては、第１のトランジスタ上には第１の
絶縁膜が形成されるので、第２の絶縁膜に異方性エッチ
ングを施す場合、第１のトランジスタの不純物拡散層は
エッチング雰囲気に曝されない。したがって、第１のト
ランジスタの不純物拡散層をエッチング雰囲気に曝さな
いことによる結晶欠陥発生の抑制化を図ることができ
る。
絶縁膜が形成されるので、第２の絶縁膜に異方性エッチ
ングを施す場合、第１のトランジスタの不純物拡散層は
エッチング雰囲気に曝されない。したがって、第１のト
ランジスタの不純物拡散層をエッチング雰囲気に曝さな
いことによる結晶欠陥発生の抑制化を図ることができ
る。
また、第１の絶縁膜の側壁部に側壁状絶縁膜が形成さ
れるので、第１のトランジスタのゲート電極の垂直段差
及び第１の絶縁膜の垂直段差は緩和される。この結果、
第１のトランジスタの上方に導電層を形成する場合、そ
の残渣が残らないように、導電層を形成することができ
る。即ち、導電層の形成の容易化を図ることができる。
れるので、第１のトランジスタのゲート電極の垂直段差
及び第１の絶縁膜の垂直段差は緩和される。この結果、
第１のトランジスタの上方に導電層を形成する場合、そ
の残渣が残らないように、導電層を形成することができ
る。即ち、導電層の形成の容易化を図ることができる。
また、第１の絶縁膜は第２のトランジスタ上には形成
されていないので、第１の絶縁膜を形成した後、あるい
は、第２の絶縁膜をエッチングした後、不純物の高濃度
イオン注入によって、第２のトランジスタに高濃度ソー
ス拡散層及びドレイン拡散層を形成することができる。
したがって、第２のトランジスタについては、そのソー
ス拡散層及びドレイン拡散層の低抵抗化による電流駆動
能力の確保を図ることができる。
されていないので、第１の絶縁膜を形成した後、あるい
は、第２の絶縁膜をエッチングした後、不純物の高濃度
イオン注入によって、第２のトランジスタに高濃度ソー
ス拡散層及びドレイン拡散層を形成することができる。
したがって、第２のトランジスタについては、そのソー
ス拡散層及びドレイン拡散層の低抵抗化による電流駆動
能力の確保を図ることができる。
［実施例］ 以下、第１図を参照して、本発明の一実施例につき説
明する。
明する。
第１図は本発明を適用したDRAMの製造方法の一例を示
す断端面図であり、この第１図において、第２図〜第７
図に対応する部分には同一符号を付している。
す断端面図であり、この第１図において、第２図〜第７
図に対応する部分には同一符号を付している。
本実施例においては、先ず、第１図Ａ及びＢに示すよ
うに、第２図Ａ及びＢに示すと同様の工程を実行する。
うに、第２図Ａ及びＢに示すと同様の工程を実行する。
即ち、先ず、第１図Ａに示すように、ｐ型シリコン基
板１を用意した後、このｐ型シリコン基板１の表面を選
択酸化し、例えば膜厚を5000Åとするフィールド酸化膜
２を形成する。続いて、素子形成領域に例えば膜厚を15
0ÅとするSiO2膜13及び30を熱酸化により形成した後、
表面全域に例えば膜厚を2000Åとする多結晶シリコン層
35をCVDにより形成する。
板１を用意した後、このｐ型シリコン基板１の表面を選
択酸化し、例えば膜厚を5000Åとするフィールド酸化膜
２を形成する。続いて、素子形成領域に例えば膜厚を15
0ÅとするSiO2膜13及び30を熱酸化により形成した後、
表面全域に例えば膜厚を2000Åとする多結晶シリコン層
35をCVDにより形成する。
次に、第１図Ｂに示すように、多結晶シリコン層35を
パターニングし、ゲート電極14、31を形成した後、これ
らゲート電極14及び31をマスクとしてｐ型シリコン基板
１に対してリンＰを注入エネルギー、例えば50KeV、ド
ーズ量、例えば1×1013cm-2の条件下にイオン注入し
て、n-拡散層36、37、38、39を形成する。
パターニングし、ゲート電極14、31を形成した後、これ
らゲート電極14及び31をマスクとしてｐ型シリコン基板
１に対してリンＰを注入エネルギー、例えば50KeV、ド
ーズ量、例えば1×1013cm-2の条件下にイオン注入し
て、n-拡散層36、37、38、39を形成する。
ここに、本実施例においては、n-拡散層36及び37をそ
れぞれn-ソース拡散層及びn-ドレイン拡散層としてなる
メモリセル３を構成するnMOS FET60が形成される。
れぞれn-ソース拡散層及びn-ドレイン拡散層としてなる
メモリセル３を構成するnMOS FET60が形成される。
次に、第１図Ｃに示すように、表面全域に例えば膜厚
を1000ÅとするSiO2膜64をCVDにより形成した後、第１
図Ｄに示すように、SiO2膜64のうち、周辺回路部のSiO2
膜64AをRIEによりエッチング除去し、メモリセル部のSi
O2膜64Bのみを残す。このエッチングは周辺回路部のシ
リコン基板表面が露出した時のプラズマ発光スペクトル
強度の変化を検出することで終点を検出する。なお、こ
の場合、ゲート電極31の側壁部には側壁SiO2膜65、66が
形成される。
を1000ÅとするSiO2膜64をCVDにより形成した後、第１
図Ｄに示すように、SiO2膜64のうち、周辺回路部のSiO2
膜64AをRIEによりエッチング除去し、メモリセル部のSi
O2膜64Bのみを残す。このエッチングは周辺回路部のシ
リコン基板表面が露出した時のプラズマ発光スペクトル
強度の変化を検出することで終点を検出する。なお、こ
の場合、ゲート電極31の側壁部には側壁SiO2膜65、66が
形成される。
次に、第１図Ｅに示すように、表面全域に例えば膜厚
を2000ÅとするSiO2膜67をCVDによって形成した後、こ
のSiO2膜67に対してRIEを施して、第１図Ｆに示すよう
に、n-拡散層38及び39を部分的に露出させる。このエッ
チングも前記終点検出法を用いるため、メモリセル部の
シリコン基板表面がプラズマに曝されることはない。な
お、このとき、SiO2膜64Bのゲート電極14に沿った側壁
部及び端部の側壁部にそれぞれ側壁SiO2膜68、69及び70
が形成されるとともに、側壁SiO2膜65及び66の側壁部に
それぞれ側壁SiO2膜71及び72が形成され、側壁SiO2膜65
及び71が一体化した側壁SiO2膜73と、側壁SiO2膜66及び
72が一体化した側壁SiO2膜74が形成される。
を2000ÅとするSiO2膜67をCVDによって形成した後、こ
のSiO2膜67に対してRIEを施して、第１図Ｆに示すよう
に、n-拡散層38及び39を部分的に露出させる。このエッ
チングも前記終点検出法を用いるため、メモリセル部の
シリコン基板表面がプラズマに曝されることはない。な
お、このとき、SiO2膜64Bのゲート電極14に沿った側壁
部及び端部の側壁部にそれぞれ側壁SiO2膜68、69及び70
が形成されるとともに、側壁SiO2膜65及び66の側壁部に
それぞれ側壁SiO2膜71及び72が形成され、側壁SiO2膜65
及び71が一体化した側壁SiO2膜73と、側壁SiO2膜66及び
72が一体化した側壁SiO2膜74が形成される。
次に、熱酸化を行い、第１図Ｇに示すように、ｐ型シ
リコン基板１及びゲート電極31の露出面に例えば膜厚を
150ÅとするSiO2膜75を形成した後、SiO2膜64B、フィー
ルド酸化膜２、ゲート電極31、側壁SiO2膜73及び74をマ
スクとしてｐ型シリコン基板１に対してヒ素Asを注入エ
ネルギー、例えば50KeV、ドーズ量、例えば4×1015cm-2
の条件下にイオン注入し、n-ソース拡散層25及びn+ソー
ス拡散層26からなるソース拡散層24と、n-ドレイン拡散
層28及びn+ドレイン拡散層29からなるドレイン拡散層27
を形成する。なお、メモリセル部はレジストをマクスと
して使用しても良い。また、n+イオン注入は第１図Ｄに
示す工程の後に、酸化を行い、その後、行うようにして
も良い。
リコン基板１及びゲート電極31の露出面に例えば膜厚を
150ÅとするSiO2膜75を形成した後、SiO2膜64B、フィー
ルド酸化膜２、ゲート電極31、側壁SiO2膜73及び74をマ
スクとしてｐ型シリコン基板１に対してヒ素Asを注入エ
ネルギー、例えば50KeV、ドーズ量、例えば4×1015cm-2
の条件下にイオン注入し、n-ソース拡散層25及びn+ソー
ス拡散層26からなるソース拡散層24と、n-ドレイン拡散
層28及びn+ドレイン拡散層29からなるドレイン拡散層27
を形成する。なお、メモリセル部はレジストをマクスと
して使用しても良い。また、n+イオン注入は第１図Ｄに
示す工程の後に、酸化を行い、その後、行うようにして
も良い。
ここに、ソース拡散層24と、ドレイン拡散層27とを有
してなるnMOS FET23が形成される。
してなるnMOS FET23が形成される。
次に、第１図Ｈに示すように、例えば、膜厚を1000Å
とするSiO2膜76をCVD法によって形成した後、このSiO2
膜76及びSiO2膜64Bのn-ソース拡散層37上にコンタクト
ホール77を形成した後、表面全域に例えば膜厚を2000Å
とする多結晶シリコン層46を形成し、この多結晶シリコ
ン層46にヒ素Asを注入エネルギー、例えば50KeV、ドー
ズ量、例えば1×1015cm-2の条件下にイオン注入して低
抵抗化する。
とするSiO2膜76をCVD法によって形成した後、このSiO2
膜76及びSiO2膜64Bのn-ソース拡散層37上にコンタクト
ホール77を形成した後、表面全域に例えば膜厚を2000Å
とする多結晶シリコン層46を形成し、この多結晶シリコ
ン層46にヒ素Asを注入エネルギー、例えば50KeV、ドー
ズ量、例えば1×1015cm-2の条件下にイオン注入して低
抵抗化する。
次に、第１図Ｉに示すように、多結晶シリコン層46の
パターニングを行い、コンタクトホール77を介してn+ド
レイン拡散層11にオーミックに接続する蓄積電極19を形
成した後、蓄積電極19の露出面に形成される自然酸化膜
をHF溶液でエッチング除去する。
パターニングを行い、コンタクトホール77を介してn+ド
レイン拡散層11にオーミックに接続する蓄積電極19を形
成した後、蓄積電極19の露出面に形成される自然酸化膜
をHF溶液でエッチング除去する。
次に、熱酸化を行い、第１図Ｊに示すように、蓄積電
極19の露出面に例えば膜厚を100ÅとするSiO2膜からな
るキャパシタ絶縁膜20を形成した後、表面全域に例えば
膜厚を2000Åとする多結晶シリコン層47を形成し、この
多結晶シリコン層47にリンＰを熱拡散して低抵抗化す
る。
極19の露出面に例えば膜厚を100ÅとするSiO2膜からな
るキャパシタ絶縁膜20を形成した後、表面全域に例えば
膜厚を2000Åとする多結晶シリコン層47を形成し、この
多結晶シリコン層47にリンＰを熱拡散して低抵抗化す
る。
次に、この多結晶シリコン層47をパターニングし、第
１図Ｋに示すように、対向電極21を形成した後、表面全
域にPSG膜16を例えば膜厚5000Åに形成する。
１図Ｋに示すように、対向電極21を形成した後、表面全
域にPSG膜16を例えば膜厚5000Åに形成する。
次に、同じく第１図Ｋに示すように、コンタクトホー
ル18、33、34を形成した後、ビット線17、その他の配線
32を形成する。ここに、スタックト・キャパシタ６を設
けてなる本実施例のDRAMを得ることができる。
ル18、33、34を形成した後、ビット線17、その他の配線
32を形成する。ここに、スタックト・キャパシタ６を設
けてなる本実施例のDRAMを得ることができる。
かかる本実施例においては、第１図Ｆに示すように、
蓄積電極19の下層側に設けられるSiO2膜64Bの側壁部に
側壁SiO2膜68、69、70を形成し、側壁部の垂直段差を平
坦化しているので、その後、第１図Ｈ及びＩに示すよう
に、多結晶シリコン層46のエッチングによる蓄積電極19
の形成工程において、SiO2膜64Bの側壁部に多結晶シリ
コンが残存するということが回避される。この結果、か
かる多結晶シリコンによる隣接する蓄積電極19、19間の
ショートを回避することができる。したがって、蓄積電
極19の形成の容易化を図ることができる。
蓄積電極19の下層側に設けられるSiO2膜64Bの側壁部に
側壁SiO2膜68、69、70を形成し、側壁部の垂直段差を平
坦化しているので、その後、第１図Ｈ及びＩに示すよう
に、多結晶シリコン層46のエッチングによる蓄積電極19
の形成工程において、SiO2膜64Bの側壁部に多結晶シリ
コンが残存するということが回避される。この結果、か
かる多結晶シリコンによる隣接する蓄積電極19、19間の
ショートを回避することができる。したがって、蓄積電
極19の形成の容易化を図ることができる。
また、本実施例においては、第１図Ｄに示すように、
蓄積電極19が接続されるn-ドレイン拡散層37の表面はSi
O2膜64Bで覆われてしまうので、第１図Ｅ及びＦに示す
ように、SiO2膜67のエッチング時、プラズマ雰囲気に曝
されない。このため、n-ドレイン拡散層37の表面は金属
汚染から保護される。また、第１図Ｆに示すように、n-
ドレイン拡散層37上の側壁SiO2膜69は、SiO2膜64Bを介
して形成されているので、側壁SiO2膜69Bの先端部によ
るｐ型シリコン基板１に対するストレスは緩和されると
ともに、nMOS FET60のドレイン拡散層をn-ドレイン拡散
層37のみによって構成し、n+ドレイン拡散層を形成する
ための不純物のイオン注入を行っていないので、不純物
を高濃度イオン注入した後の再結晶化過程で発生する転
位ループや刃状転位などの結晶欠陥の発生を防ぐことが
できる。したがって、メモリセル３の電荷保持特性の向
上化を図ることができる。
蓄積電極19が接続されるn-ドレイン拡散層37の表面はSi
O2膜64Bで覆われてしまうので、第１図Ｅ及びＦに示す
ように、SiO2膜67のエッチング時、プラズマ雰囲気に曝
されない。このため、n-ドレイン拡散層37の表面は金属
汚染から保護される。また、第１図Ｆに示すように、n-
ドレイン拡散層37上の側壁SiO2膜69は、SiO2膜64Bを介
して形成されているので、側壁SiO2膜69Bの先端部によ
るｐ型シリコン基板１に対するストレスは緩和されると
ともに、nMOS FET60のドレイン拡散層をn-ドレイン拡散
層37のみによって構成し、n+ドレイン拡散層を形成する
ための不純物のイオン注入を行っていないので、不純物
を高濃度イオン注入した後の再結晶化過程で発生する転
位ループや刃状転位などの結晶欠陥の発生を防ぐことが
できる。したがって、メモリセル３の電荷保持特性の向
上化を図ることができる。
また、本実施例においては、周辺回路を構成するnMOS
FET23はLDD構造とし、n+ソース拡散層26及びn+ドレイ
ン拡散層29を設けているので、ソース拡散層24及びドレ
イン拡散層27の抵抗値を小さくすることができる。した
がって、周辺回路４のトランジスタとしての電流駆動能
力を確保することができる。
FET23はLDD構造とし、n+ソース拡散層26及びn+ドレイ
ン拡散層29を設けているので、ソース拡散層24及びドレ
イン拡散層27の抵抗値を小さくすることができる。した
がって、周辺回路４のトランジスタとしての電流駆動能
力を確保することができる。
このように、本実施例によれば、蓄積電極19の下層に
形成するSiO2膜64Bの垂直段差の平坦化による蓄積電極1
9の形成の容易化と、蓄積電極19が接続されるnMOS FET6
0のn-ドレイン拡散層37における結晶欠陥発生の抑制化
によるメモリセル３の電荷保持特性の向上化と、周辺回
路４を構成するnMOS FET23のソース拡散層24及びドレイ
ン拡散層27の低抵抗化によるnMOS FET23の電流駆動能力
の確保とを同時に図ることができる。
形成するSiO2膜64Bの垂直段差の平坦化による蓄積電極1
9の形成の容易化と、蓄積電極19が接続されるnMOS FET6
0のn-ドレイン拡散層37における結晶欠陥発生の抑制化
によるメモリセル３の電荷保持特性の向上化と、周辺回
路４を構成するnMOS FET23のソース拡散層24及びドレイ
ン拡散層27の低抵抗化によるnMOS FET23の電流駆動能力
の確保とを同時に図ることができる。
なお、上述の実施例においては、メモリセルを構成す
るトランジスタを第１のトランジスタとし、周辺回路を
構成するトランジスタを第２のトランジスタとする場合
につき述べたが、センスアンプを構成するトランジスタ
を第１のトランジスタとする場合にも適用できるもので
ある。
るトランジスタを第１のトランジスタとし、周辺回路を
構成するトランジスタを第２のトランジスタとする場合
につき述べたが、センスアンプを構成するトランジスタ
を第１のトランジスタとする場合にも適用できるもので
ある。
また、上述の実施例においては、スタックト・キャパ
シタを設けてなるDRAMについて説明したが、本発明は、
その他、スタティックRAM等にも適用できるものであ
る。
シタを設けてなるDRAMについて説明したが、本発明は、
その他、スタティックRAM等にも適用できるものであ
る。
［発明の効果］ 本発明によれば、第１のトランジスタ及び第２のトラ
ンジスタを有し、第１のトランジスタは、その不純物拡
散層をエッチング雰囲気に曝さないことによる結晶欠陥
発生の抑制化が強く要請され、また、第１のトランジス
タ上には絶縁膜を介して導電層を形成することが要求さ
れ、更に、第２のトランジスタには電流駆動能力が要求
される半導体装置において、第１のトランジスタの不純
物拡散層をエッチング雰囲気に曝さないことによる結晶
欠陥発生の抑制化と、前記導電層下層の平坦化による前
記導電層形成の容易化と、第２のトランジスタのソース
拡散層及びドレイン拡散層の低抵抗化による電流駆動能
力の確保とを、同時に図ることができる。
ンジスタを有し、第１のトランジスタは、その不純物拡
散層をエッチング雰囲気に曝さないことによる結晶欠陥
発生の抑制化が強く要請され、また、第１のトランジス
タ上には絶縁膜を介して導電層を形成することが要求さ
れ、更に、第２のトランジスタには電流駆動能力が要求
される半導体装置において、第１のトランジスタの不純
物拡散層をエッチング雰囲気に曝さないことによる結晶
欠陥発生の抑制化と、前記導電層下層の平坦化による前
記導電層形成の容易化と、第２のトランジスタのソース
拡散層及びドレイン拡散層の低抵抗化による電流駆動能
力の確保とを、同時に図ることができる。
例えば、本発明をスタックト・キャパシタを設けてな
るDRAMに適用する場合には、蓄積電極が接続されるトラ
ンジスタの不純物拡散層における結晶欠陥発生の抑制化
によるメモリセルの電荷保持特性の向上化と、蓄積電極
の下層に形成する層間絶縁膜の垂直段差の平坦化による
蓄積電極の形成の容易化と、周辺回路を構成するトラン
ジスタのソース拡散層及びドレイン拡散層の低抵抗化に
よる電流駆動能力の確保とを同時に図ることができる。
るDRAMに適用する場合には、蓄積電極が接続されるトラ
ンジスタの不純物拡散層における結晶欠陥発生の抑制化
によるメモリセルの電荷保持特性の向上化と、蓄積電極
の下層に形成する層間絶縁膜の垂直段差の平坦化による
蓄積電極の形成の容易化と、周辺回路を構成するトラン
ジスタのソース拡散層及びドレイン拡散層の低抵抗化に
よる電流駆動能力の確保とを同時に図ることができる。
第１図Ａ〜Ｋは本発明を適用したDRANの製造方法の一例
を示す断端面図、 第２図Ａ〜Ｋは従来例によるDRAMの製造方法を示す断端
面図、 第３図Ａ〜Ｃは第２図従来例において、メモリセルを構
成するnMOS FETのゲート電極に形成する側壁SiO2膜の機
能を説明するための断端面図、 第４図は第２図従来例において、メモリセルを構成する
nMOS FETのゲート電極に形成する側壁SiO2膜の機能を説
明するための平面図、 第５図は第２図従来例が有する一の問題点を解消するよ
うにしたDRAMの製造方法を示す断端面図、 第６図Ａ〜Ｄは第２図従来例が有する他の問題点を解消
するようにしたDRAMの製造方法を示す断端面図、 第７図は第６図例が有する問題点を説明するための断端
面図である。 １……ｐ型シリコン基板 ３……メモリセル ４……周辺回路 23……周辺回路を構成するnMOS FET 60……メモリセルを構成するnMOS FET 68……側壁SiO2膜 69……側壁SiO2膜 70……側壁SiO2膜 73……側壁SiO2膜 74……側壁SiO2膜
を示す断端面図、 第２図Ａ〜Ｋは従来例によるDRAMの製造方法を示す断端
面図、 第３図Ａ〜Ｃは第２図従来例において、メモリセルを構
成するnMOS FETのゲート電極に形成する側壁SiO2膜の機
能を説明するための断端面図、 第４図は第２図従来例において、メモリセルを構成する
nMOS FETのゲート電極に形成する側壁SiO2膜の機能を説
明するための平面図、 第５図は第２図従来例が有する一の問題点を解消するよ
うにしたDRAMの製造方法を示す断端面図、 第６図Ａ〜Ｄは第２図従来例が有する他の問題点を解消
するようにしたDRAMの製造方法を示す断端面図、 第７図は第６図例が有する問題点を説明するための断端
面図である。 １……ｐ型シリコン基板 ３……メモリセル ４……周辺回路 23……周辺回路を構成するnMOS FET 60……メモリセルを構成するnMOS FET 68……側壁SiO2膜 69……側壁SiO2膜 70……側壁SiO2膜 73……側壁SiO2膜 74……側壁SiO2膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11
Claims (3)
- 【請求項１】半導体基板上に形成された第１のトランジ
スタ及び第２のトランジスタと、 前記第１のトランジスタの表面を覆い、且つ、前記第２
のトランジスタの表面を覆わないように被着形成された
第１の絶縁膜と、 前記第１の絶縁膜の側壁部と前記第２のトランジスタの
ゲート電極の側壁部とに形成された第２の絶縁膜からな
る側壁状絶縁膜とを 有することを特徴とする半導体装置。 - 【請求項２】半導体基板上に、第１のトランジスタのゲ
ート電極及び第２のトランジスタのゲート電極を形成す
る工程と、 前記第１のトランジスタのソース拡散層及びドレイン拡
散層並びに前記第２のトランジスタのソース拡散層及び
ドレイン拡散層を構成する不純物拡散領域を形成する工
程と、 前記第１のトランジスタの形成領域の表面を覆い、且
つ、前記第２のトランジスタの形成領域の表面を覆わな
いように第１の絶縁膜を被着形成する工程と、 前記第１の絶縁膜と前記第２のトランジスタの形成領域
の表面を覆うように第２の絶縁膜を被着形成する工程
と、 前記第２の絶縁膜に異方性エッチングを施して前記第１
の絶縁膜の側壁部と前記第２のトランジスタのゲート電
極の側壁部とに側壁状絶縁膜を形成する工程とを 含んでなることを特徴とする半導体装置の製造方法。 - 【請求項３】一導電型の半導体基板上に、第１のトラン
ジスタのゲート電極及び第２のトランジスタのゲート電
極を形成する工程と、 前記第１及び第２のトランジスタのゲート電極をマスク
として前記半導体基板に反対導電型の第１の不純物を第
１の濃度にイオン注入して前記第１のトランジスタのソ
ース拡散層及びドレイン拡散層を形成するとともに、前
記第２のトランジスタのソース拡散層及びドレイン拡散
層を構成する低濃度不純物拡散層を形成する工程と、 前記第１のトランジスタの形成領域の表面を覆い、且
つ、前記第２のトランジスタの形成領域の表面を覆わな
いように第１の絶縁膜を被着形成する工程と、 前記第１の絶縁膜と前記第２のトランジスタの形成領域
の表面を覆うように第２の絶縁膜を被着形成する工程
と、 前記第２の絶縁膜に異方性エッチングを施して前記第１
の絶縁膜の側壁部と前記第２のトランジスタのゲート電
極の側壁部に側壁状絶縁膜を形成する工程と、 少なくとも前記第２のトランジスタのゲート電極と該ゲ
ート電極の側壁部の側壁状絶縁膜とをマスクとして前記
第２のトランジスタの形成領域の半導体基板に該半導体
基板とは反対導電型の第２の不純物を前記第１の濃度に
比して大なる第２の濃度にイオン注入して前記第２のト
ランジスタのソース拡散層及びドレイン拡散層を構成す
る高濃度不純物拡散層を形成する工程とを 含んでなることを特徴とする半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137861A JPH0821687B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置及びその製造方法 |
| EP90401446A EP0401113B1 (en) | 1989-05-31 | 1990-05-30 | Semiconductor device and production method thereof |
| DE69027894T DE69027894T2 (de) | 1989-05-31 | 1990-05-30 | Halbleiteranordnung und Verfahren zu deren Herstellung |
| KR1019900008047A KR930007524B1 (ko) | 1989-05-31 | 1990-05-31 | 반도체장치 및 그 제조방법 |
| US07/956,479 US5286998A (en) | 1989-05-31 | 1992-10-02 | Semiconductor device having two transistors forming a memory cell and a peripheral circuit, wherein the impurity region of the first transistor is not subjected to an etching atmosphere |
| US08/149,345 US5438008A (en) | 1989-05-31 | 1993-11-09 | Method of making a semiconductor device having two transistors forming a memory cell and a peripheral circuit, wherein the impurity region of the first transistor is not subjected to an etching atmosphere |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137861A JPH0821687B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033360A JPH033360A (ja) | 1991-01-09 |
| JPH0821687B2 true JPH0821687B2 (ja) | 1996-03-04 |
Family
ID=15208471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1137861A Expired - Fee Related JPH0821687B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0401113B1 (ja) |
| JP (1) | JPH0821687B2 (ja) |
| KR (1) | KR930007524B1 (ja) |
| DE (1) | DE69027894T2 (ja) |
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|---|---|---|---|---|
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| DE4034169C2 (de) * | 1989-10-26 | 1994-05-19 | Mitsubishi Electric Corp | DRAM mit einem Speicherzellenfeld und Herstellungsverfahren dafür |
| IT1239707B (it) * | 1990-03-15 | 1993-11-15 | St Microelectrics Srl | Processo per la realizzazione di una cella di memoria rom a bassa capacita' di drain |
| KR940000510B1 (ko) * | 1991-03-20 | 1994-01-21 | 삼성전자 주식회사 | 반도체 메모리장치 및 그 제조방법 |
| KR940005802B1 (ko) * | 1991-07-09 | 1994-06-23 | 삼성전자 주식회사 | Cmos 반도체장치 및 그 제조방법 |
| EP0575688B1 (en) * | 1992-06-26 | 1998-05-27 | STMicroelectronics S.r.l. | Programming of LDD-ROM cells |
| TW468273B (en) * | 1997-04-10 | 2001-12-11 | Hitachi Ltd | Semiconductor integrated circuit device and method for manufacturing the same |
| JP3061117B2 (ja) * | 1997-06-18 | 2000-07-10 | 日本電気株式会社 | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0218408A3 (en) * | 1985-09-25 | 1988-05-25 | Hewlett-Packard Company | Process for forming lightly-doped-grain (ldd) structure in integrated circuits |
| US4855801A (en) * | 1986-08-22 | 1989-08-08 | Siemens Aktiengesellschaft | Transistor varactor for dynamics semiconductor storage means |
| DE3788107D1 (de) * | 1986-10-16 | 1993-12-16 | Siemens Ag | Speicherzellenanordnung für dynamische Halbleiterspeicher. |
| JPH01129440A (ja) * | 1987-11-14 | 1989-05-22 | Fujitsu Ltd | 半導体装置 |
-
1989
- 1989-05-31 JP JP1137861A patent/JPH0821687B2/ja not_active Expired - Fee Related
-
1990
- 1990-05-30 DE DE69027894T patent/DE69027894T2/de not_active Expired - Fee Related
- 1990-05-30 EP EP90401446A patent/EP0401113B1/en not_active Expired - Lifetime
- 1990-05-31 KR KR1019900008047A patent/KR930007524B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0401113B1 (en) | 1996-07-24 |
| DE69027894T2 (de) | 1996-12-12 |
| KR930007524B1 (ko) | 1993-08-12 |
| KR900019242A (ko) | 1990-12-24 |
| EP0401113A3 (en) | 1992-07-29 |
| JPH033360A (ja) | 1991-01-09 |
| EP0401113A2 (en) | 1990-12-05 |
| DE69027894D1 (de) | 1996-08-29 |
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