JPH0821701B2 - 論理チップの製造方法 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、共通半導体チツプまたはウエーハ上に標準
セル・タイプの回路形成用セル（以下単に「標準セル」
という。）及びゲート・アレイ・タイプの回路形成用セ
ル（以下単に「ゲート・アレイ・セル」という。）を作
製する方法に関し、特に、設計変更に迅速に対処し得る
能力を維持しつつ最適の集積密度で論理製品を作成する
方法に関するものである。

B.従来技術 従来より、半導体チツプのセルとして、アプリケーシ
ヨン特定集積回路（ASIC）とも呼ばれ、設計者に多数の
論理回路を単一または共通の超大規模集積（VLSI）チツ
プ上に配置することを可能とするために一般的に使用さ
れる２つの主要なセルの類がある。これらのセルの類ま
たはタイプの１つは標準セルとして知られ、これにおい
ては、ブツク（book）とも呼ばれる各論理機能が、チツ
プ上の予定の領域またはどこかのセル境界上に配置さ
れ、他の機能、回路またはブツクに結線されるカスタム
・デザイン回路として実施される。この標準セル技法に
おいては、デバイスまたはトランジスタのサイズと回路
のレイアウトが、集積密度と性能特性がカスタム・デザ
イン・チツプにほぼ匹敵するように各論理機能またはブ
ツクについて最適化される。標準セルにおいては、ウエ
ーハまたはチツプのほとんどあるいはすべての製造工程
が各特定デザイン毎に個性化（personalize）される。
こうしてもしそのデザインに何らかの変更がなされるべ
きときには、製造処理におけるあらゆる個性化工程につ
き新しいマスク全体が作成されなくてはならず、製造処
理は再度未加工の半導体、例えばシリコン・ウエーハか
ら開始しなくてはならない。尚、標準セルについては、
23rd Design Automation Conference、paper 41.4、pp.
736-743、1986の“HAPPI:A Chip Compiler Based On Do
uble-Level-Metal Technology"と題するR.Putatundaに
よる論文、及びDesign Automation Conference、Las Ve
gas、NV、June 1982、pp.163-169の“Philo、A VLSI De
sign System"と題するR.Donzeによる論文にかなり詳細
に論じられている。

標準セルとは対照的に、ゲート・アレイ・セルは、製
造処理が、特定のデザインのためにゲート・アレイ・セ
ル中のデバイスまたはトランジスタを相互接続する導電
材料への第１の接点レベルに達するまでは個性化されな
い。すなわち、ゲート・アレイ・チツプは、もし相補金
属酸化半導体技術（CMOS）が使用されるなら、チツプ表
面上にセルとして配列されたＰチヤネルとＮチヤネルの
トランジスタの列を作製することによつて形成される。
そして、チツプのためにブツクのライブラリ中で利用可
能な各々のデイスクリートの論理機能毎に、反転または
ラツチなどの所望の機能を達成するように単数または複
数のセル内に配置されたデバイスまたはトランジスタを
相互接続する周知の方法で導電体の個別性（personalit
y）が画定される。ゲート・アレイ・チツプ上で実施さ
れた任意の論理機能は、同一の組のバツクグラウンド・
デバイスまたはトランジスタを使用し、もし回路に何ら
かの変更がなされるべきときは、相互接続を再配置する
ために製造処理の最後の数工程、すなわち導電体及び接
点工程を変更しさえすればよい。ゲート・アレイ・セル
技法を使用することによつて、最初のデザインと後の変
更をともに標準セル・デザインよりも迅速且つ安価に行
うことができるけれども、チツプ性能と集積密度は標準
セルに比較して幾分劣ることは否めない。尚、ゲート・
アレイ・セルについては、米国特許第4412237号、米国
特許第4589007号及び本出願人に係る1985年12月27日出
願の米国特許出願第814122号に詳細に論じられている。

標準セル・デザインにおいては、各ブツクまたは機能
回路は、相互干渉を生じることなくライブラリの他のブ
ツクまたはメンバーに近接して配置することを許容する
活性回路領域を規定する境界制限条件に従つてチツプの
表面上で、単数または複数のセル内にレイアウトされ
る。この境界制限条件は、チツプを作製するために使用
される技術に依存する配置規則（ground rule）によつ
て決定される。標準セル・チツプにおいては、活性回路
領域の間の領域は通常、ブツク間に絶縁を与えるべく厚
い酸化物などの絶縁領域に変換される。一方、ゲート・
アレイ・セル・デザインにおいては、各ブツクがやは
り、そのブツクが実質的に単数または複数のセル内に配
置されたトランジスタに対する相互接続の配列にすぎな
い場合を除いてはチツプの表面上で単数または複数のセ
ル内にレイアウトされるが、しかし各ブツクは近傍ある
いは隣接のブツクまたは回路と相互干渉してはならな
い。ゲート・アレイは典型的には、隣接ブツクが相互に
干渉するのを防止するため酸化物絶縁ではなくゲートま
たは電気的絶縁技術を用いる。ゲート絶縁技術において
は、隣接拡散ノードまたは領域を電気的に絶縁するよう
にブツクの一端でバツクグラウンド・トランジスタをタ
ーン・オフするための相互結線が各ブツクに設けられ
る。ゲート絶縁技術は、特定の回路のためにトランジス
タを接続することのより大きい柔軟性をブツクの設計者
に与えるがゆえに、隣接拡散ノードまたは領域間に厚い
酸化物絶縁領域を配置することによつて得られる集積密
度よりも高い集積密度を与えることが分かつている。
尚、ゲートまたは電気的絶縁技術については、米国特許
第4562453号及び米国特許第4570176号に記載されてい
る。

米国特許第4513307号においては、バツクグラウンド
・トランジスタの利用率を改善するため２つの異なるセ
ル・レイアウトを使用するCMOSゲート・アレイが開示さ
れている。このゲート・アレイは、異なるチヤネル・タ
イプの２つの単一トランジスタ・ゲートを各自が含むよ
うなセルによつて取り囲まれたセル中に、３つの直列接
続トランジスタの２つの組からなる連続パターンを含
む。

また、性能を改善し半導体回路の占有面積を低減する
ために共通チツプ上でセルまたは回路を混成させること
が特開昭60-177650号公報に記載されている。セルまた
は回路の混成について開示する他の文献として、IEEE 1
985 Custom Integrated Circuit Conference、pp.252-2
57のR.Walkerらによる“Structured Arrays-A New ASIC
Concept Provides the Best Gate Arrays and Cell Ba
sed Custom"と題する論文、及びIEEE 1986 Custom Inte
grated Circuits Conference、pp.565-567のK.Pierceら
による“Configurable 6845 Megacell Incorporated Wi
th 2 UM CMOS Gate Array"と題する論文がある。

理解されるように、上述の文献で述べられているどの
集密論理チツプも、設計及び製造にきわめて複雑な処理
を要する。そしてこれらの処理を支援するためには、相
当な数の処理工程が自動化されコンピユータによつて制
御されたのであつた。そのような論理チツプの製造を支
援するために使用されるいくつかの手続及び装置が、Pr
oceedings of the IEEE International Conference on
Computer Design、pp.221-224、October 7-10、1985の
T.G.Mathesonらによる“A Software Enviroment for Bu
ilding Core-Microcomputer Compilers"と題する論文、
及びElectronic Design、pp.135-142、December 12、19
85のM.R.Burichによる“Programming Language Makes S
ilicon Compilation A Tailored Affair"と題する論文
に開示されている。

論理デザイン技術においては、標準セルに可能な最大
の回路密度とチツプ表面の利用率を与えつつ、もとの標
準セルをあまり変更することなく必要に応じてチツプの
区画を迅速に変更することができる処理または方法を提
供することが望ましい。

C.発明が解決しようとする問題点 この発明の目的は、チツプ表面積の高い利用率と、高
い集積密度と、高性能を有し、尚且つハードウエア変更
を迅速に行うことのできる論理チツプの作製方法を提供
することにある。具体的には、標準セルとゲート・アレ
イ・セルとを共通チツプ上で混成させることにより、チ
ツプ表面の集積密度とデバイスの性能を損うことなくハ
ードウエア変更の柔軟性を論理チツプに与えることであ
る。

D.問題点を解決するための手段 本発明は論理チツプの製造方法である。本発明の方法
は、１つの局面では、先ず、（ａ）半導体チツプ内に、
各々が境界をもつ複数個のセル位置を決定し、次に、
（ｂ）上記セル位置のうちの選択されたセル位置に、上
記境界から少くとも所定の距離だけ離隔して配置された
活性回路領域を有する標準セル回路を形成し、次に、
（ｃ）残りのセル位置のうちの選択されたセル位置にゲ
ート・アレイ・セルを形成する。その際に、（c-1）：
上記（ｃ）のゲート・アレイ・セルの活性回路領域がセ
ル位置の一方の側の境界から少くとも上記所定の距離だ
け離隔されるようにし、（c-2）：上記一方の側と反対
側で上記（ｃ）のゲート・アレイ・セルに隣接するセル
がゲート・アレイ・セルである場合には、上記（ｃ）の
ゲート・アレイ・セルの活性回路領域が前記反対側では
境界なしで上記隣接するゲート・アレイ・セルの活性回
路領域に延びるようにし、（c-3）：上記一方の側と反
対側で上記（ｃ）のゲート・アレイ・セルに境界を接し
て隣接するセルが標準セルである場合には、上記（ｃ）
のゲート・アレイ・セルの活性回路領域が前記反対側に
おける境界から少くとも上記所定の距離だけ離隔される
ように形成する。

本発明の方法は、もう１つの局面では、先ず、（ａ）
半導体チツプ内に、各々が境界をもつ複数個のセル位置
を決定し、次に、（ｂ）上記セル位置のうちの選択され
たセル位置に、上記境界から少くとも所定の距離だけ離
隔して配置された活性回路領域を有する標準セル回路を
形成し、次に、（ｃ）残りのセル位置のうちの選択され
たセル位置にゲート・アレイ・セルを形成する。その際
に、（c-1）：上記（ｃ）のゲート・アレイ・セルのセ
ル位置の一方の側で上記（ｃ）のゲート・アレイ・セル
に境界を接して隣接するセルが標準セルである場合に
は、上記（ｃ）のゲート・アレイ・セルの活性回路領域
が上記一方の側の境界から少くとも上記所定の距離だけ
離隔されるようにし、（c-2）：上記一方の側と反対側
で上記（ｃ）のゲート・アレイ・セルに境界を接して隣
接するセルが標準セルである場合には、上記（ｃ）のゲ
ート・アレイ・セルの活性回路領域が前記反対側におけ
る境界から少くとも上記所定の距離だけ離隔されるよう
に形成する。

E.実施例 第１図を参照すると、CMOS技術で論理回路を形成する
ための標準セル・チツプ10の平面図が示されている。こ
のチツプは内部セル位置12を有し、そこには、NAND、イ
ンバータ及びラツチなどの論理回路が形成されている。
チツプはまた外部セル位置14をも有し、そこには入出力
（I/O）回路が形成されている。また、チツプの周囲に
は、CMOS回路に関連するラツチアツプの問題を回避しま
たは最小限にとどめるために周知の方法でガード・リン
グ16が形成されている。チツプの好適な実施例において
は、チツプまたは基板10の本体がＰタイプ・シリコンか
ら成り、ガード・リング16がＮタイプ不純物を含む。
尚、セル位置12及び14の文字Ｓはその位置に標準セル回
路が形成されていることを示し、セル位置12及び14の文
字Ｕは、標準セル・チツプ10に要求される特定の回路の
性質ゆえに不使用であるセル位置を示す。各内部セル位
置12は、線18によつて画定される境界を有し、各外部セ
ル位置14は、線20によつて画定される境界を有する。
尚、図示されていないが、外部セル位置14中の入出力
（I/O）回路は、内部セル位置12中に形成された論理回
路と相互接続されていることを理解されたい。また、１
つの内部セル位置22を占有する特定の論理回路について
は後で詳細に説明する。

第２図には、例えば内部セル位置22内にインバータ回
路が配置されてなる標準セル回路の例がより詳しく示さ
れている。これにおいては、境界24をもつ活性回路領域
が、他のセル位置に配置された他の論理サービス末端に
接続されるように論理サービス末端26が配置されている
位置22の上部を除く内部セル位置の境界内に配置されて
いる。セル位置境界18と活性回路位置境界24の間には、
チツプ10中に回路を形成するために使用される技術に応
じた所定の距離が置かれる。この所与の距離は、確立さ
れた配置規則（ground rule）の距離の1/2であると考え
ることができる。第２図において見てとれるように、セ
ル位置22中のインバータは、好適にはドープド・ポリシ
リコンからなるゲート電極28と、Ｎチヤネル・トランジ
スタ34を形成するN⁺ソース領域30及びN⁺ドレイン領域32
と、Ｐチヤネル・トランジスタ40を形成するＰ型ソース
領域36及びＰ型ドレイン領域38を有する。金属セグメン
ト42は、適当な電気的接続を形成するように設けられて
いる。

第３図においては、前述の米国特許出願第814122号に
開示されているようなタイプのゲート・アレイ・セルが
図示されている。このゲート・アレイ・セルは第１図及
び第２図に参照番号18で示されているセルと形状及びサ
イズがほぼ等しい境界をもつため、同一の参照番号18で
参照されている。このゲート・アレイ・セル内に形成さ
れているのは３つのＮチヤネル電界効果トランジスタと
３つのＰチヤネル電界効果トランジスタである。この３
つのＮチヤネル電界効果トランジスタはそれぞれドープ
ド・ポリシリコン・ゲート電極44A、44B及び44Cと、N⁺
ソース／ドレイン拡散領域46A、46B、46C及び46Dを有
し、３つのＰチヤネル・トランジスタはそれぞれドープ
ド・ポリシリコン・ゲート電極48A、48B及び48Cと、Ｐ
タイプ・ソース／ドレイン拡散領域50A、50B、50C及び5
0Dを有する。第３図からは、拡散領域46A、46D、50A及
び50Dが、第３図に示されているゲート・アレイ・セル
の垂直の端縁に沿う境界18を越えて延出していることが
見てとれる。

第４図は、第３図に類似するが、拡散領域46A及び50A
と境界18との間に、第２図に示されている境界18を活性
回路領域境界24から離隔する所与の距離と等しいかまた
はそれより大きい距離のスペースを与えるように境界18
が左にシフトされ、以てゲート・アレイ・セルの活性回
路領域と境界18の間に少くとも配置規則の1/2の間隔が
与えられてなるゲート・アレイ・セル54の図を示す。こ
のとき、このゲート・アレイ・セル54の左隣りに標準セ
ルが配置された場合に、所与の距離の1/2の２倍である
完全な配置規則距離が標準セルの活性回路領域をゲート
・アレイ・セル54の活性領域から分離することが見てと
れる。その結果、ゲート・アレイ・セル54は、標準セル
内に含まれている回路機能に干渉することなく標準セル
の右隣りに配置することができる。さらにまた、第４図
に示されているような境界をもつ別のゲート・アレイ・
セルをゲート・アレイ・セル54の右側に隣接して配置し
て、任意の長さのゲート・アレイ・セルの行を形成し、
この行の最も左のゲート・アレイ・セルに隣接して標準
セルを配置することができる。

第５図は、第４図に類似するが、右端のゲート電極44
C及び48Cと右端の拡散領域46D及び50Dが除去されてなる
ゲート・アレイ・セル56を示す。こうして、第５図のゲ
ート・アレイ・セルは、ゲート電極44A及び44Bと、拡散
領域46A、46B及び46C′を有する２つのＮチヤネル・ト
ランジスタと、ゲート電極48A及び48Bと、拡散領域50
A、50B及び50C′を有する２つのＰチヤネル・トランジ
スタを境界18内に配置されている。尚、右端の拡散領域
46C′及び50C′と境界18の間の距離は、第２図に関連し
て境界18と標準セルの活性回路領域の境界24の間に必要
な距離として示された距離に少くとも等しくなくてはな
らないことに注意されたい。従つて、末端ゲート・アレ
イ・セルと考えることができる第５図のアレイ・セル56
は、標準セル内に含まれている回路機能と干渉すること
なくその標準セルに右端を隣接させて配置することがで
きることに注意されたい。第５図の右端の拡散領域46
C′及び50C′は境界18から所与の距離まで延出し得る
が、少くともそれに適当な電気的接触がなされるだけの
幅はなくてはならない。

第６図は、共通のチツプ上に標準セルとゲート・アレ
イ・セルをコンパクトに混成配置した図である。第６図
に示すセルの混成配置は第１図及び第２図に示した標準
セル22と、第４図のフル・ゲート・アレイ・セル54と、
第５図の端部ゲート・アレイ・セル56と、標準セル22と
類似のもう１つの標準セル58を有する。第６図からは、
標準セル22とフル・ゲート・アレイ・セル54が活性回路
領域を配置規則距離の分だけ互いに離隔され、末端ゲー
ト・アレイ・セル56及び標準セル58もまた、配置規則距
離の分だけ互いに離隔されるようにセルの混成体がコン
パクトに配列されていることが見てとれる。標準セル22
または58の論理サービス末端26は、必要に応じて、ゲー
ト・アレイの論理サービス末端60のゲート・アレイ・セ
ル54及び56中に形成された回路と相互接続してもよい。
尚、第６図に示す標準セル22及び58と、ゲート・アレイ
・セル54及び56の混成体は、第１図において参照番号2
2、54、56及び58で示される内部セル位置に使用するこ
とができる。

本発明の教示に従い配列されたゲート・アレイ・セル
と標準セルの互換性に鑑ると、標準セル・チツプは、第
１図において文字Ｓで示すようにすべての必要な標準内
部セル位置12を用いて任意の慣用的な方法で製造するこ
とができることが分かる。その後、第１図において文字
Ｕで示すような未充填の内部セル位置12にゲート・アレ
イ・セルのバツクグラウンド・トランジスタを与えるこ
とができる。そして、もし標準セルの回路のテストの後
変更が要望されるなら、ゲート・アレイ・セル中に適当
な回路を形成してそれらを必要に応じて標準セル中の残
りの回路に接続することにより、標準セル回路の機能を
置換することができる。こうして、回路の変更が標準セ
ル・チツプのデザインにおいて要望されたとしても、標
準セル・チツプを完全に再設計または再処理する必要は
ない。この変更は、処理の相互接続レベルにおいて単に
必要な接続を形成することにより単数または複数のゲー
ト・アレイ・セルを使用することによつて容易に行なう
ことができる。すなわち、本発明の教示を採用すること
によつて、きわめて複雑な論理チツプの開発における貴
重な時間と費用が節約される。

再び第１図を参照すると、チツプまたは基板10の本体
に注入された少数キヤリアを吸引するＮウエルとして働
くガード・リング16が、入出力回路が形成されている外
部セル位置14を貫通している。ガード・リング16は、直
接外部回路に接続されるがゆえに外部電圧の大きい擾乱
にさらされる虞れのある入出力（I/O）回路の最も外側
のトランジスタのうちの２つを配置するために、それら
の間に十分なスペースを与えるようにチツプ10の外側端
に関連して配置されている。チツプ10は、初期的には標
準セルI/O回路を収容するように設計されているので、
最も外側の２つのトランジスタは、２つのＮチヤネル・
トランジスタ、またはＮチヤネル・トランジスタ及びＰ
チヤネル・トランジスタのどちらかでよい。従つて、第
１図の標準セル・ガードリングはすべての外部セル位置
においてチツプ10の端から同一の距離に配置し得る。し
かし、外部セル位置のうちの１つまたはそれ以上が未使
用である場合（文字Ｕで示した外部セル位置参照）、こ
れらの各外部セル位置に３個のトランジスタ、すなわち
２個のＮチヤネル・トランジスタと１個のＰチヤネル・
トランジスタを収容するためにガード・リング16とチツ
プ10の端の間にある領域またはスペースを設ける必要が
ある。このことは、入出力（I/O）回路の２個の外側の
トランジスタをゲート・アレイ・セル技術で形成し、I/
O回路の残りのトランジスタを、外側のセル位置の残り
の領域に配置するような場合に実施され得る。従つて、
未使用外部セル位置14の各々において、ガード・リング
は第７図に示すようにＵ形のセグメント16′を有し、こ
れにより、第３のトランジスタと、Ｐチヤネル・トラン
ジスタのためのＮウエルを収容するためにガード・リン
グとチツプ端の間に追加的なスペースが与えられる。第
７図は、２つの標準セルの外部セル位置62及び64と、そ
れらの間に配置されたゲート・アレイ・セルの外部セル
位置66及び68を示す。これら４つの位置62、64、66及び
68は第１図のチツプ10中に示されている。

第８図は、標準セル外部セル位置62をより詳細に示
す。第８図において、この外部セル位置62が活性回路領
域24′をもち、ガード・リング16が活性回路領域24′を
通過して外部セル位置62の対向する境界線20の間に延び
ていることが見てとれる。

第９図は、第７図のゲート・アレイ・セル外部セル位
置66をより詳細に示す。この図において、第９図のガー
ド・リング16′が活性領域24′を貫通するのみならず、
隣接外部セル位置14中のガード・リング・セグメントと
の重なりを保証するために対向する境界線20を越えて延
出していることが見てとれる。また、他の標準セルまた
はゲート・アレイ・セルのどちらかを含む内部セル位置
の他の論理サービス末端と相互接続された他のセル位置
中に形成された入出力回路のために適当な論理サービス
末端（図示しない）もまた与えられている。

以上のとおり、共通半導体チツプ上での標準セルとゲ
ート・アレイ・セルの混成のレイアウトが説明された。
さらに、上述のとおり、論理チツプを形成するために設
計システムが使用される。そこで、標準セルとゲート・
アレイの混成チツプを作成するための設計システム・フ
ローチヤートについて次に説明する。

知られているように、設計システムは、ユーザーによ
つて入力された、実施すべき論理の記述から始まる、チ
ツプのための最終マスク・データを作成するために必要
なすべてのデータとソフトウエアを含む。設計システム
に含まれていなくてはならないいくつかの重要な要素が
ある。これらのうちの第１のものは、第１図に示すよう
なチツプ・イメージを記述するデータであり、それに
は、論理ブツクの配置またはチツプ内部のマクロのため
のセル位置のアレイと、入出力（I/O）回路の配置のた
めのチツプの周囲の異なる寸法のセルの列が含まれる。
設計システムが含まなくてはならない他の２つの要素は
ゲート・アレイと標準セルのライブラリの記述である。
ゲート・アレイ・ライブラリはライブラリ中の各ブツク
の個性化データから成り、ここでこれらの個性化は、ゲ
ート・アレイ・バツクグラウンド・セル中のデバイスを
相互接続するように、導電体と接点レベル上でのみ決定
される。ゲート・アレイ・ブツク個性化はチツプ・イメ
ージ上の１つまたはそれ以上のセルを占有し得る。対照
的に、標準セル・ブツク個性化は、処理のほとんどまた
はすべてのレベル上のデータを含むが、ゲート・アレイ
・ブツクと同様に、イメージ上の１つまたはそれ以上の
セルを占有し得る。

チツプの設計を開始するために、設計システムのユー
ザーは、標準セルまたはゲート・アレイ・ライブラリの
どちらかで利用可能な機能の間の相互接続を記述する任
意の既知の汎用論理記述言語でチツプ上に配置すべき論
理を決定する。次に、自動位置決めルーチンが、チツプ
・イメージ中に記述されたセル境界に従つてチツプ・イ
メージ上のブツクの最適配置を生成する。この位置決め
ルーチンは、あるセルがまだ、以前に配置されたブツク
によつて占有されていないことを条件として、チツプ上
のそのセルにゲート・アレイと標準アレイ・セル・ブツ
クを配置し得ることを仮定する。

標準セル・ブツクがイメージ上に配置されたとき、第
１図のＳで示されるように、それが占有するセルが、そ
の事実を表示するように識別される。ゲート・アレイ個
性化が配置されるべきセルはそのようにはマークされな
い。こうして、位置決めが完了した後、設計システム中
の別のルーチンが、第１図にＵで示されるようなマーク
されていないセルを識別し、それらの各々にゲート・ア
レイ・バツクグラウンドを配置する。このようにして、
ゲート・アレイ・バツクグラウンドは、予定のゲート・
アレイ個性をもつセル位置とすべての未使用セル中に配
置される。

ゲート・アレイ・バツクグラウンド位置決めルーチン
は、まわりの標準セル・ブツクの位置に応じて異なる２
種類のバツクグラウンド・セルを位置決めする。マーク
されていないセルを検索するときに、バツクグラウンド
配置ルーチンが、その端部が、マークされたセルとして
識別される標準セル・ブツク、またはセル列の末端で終
端されているそのようなセルの連続的な群を識別する。
そしてその群の左端から作用して、そのルーチンは第４
図に示すゲート・アレイを、その群の右端を除くすべて
のセルに配置する。その右端のセルには、ルーチンが、
第５図に示すような端部セルを配置する。この端部セル
は、その右に配置された標準セル・ブツクによつて要求
される境界条件を満たす。このバツクグラウンド配置ル
ーチンはまた、入出力（I/O）セル領域14中でも動作し
て、標準セル入出力（I/O）ブツクの配置によつてまだ
マークされていない第１図の領域14のすべてのセルＵ中
に、ゲート・アレイ入出力（I/O）セルのためのバツク
グラウンドを配置する。I/O領域14においては、ルーチ
ンはフル・セルと端部セルとを区別する必要はない。こ
のようにして、I/Oゲート・アレイ・バツクグラウンド
を、予定のゲート・アレイ個性をもつI/Oセル位置及び
すべての未使用セル中に配置することができる。

しかし、この時点で、入出力（I/O）領域14中のバツ
クグラウンド形状を操作するために別のルーチンが実行
される。チツプの周囲に第１図のガード・リング16を要
するI/O回路は、I/O回路の出力デバイスを、ラツチアツ
プからの保護のためチツプの内部デバイスから分離す
る。このガード・リング16は、標準セルI/O回路のレイ
アウト条件と整合するように、チツプ・イメージ中に設
けられる。この操作ルーチンは、標準セル個性を含むも
のとしてマークされた入出力（I/O）セルを探して、そ
れらをそのままにしておく。しかし、第１図Ｕのような
マークされていないセルにおいては、操作ルーチンがも
とのガード・リング形状を除去して、それを第９図に示
されたゲート・アレイ・バツクグラウンド中に含まれる
変更された形状16′と置き換える。この形状は、前述の
ように、ガード・リング16′とチツプ10の端の間の出力
デバイス領域に配置すべき追加のデバイスのためのスペ
ースを用意するように変更されている。

チツプのデバイス構築レベルを決定するために必要な
すべてのバツクグラウンド形状を配置してしまうと、設
計システムは次に、配置されたすべてのブツクの配置情
報を後で参照するために記憶し、マスク生成の処理にお
ける線レベルのいわゆる先端のためのデータを用意す
る。マスクはこのデータから作成され、このときウエー
ハの処理のために使用可能となる。

この時点で論理設計者は、必要または希望に応じて、
ゲート・アレイ・ライブラリのみからの機能を使用する
ことによつて、チツプ上に配置すべき更なる論理ブツク
及びマクロを決定することができる。これらの機能は、
使用された上述の論理記述に追加される。論理設計が完
了すると、設計者は第２のフエーズの配置を入力して、
以前の工程から記憶された配置データにデータを追加す
る。この新しいブツクは、未使用セルが利用可能である
イメージの場所上に配置されて、ゲート・アレイ・バツ
クグラウンド配置ルーチンが、これらのセルがゲート・
アレイ・バツクグラウンドを含むことを保証したことを
知る。

第２のパスの後一たんすべてのブツクが配置される
と、他のブツクの第６図の参照番号60のような論理サー
ビス末端に第２図の参照番号26のような論理サービス末
端を接続するためにイメージ中の大域結線を使用して、
論理記述に従つてすべてのブツクを接続する結線ルーチ
ンが使用される。この結線データは、マスクをいわゆる
製造ラインのバツクエンド（back end）で使用するため
のデータを形成するために標準セル・ブツクからのゲー
ト・アレイ個性化データと接続及び導電体レベルと組合
される。これらのマスクは生成されて、ウエーハの処理
を完了するために製造ラインに送られる。この時点で、
後の設計変更を要するなら、チツプ配置及び結線からの
すべてのデータも使用のために記憶される。

設計変更は、標準セル機能を解除するかまたはゲート
・アレイのみのブツクを追加することにより、前に使用
されたゲート・アレイ機能を削除することによつて行な
われる。ゲート・アレイ・ブツクがデザインから削除さ
れるとき、そのブツクが削除されたセルは、未使用セル
として利用可能になる。

解除されるべき標準セル・ブツクに対して、設計シス
テムが配置及び結線情報を再呼出しし、その論理サービ
ス末端（LST）に接続されている結線を除去し、それら
をタイ・アツプ（tie-up）及びタイ・ダウン（tie-dow
n）ブツクを用いて適当な論理レベルに接続することに
よつてそのLSTを無効化することによりそのブツクを解
除する。タイ・アツプ・ブツクは論理高値または論理
“1"値に接続されたLSTを与え、タイ・ダウン・ブツク
は論理低値または論理“0"値に接続された同様のLSTを
与える。除去されたブツク上の出力LSTは無視されるか
または何の論理機能も実行しないロード・ブツク上に接
続される。タイ・アツプ、タイ・ダウン及びロード・ブ
ツクはすべてゲート・アレイ機能であり、従つて以前に
未占有であつたセル中のデザインの第２のパス中で使用
することができる。

ゲート・アレイ・ブツクがデザインに追加されると
き、それは、ゲート・アレイ・バツクグラウンドが既に
存在していると知られている箇所にある任意の前に未使
用のセル中に配置される。そのブツクはまた、大域結線
ルーチンを用いて、デザイン中に自動的に結線される。

デザインに対する変更を完了すると、設計者は、変更
されたチツプを作成するために、線マスクのバツク・エ
ンドのみからなる新しいセツトを生成する。

上述の設計の流れに整合し、設計システムのユーザー
に利用可能ないくつかの設計オプシヨンがある。これら
のうちの第１のものは、チツプ論理を決定する際に標準
セル機能のみが使用される標準セルのみのデザインであ
る。この例では、ユーザーに透過的であるゲート・アレ
イ・バツクグラウンド配置ルーチンが依然として採用さ
れており、従つてデザインに対する修正を、上述の方法
を使用して後で行なうことができる。このデザインで
は、ゲート・アレイ・ブツクに対する第２のパスの配置
は使用されず、その代わりに、ライン・マスクのフロン
ト・エンド（front end）及びライン・マスクのバツク
・エンドが併せて提出される。

設計者に利用可能な第２のオプシヨンは、ゲート・ア
レイ機能のみが使用されるゲート・アレイのみのチツプ
である。この場合、どのセルも標準セル・ブツクによつ
てマークされず、従つてすべてのセルはゲート・アレイ
・バツクグラウンドを受け入れる。ライン・マスクのフ
ロント・エンドの標準的な組はこのタイプのデザインと
して前もつて提出されており、ライン・マスクのバツク
・エンドのみが、ゲート・アレイ・デザインの場合に通
常であるように個性化される。

使用することのできる第３の設計オプシヨンは、標準
セルのみのブツクまたはマクロがデザインの第１のパス
に対して決定され、ライン・マスクのフロント・エンド
がその配置を反映するように提出される場合である。こ
れにおいては論理デザインが次にゲート・アレイのみの
機能を用いて完成され、これによりライン・レベルのフ
ロント・エンドが処理されている少し後にライン・マス
クのバツク・エンドが提出されるのを可能ならしめる。
このオプシヨンは設計者に、チツプ集積密度と、性能及
び論理デザイン補修時間についての最大の柔軟性を与え
るものである。というのは、設計者は、チツプの重要な
部分では最大の集積密度と性能を与えるように標準セル
・マクロを使用し、一方でデザインの残りの部分ではゲ
ート・アレイの補修時間を維持するようにすることがで
きるからである。

尚、第４図のフル・ゲート・アレイ・セルは３対のCM
OSデバイスを含んでいるけれども、もし望むなら、その
セルがより多い、あるいはより少ない対のデバイスを含
むようにしてもよい。また、第５図及び第６図に示す端
部セルは、ゲート・アレイ・セルの右端に配置されるも
のとして開示されているが、もちろん、その列はすべ
て、フル・ゲート・アレイ・セルを含み、第５図のセル
が列の左端に配置され、フル及び端部ゲート・アレイ・
セルがそれぞれ第４及び５図に示すゲート・アレイ・セ
ルの鏡像であるように設計されてもよい。

さらに、標準セルとゲート・アレイ・セルが混成され
るものとして開示されているけれども、ゲート・アレイ
・セルと同様に１つのセル境界から対向セル境界へ至る
活性回路領域を通常含むそのような所与のセルの一端に
あるフル・セルがその境界とその活性回路領域の間に配
置規則スペースの1/2のスペースを与えるようにその境
界をシフトされており、その境界と、その一端とは反対
側のセルの列の端に配置されている端部セルの活性回路
領域の間に配置規則スペースの1/2のスペースが設けら
れている限り、本発明の教示に従い共通半導体基板また
はチツプ上にセルまたはマクロの任意の組合せを混成し
得ることを理解されたい。

また、本発明は、行または列のみならず他の任意のセ
ルの直線配列に適用し得るものであることに留意された
い。

F.発明の効果 以上述べたように、この発明によれば、標準セルとゲ
ート・アレイ・セルとを共通チツプ上で混成させること
により、チツプ表面の集積密度とデバイスの性能を損う
ことなくハードウエア変更の柔軟性を与えることができ
る。

【図面の簡単な説明】

第１図は、標準セルを収容する半導体チツプの表面を図
式的に示す平面図、 第２図は、第１図の標準セルの拡大平面図、 第３図は、慣用的な境界をもつ従来技術のゲート・アレ
イ・セルの平面図、 第４図は、本発明に従う境界をもつフル・ゲート・アレ
イ・セルの平面図、 第５図は、本発明に従う境界をもつ端部ゲート・アレイ
・セルの平面図、 第６図は、標準セルとゲート・アレイ・セルの混成配置
を示す平面図、 第７図は、本発明に従い配置された標準セルとゲート・
アレイ・セルのI/O回路位置の混成配置を示す図、 第８図は、１つの標準セルI/O回路位置をあらわすより
詳細な平面図、 第９図は、１つのゲート・アレイ・セルI/O回路位置を
あらわすより詳細な平面図である。 10……チツプ、12……内部セル位置、14……外部セル位
置、16……ガード・リング。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ａ (72)発明者 ランス・アラン・マクアリスター アメリカ合衆国ヴアーモント州ウイリスト ン、サンダウン・ドライヴ12番地 (72)発明者 ロナルド・アラン・パイロ アメリカ合衆国ヴアーモント州サウス・バ ーリントン、125ケネデイ・ドライヴ、ジ ヨージタウン・コンドミニアムス２番地 (72)発明者 ガイ・レイモンド・リチヤードソン アメリカ合衆国ヴアーモント州ミルトン、 コブル・ヒル・ロード87番地 (72)発明者 デボラ・アン・ウエルバーン アメリカ合衆国ヴアーモント州コルチエス ター、ケロツグ・ロード、オーク・テラ ス・アパートメント２デイ番地

Claims (2)

【特許請求の範囲】
1. 【請求項１】（ａ）半導体チツプ内に、各々が境界をも
   つ複数個のセル位置を決定し、 （ｂ）上記セル位置のうちの選択されたセル位置に、上
   記境界から少くとも所定の距離だけ離隔して配置された
   活性回路領域を有する標準セル回路を形成し、 （ｃ）残りのセル位置のうちの選択されたセル位置にゲ
   ート・アレイ・セルを形成し、その際に、 （c-1）上記（ｃ）のゲート・アレイ・セルの活性回路
   領域がセル位置の一方の側の境界から少くとも上記所定
   の距離だけ離隔されるようにし、 （c-2）上記一方の側と反対側で上記（ｃ）のゲート・
   アレイ・セルに隣接するセルがゲート・アレイ・セルで
   ある場合には、上記（ｃ）のゲート・アレイ・セルの活
   性回路領域が前記反対側では境界なしで上記隣接するゲ
   ート・アレイ・セルの活性回路領域に延びるようにし、 （c-3）上記一方の側と反対側で上記（ｃ）のゲート・
   アレイ・セルに境界を接して隣接するセルが標準セルで
   ある場合には、上記（ｃ）のゲート・アレイ・セルの活
   性回路領域が前記反対側における境界から少くとも上記
   所定の距離だけ離隔されるように形成することを特徴と
   する、 論理チツプの製造方法。
2. 【請求項２】（ａ）半導体チツプ内に、各々が境界をも
   つ複数個のセル位置を決定し、 （ｂ）上記セル位置のうちの選択されたセル位置に、上
   記境界から少くとも所定の距離だけ離隔して配置された
   活性回路領域を有する標準セル回路を形成し、 （ｃ）残りのセル位置のうちの選択されたセル位置にゲ
   ート・アレイ・セルを形成し、その際に、 （c-1）上記（ｃ）のゲート・アレイ・セルのセル位置
   の一方の側で上記（ｃ）のゲート・アレイ・セルに境界
   を接して隣接するセルが標準セルである場合には、上記
   （ｃ）のゲート・アレイ・セルの活性回路領域が上記一
   方の側の境界から少くとも上記所定の距離だけ離隔され
   るようにし、 （c-2）上記一方の側と反対側で上記（ｃ）のゲート・
   アレイ・セルに境界を接して隣接するセルが標準セルで
   ある場合には、上記（ｃ）のゲート・アレイ・セルの活
   性回路領域が前記反対側における境界から少くとも上記
   所定の距離だけ離隔されるように形成することを特徴と
   する、 論理チツプの製造方法。