JPH0821845B2 - 3-state circuit - Google Patents
3-state circuitInfo
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- JPH0821845B2 JPH0821845B2 JP61226998A JP22699886A JPH0821845B2 JP H0821845 B2 JPH0821845 B2 JP H0821845B2 JP 61226998 A JP61226998 A JP 61226998A JP 22699886 A JP22699886 A JP 22699886A JP H0821845 B2 JPH0821845 B2 JP H0821845B2
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOSトランジスタを用いた３−ステート回路
に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention relates to a 3-state circuit using CMOS transistors.
I/O端子等に使用されている従来の３−ステート回路
を第３図に示す。これはDATA信号がQ5P,Q5N,Q6P,Q6Nで
構成される２入力NANDとQ7P,Q7N,Q8P,Q8Nで構成される
２入力NORのゲートに接続され、その２入力NANDの出力
が、Q9P,Q9Nで構成される出力インバータのＰ型MOSトラ
ンジスタのゲートに、２入力NORの出力が出力インバー
タのＮ型MOSトランジスタのゲートに接続されている。A conventional 3-state circuit used for I / O terminals and the like is shown in FIG. This is because the DATA signal is connected to the gate of 2-input NAND composed of Q5P, Q5N, Q6P, Q6N and 2-input NOR composed of Q7P, Q7N, Q8P, Q8N, and the output of the 2-input NAND is Q9P, The gate of the P-type MOS transistor of the output inverter composed of Q9N is connected to the output of the 2-input NOR to the gate of the N-type MOS transistor of the output inverter.
また２入力NAND及び２入力NORのもう一方のゲート
は、出力制御信号として、２入力NANDのゲートにはOE信
号が、２入力NORのゲートには▲▼信号が接続され
ている。The other gate of the 2-input NAND and the 2-input NOR is connected to the gate of the 2-input NAND and the signal of ▼ as the output control signal.
第３図においてOE信号をHighレベルにすると、▲
▼信号はLowレベルとなりQ6N,Q7Pは共にONする。この場
合、DATA信号をHighレベルにするとQ5N,Q8NがONしQ5P,Q
8PがOFFすることからQ9P,Q9Nのゲート電位はLowレベル
となり出力ＹはHighレベルとなる。またDATA信号をLow
レベルにするとQ5P,Q8PがONしQ5N,Q8NがOFFすることか
らQ9P,Q9Nのゲート電位はHighレベルとなり出力ＹはLow
レベルとなる。When the OE signal is set to High level in Fig. 3, ▲
▼ The signal becomes low level and both Q6N and Q7P are turned on. In this case, when the DATA signal is set to high level, Q5N and Q8N turn on and Q5P and Q
Since 8P is turned off, the gate potentials of Q9P and Q9N become low level and the output Y becomes high level. Also, set the DATA signal to Low
When set to level, Q5P and Q8P are turned on and Q5N and Q8N are turned off, so the gate potential of Q9P and Q9N becomes high level and output Y is low.
Level.
OE信号をLowレベルにすると、▲▼信号はHighレ
ベルとなりQ6P,Q7Nは共にONする。この場合、DATA信号
がHighレベルであっても、Lowレベルであっても、Q9Pの
ゲート電位はHighレベル,Q9Nのゲート電位はLowレベル
となり、Q9P,Q9Nは共にOFFになるため出力Ｙはハイイン
ピーダンスとなる。When the OE signal is set to low level, the ▲ ▼ signal becomes high level and both Q6P and Q7N are turned on. In this case, regardless of whether the DATA signal is at the high level or the low level, the gate potential of Q9P becomes the high level, the gate potential of Q9N becomes the low level, and both Q9P and Q9N are turned off, so the output Y is high. It becomes impedance.
従来３−ステート回路としては、出力インバータ及び
そのＰ型MOSトランジスタのゲートコントロール回路と
して、２入力NANDを、Ｎ型MOSトランジスタのゲートコ
ントロール回路として、２入力NORを使用している。す
なわち、ICに３−ステート端子があればMOSトランジス
タ素子は必ず10個使用することになる。As a conventional 3-state circuit, a 2-input NAND is used as a gate control circuit for an output inverter and its P-type MOS transistor, and a 2-input NOR is used as a gate control circuit for an N-type MOS transistor. In other words, if the IC has a 3-state terminal, 10 MOS transistor elements must be used.
毎年、CPU等LSIの高集積化が加速度的になされてお
り、それにつれて、端子数が増し、３−ステート端子も
増えてきているため、チップサイズに対する影響も無視
出来ない。特に、出力トランジスタは負荷が大きいた
め、チャンネル幅は大きくなり、必然的に出力トランジ
スタを駆動する。２入力NAND及び２入力NORのチャンネ
ル幅も大きくしなければならず、チップ上の専有面積も
他の内部回路に比べ大きくなってしまい、３−ステート
端子の多い品種は不利である。Every year, LSIs such as CPUs are being highly integrated, and the number of terminals is increasing and the number of 3-state terminals is also increasing, so the effect on the chip size cannot be ignored. In particular, since the output transistor has a large load, the channel width becomes large and inevitably drives the output transistor. The channel width of 2-input NAND and 2-input NOR must be increased, and the area occupied by the chip becomes larger than that of other internal circuits, which is disadvantageous for products with many 3-state terminals.
また、ゲートアレイにおいて、最近はI/O端子が増え
ており、３−ステート回路の専有面積が多くなってきて
いるため、他の機能へのMOSトランジスタ素子の利用率
が低くなり不利である。Further, in the gate array, the number of I / O terminals has recently increased, and the area occupied by the 3-state circuit has increased, which is disadvantageous because the utilization rate of the MOS transistor element for other functions is low.
本発明の目的は、MOSトランジスタ素子数を減ずるこ
とによりその専有面積を小さくした３−ステート回路の
専有面積が多くなってきているため、他の機能へのMOS
トランジスタ素子の利用率が低くなり不利である。An object of the present invention is to increase the exclusive area of a 3-state circuit in which the exclusive area is reduced by reducing the number of MOS transistor elements.
This is disadvantageous because the utilization factor of the transistor element is low.
本発明の目的は、MOSトランジスタ素子数を減ずるこ
とによりその専有面積を小さくした３−ステート回路を
提供するものである。An object of the present invention is to provide a 3-state circuit having a small occupied area by reducing the number of MOS transistor elements.
本発明は、第１〜第４のCMOSインバータを有しそれぞ
れのインバータは各１個のＰ型MOSトランジスタ及びＮ
型MOSトランジスタにより構成される３−ステート回路
において、第１のインバータのＰ型MOSトランジスタの
ソースを第１の電源に接続し、第１のインバータのＮ型
MOSトランジスタのソースを第３のインバータのＰ型MOS
トランジスタのソースと第３のインバータのＮ型MOSト
ランジスタのゲートに共通接続すると共に第２のコント
ロール信号の入力端子とし、第１のインバータのＰ型及
びＮ型トランジスタの各ドレインと第３のインバータの
Ｐ型MOSトランジスタのドレインを共通接続すると共に
第４のインバータのＰ型MOSトランジスタのゲートに接
続し、第２のインバータのＮ型MOSトランジスタのソー
スを第２の電源に接続し、第２のインバータのＰ型MOS
トランジスタのソースを第３のインバータのＮ型MOSト
ランジスタのソースと第３のインバータのＰ型MOSトラ
ンジスタのゲートに共通接続すると共に第１のコントロ
ール信号の入力端子とし、第２のインバータのＰ型及び
Ｎ型トランジスタの各ドレインと第３のインバータのＮ
型MOSトランジスタのドレインを共通接続すると共に第
４のインバータのＮ型MOSトランジスタのゲートに接続
し、第１のインバータのＰ型及びＮ型MOSトランジスタ
の各ゲートと第２のインバータのＰ型及びＮ型MOSトラ
ンジスタの各ゲートを共通接続すると共にデータ入力端
子とし、第４のインバータのＰ型MOSトランジスタのソ
ースを第１の電源に接続し、第４のインバータのＮ型MO
Sトランジスタのソースを第２の電源に接続し、第４の
インバータのＰ型及びＮ型MOSトランジスタの各ドレイ
ンを共通接続すると共に出力端子とすることにより構成
される。The present invention has first to fourth CMOS inverters, and each inverter has one P-type MOS transistor and one N-type MOS transistor.
In a 3-state circuit composed of MOS transistors, the source of the P-type MOS transistor of the first inverter is connected to the first power supply, and the N-type of the first inverter is connected.
The source of the MOS transistor is the P-type MOS of the third inverter.
The source of the transistor and the gate of the N-type MOS transistor of the third inverter are commonly connected and used as the input terminal of the second control signal, and the drains of the P-type and N-type transistors of the first inverter and the third inverter The drains of the P-type MOS transistors are commonly connected to the gate of the P-type MOS transistor of the fourth inverter, and the source of the N-type MOS transistor of the second inverter is connected to the second power source. P-type MOS
The source of the transistor is commonly connected to the source of the N-type MOS transistor of the third inverter and the gate of the P-type MOS transistor of the third inverter, and is also used as an input terminal for the first control signal. Each drain of the N-type transistor and N of the third inverter
The drains of the N-type MOS transistors are commonly connected to the gate of the N-type MOS transistor of the fourth inverter, and the gates of the P-type and N-type MOS transistors of the first inverter and the P-type and N-type of the second inverter are connected. -Type MOS transistors are commonly connected to each other and used as data input terminals, the source of the P-type MOS transistor of the fourth inverter is connected to the first power supply, and the N-type MO of the fourth inverter is connected.
The source of the S transistor is connected to the second power source, and the drains of the P-type and N-type MOS transistors of the fourth inverter are connected in common and used as an output terminal.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第２図は本発明の実施例の３−ステート回路の構成図
である。図に於いて、OE,▲▼（OEの反転信号）,DA
TAは入力端子,Yは出力端子,Q1P・Q1N・Q2P・Q2N・Q3P・
Q3N・Q4P・Q4NはMOSトランジスタでそれぞれ第１〜第４
のCMOSインバータを構成している。VCCは電源供給端子,
GNDは接地をそれぞれ示す。FIG. 2 is a configuration diagram of a 3-state circuit according to the embodiment of the present invention. In the figure, OE, ▲ ▼ (inversion signal of OE), DA
TA is an input terminal, Y is an output terminal, Q1P / Q1N / Q2P / Q2N / Q3P /
Q3N / Q4P / Q4N are MOS transistors, and they are 1st to 4th respectively.
It constitutes a CMOS inverter. VCC is the power supply terminal,
GND indicates ground respectively.
OE信号がHighレベルのとき、Q3PはOFFし、Q2Pのソー
ス側は、Highレベルとなる。またOE信号がHighレベルで
あることから、▲▼信号はLowレベルとなり、Q3Nは
OFFし、Q1Nのソース側はLowレベルとなる。When the OE signal is at high level, Q3P turns off and the source side of Q2P goes to high level. Also, since the OE signal is at high level, the ▲ ▼ signal goes to low level and Q3N
It turns off and the source side of Q1N goes low.
この状態において、DATA信号をLowレベルにすると、Q
1P及びQ2PはONし、Q1N,Q2NはOFFするため、Q4P及びQ4N
のゲート電位はHighレベルとなり、Q4PがOFFし、Q4NがO
Nするため、出力ＹはLowレベルとなる。In this state, when the DATA signal is set to low level, Q
1P and Q2P are turned on, and Q1N and Q2N are turned off, so Q4P and Q4N
Gate potential becomes High level, Q4P turns OFF, Q4N turns O
Since the output is N, the output Y is at low level.
また、DATA信号をHighレベルにすると、Q1P,Q2PはOFF
し、Q1N,Q2NがONすることから、Q4P,Q4Nのゲート電位は
Lowレベルとなり、Q4PがONし、Q4NがOFFするため、出力
ＹはHighレベルとなる。Also, when the DATA signal is set to high level, Q1P and Q2P are turned off.
However, since Q1N and Q2N are turned on, the gate potential of Q4P and Q4N is
Since it becomes Low level, Q4P is turned on and Q4N is turned off, the output Y becomes High level.
OE信号をLowレベルにすると、▲▼信号はHighレ
ベルとなりQ3P,Q3Nは共にONする。この場合、Q3Pのソー
ス側はOE信号に、Q3Nのソース側はOE信号に接続されて
いるため、DATA信号がHighレベルであっても、Lowレベ
ルであっても、Q4Pのゲート電位はHighレベル、Q4Nのゲ
ート電位はLowレベルとなり、共にOFFとなるため出力Ｙ
はハイインピーダンスとなる。When the OE signal is set to low level, the ▲ ▼ signal becomes high level and both Q3P and Q3N are turned on. In this case, since the source side of Q3P is connected to the OE signal and the source side of Q3N is connected to the OE signal, the gate potential of Q4P is at the High level regardless of whether the DATA signal is at High level or Low level. , Q4N gate potential becomes Low level and both are OFF, so output Y
Becomes high impedance.
第２図の本発明の実施例と第１図の参考例との違い
は、Q3P及びQ4Nの接続であり、参考例ではQ3Pのソース
側がVCCに、Q3Nのソース側がGNDに接続されているのに
対し、本実施例ではQ3Pのソース側がOE信号に、Q3Nのソ
ース側がOE信号に接続されている。The difference between the embodiment of the present invention in FIG. 2 and the reference example in FIG. 1 is the connection of Q3P and Q4N. In the reference example, the source side of Q3P is connected to VCC and the source side of Q3N is connected to GND. On the other hand, in this embodiment, the source side of Q3P is connected to the OE signal and the source side of Q3N is connected to the OE signal.
上記の実施例に示すようにすれば第３図の従来例に較
べてトランジスタが２個少なくて同等の機能を有するこ
とが明らかである。It is apparent that the above-mentioned embodiment has the same function with two transistors less than the conventional example shown in FIG.
以上説明したように、本発明による３−ステート回路
では、従来の３−ステート回路に比べて、MOSトランジ
スタ素子は２個少なくなるため、３−ステート端子の多
い品種に対し、チップサイズの減少あるいは、同一チッ
プサイズにおける他の機能へのMOSトランジスタ素子の
利用率が高くなり、有利である。As described above, the 3-state circuit according to the present invention has two fewer MOS transistor elements than the conventional 3-state circuit. Advantageously, the utilization rate of the MOS transistor element for other functions in the same chip size is increased.
第１図は参考例を示す図、第２図は本発明の実施例であ
る３−ステート回路の回路構成図、第３図は従来例であ
る３−ステート回路の回路構成図である。 OE,▲▼（OEの反転信号）,DATA……入力端子、Ｙ…
…出力端子、Q1P,Q1N,Q2P,Q2N,Q3P,Q3N,Q4P,Q4N,Q5P,Q5
N,Q6P,Q6N,Q7P,Q7N,Q8P,Q8N,Q9P,Q9N……MOSトランジス
タ、VCC……電源供給端子、GND……接地。FIG. 1 is a diagram showing a reference example, FIG. 2 is a circuit configuration diagram of a 3-state circuit which is an embodiment of the present invention, and FIG. 3 is a circuit configuration diagram of a 3-state circuit which is a conventional example. OE, ▲ ▼ (OE inverted signal), DATA …… input terminal, Y…
… Output terminal, Q1P, Q1N, Q2P, Q2N, Q3P, Q3N, Q4P, Q4N, Q5P, Q5
N, Q6P, Q6N, Q7P, Q7N, Q8P, Q8N, Q9P, Q9N …… MOS transistor, VCC …… Power supply terminal, GND …… Ground.
Claims (1)
ぞれのインバータは各１個のＰ型MOSトランジスタ及び
Ｎ型MOSトランジスタにより構成される３−ステート回
路において、第１のインバータのＰ型MOSトランジスタ
のソースを第１の電源に接続し、第１のインバータのＮ
型MOSトランジスタのソースを第３のインバータのＰ型M
OSトランジスタのソースと第３のインバータのＮ型MOS
トランジスタのゲートに共通接続すると共に第２のコン
トロール信号の入力端子とし、第１のインバータのＰ型
及びＮ型トランジスタの各ドレインと第３のインバータ
のＰ型MOSトランジスタのドレインを共通接続すると共
に第４のインバータのＰ型MOSトランジスタのゲートに
接続し、第２のインバータのＮ型MOSトランジスタのソ
ースを第２の電源に接続し、第２のインバータのＰ型MO
Sトランジスタのソースを第３のインバータのＮ型MOSト
ランジスタのソースと第３のインバータのＰ型MOSトラ
ンジスタのゲートに共通接続すると共に第１のコントロ
ール信号の入力端子とし、第２のインバータのＰ型及び
Ｎ型トランジスタの各ドレインと第３のインバータのＮ
型MOSトランジスタのドレインを共通接続すると共に第
４のインバータのＮ型MOSトランジスタのゲートに接続
し、第１のインバータのＰ型及びＮ型MOSトランジスタ
の各ゲートと第２のインバータのＰ型及びＮ型MOSトラ
ンジスタの各ゲートを共通接続すると共にデータ入力端
子とし、第４のインバータのＰ型MOSトランジスタのソ
ースを第１の電源に接続し、第４のインバータのＮ型MO
Sトランジスタのソースを第２の電源に接続し、第４の
インバータのＰ型及びＮ型MOSトランジスタの各ドレイ
ンを共通接続すると共に出力端子とすることを特徴とす
る３−ステート回路。1. A three-state circuit having first to fourth CMOS inverters, each inverter being composed of one P-type MOS transistor and one N-type MOS transistor, and a P-type of the first inverter. The source of the MOS transistor is connected to the first power supply, and N of the first inverter is connected.
Type MOS transistor source is the P-type M of the third inverter
Source of OS transistor and N-type MOS of third inverter
The gates of the transistors are commonly connected and used as an input terminal for the second control signal, and the drains of the P-type and N-type transistors of the first inverter and the drains of the P-type MOS transistors of the third inverter are commonly connected and 4 is connected to the gate of the P-type MOS transistor of the inverter, the source of the N-type MOS transistor of the second inverter is connected to the second power supply, and the P-type MO of the second inverter is connected.
The source of the S transistor is commonly connected to the source of the N-type MOS transistor of the third inverter and the gate of the P-type MOS transistor of the third inverter, and is also used as the input terminal of the first control signal, and the P-type of the second inverter is used. And each drain of the N-type transistor and N of the third inverter
The drains of the N-type MOS transistors are commonly connected to the gate of the N-type MOS transistor of the fourth inverter, and the gates of the P-type and N-type MOS transistors of the first inverter and the P-type and N-type of the second inverter are connected. -Type MOS transistors are commonly connected to each other and used as data input terminals, the source of the P-type MOS transistor of the fourth inverter is connected to the first power supply, and the N-type MO of the fourth inverter is connected.
A 3-state circuit characterized in that the source of the S-transistor is connected to a second power supply, and the drains of the P-type and N-type MOS transistors of the fourth inverter are commonly connected and used as an output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226998A JPH0821845B2 (en) | 1986-09-24 | 1986-09-24 | 3-state circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226998A JPH0821845B2 (en) | 1986-09-24 | 1986-09-24 | 3-state circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6380621A JPS6380621A (en) | 1988-04-11 |
| JPH0821845B2 true JPH0821845B2 (en) | 1996-03-04 |
Family
ID=16853909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61226998A Expired - Lifetime JPH0821845B2 (en) | 1986-09-24 | 1986-09-24 | 3-state circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821845B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61173519A (en) * | 1985-01-28 | 1986-08-05 | Sharp Corp | Tri-state circuit |
-
1986
- 1986-09-24 JP JP61226998A patent/JPH0821845B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6380621A (en) | 1988-04-11 |
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