JPH0824126B2 - Bipolar transistor and manufacturing method thereof - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000012535 impurity Substances 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 23
- 238000000605 extraction Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 23
- 239000013078 crystal Substances 0.000 claims 2
- 239000002344 surface layer Substances 0.000 claims 2
- 238000005468 ion implantation Methods 0.000 description 8
- 239000001301 oxygen Substances 0.000 description 8
- 229910052760 oxygen Inorganic materials 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- -1 oxygen ions Chemical class 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910001297 Zn alloy Inorganic materials 0.000 description 1
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- SAOPTAQUONRHEV-UHFFFAOYSA-N gold zinc Chemical compound [Zn].[Au] SAOPTAQUONRHEV-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、バイポーラトランジスタおよびその製造方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar transistor and its manufacturing method.
従来の技術 半導体装置の動向は、高密度集積化と高速化・高周波
化にある。バイポーラトランジスタにおいて、高周波化
を考える場合の基本的性能因子の一つに最大発振周波数
fmaxがある。fmaxは一般につぎの式で表わされる。2. Description of the Related Art Trends in semiconductor devices include high-density integration, high speed, and high frequency. The maximum oscillation frequency is one of the basic performance factors when considering higher frequencies in bipolar transistors.
There is fmax. fmax is generally expressed by the following equation.
（fmax）２＝fT/（８πRb Cbc） ……（１） ここで、fTは最大遮断周波数、Rbはベース抵抗、Cbc
はベース・コレクタ間容量である。従って、Cbcの低減
はバイポーラトランジスタにおける高周波化の必要事項
である。(Fmax) 2 = f T / (8πRb Cbc) (1) where f T is the maximum cutoff frequency, Rb is the base resistance, and Cbc
Is the capacitance between the base and collector. Therefore, reduction of Cbc is a requirement for higher frequency in bipolar transistors.
最近高周波デバイスとして、シリコンよりも速い電子
移動度を有する砒化ガリウム系を用いたヘテロ接合バイ
ポーラトランジスタが注目されている。このヘテロ接合
バイポーラトランジスタでは、外部ベース領域直下のコ
レクタ層のキャリアをイオン注入で減少させて半絶縁化
し、その領域の接合容量をなくすことで、Cbcを低減し
ていた。その例を第３図に示す。Recently, as a high frequency device, a heterojunction bipolar transistor using a gallium arsenide system having an electron mobility faster than that of silicon has been attracting attention. In this heterojunction bipolar transistor, Cbc is reduced by reducing the carriers in the collector layer immediately below the external base region by ion implantation to make it semi-insulating and eliminating the junction capacitance in that region. An example thereof is shown in FIG.
半導体基板１上に、ｎ型不純物を高濃度に含有したコ
レクタコンタクト層２、ｎ型不純物を含有したコレクタ
層３、ｐ型不純物を高濃度に含有したベース層４、ヘテ
ロ接合を形成するためにベース層よりも大きい禁制帯幅
を有する半導体からなる、ｎ型不純物を含有したエミッ
タ層５およびｎ型不純物を高濃度に含有したエミッタコ
ンタクト層６が順に形成され、各層上にオーミック接触
するコレクタ電極12、ベース電極14およびエミッタ電極
16がそれぞれ形成されている。また、外部ベース領域直
下のコレクタ層にはイオン注入によりキャリアの低減さ
れた半絶縁化層10形成されている。例えば第18回固体素
子・材料コンファレンス、LN−Ｄ−９−３ 1986年。To form a collector contact layer 2 containing a high concentration of n-type impurities, a collector layer 3 containing an n-type impurity, a base layer 4 containing a high concentration of p-type impurities, and a heterojunction on a semiconductor substrate 1. An emitter layer 5 containing an n-type impurity and an emitter contact layer 6 containing a high concentration of the n-type impurity, which are made of a semiconductor having a forbidden band width larger than that of the base layer, are sequentially formed, and a collector electrode in ohmic contact with each layer. 12, base electrode 14 and emitter electrode
16 are formed respectively. Further, a semi-insulating layer 10 in which carriers are reduced by ion implantation is formed in the collector layer immediately below the external base region. For example, 18th Solid State Device and Materials Conference, LN-D-9-3 1986.
発明が解決しようとする問題点 しかし上記のような構成では、半絶縁化層の下にコレ
クタ電極用の引出し層であるコレクタコンタクト層が存
在するために、外部ベース領域直下に依然として、その
ベース領域とコレクタコンタクト層を電極とする平行平
板コンデンサーのような浮遊容量が存在する。従って、
Cbcの低減には構造上の限界があり、トランジスタをよ
り高周波化する上で問題であった。Problems to be Solved by the Invention However, in the above structure, since the collector contact layer, which is the extraction layer for the collector electrode, exists below the semi-insulating layer, the base region is still immediately below the external base region. There is stray capacitance such as a parallel plate capacitor having a collector contact layer as an electrode. Therefore,
There is a structural limit to the reduction of Cbc, which is a problem in increasing the frequency of transistors.
本発明は、上記の問題点を大きく改良するもので、外
部ベース領域直下の浮遊容量を解消する構成を有し、Cb
cを構造上ほとんど最小にするバイポーラトランジスタ
と、その製造方法を提供することを目的とする。The present invention greatly improves the above problems, and has a configuration that eliminates the stray capacitance immediately below the external base region.
It is an object of the present invention to provide a bipolar transistor that minimizes c in structure and a manufacturing method thereof.
問題点を解決するための手段 上記問題点を解決するため、本発明のバイポーラトラ
ンジスタは、半絶縁性基板と、前記基板上に形成され
た、第１の導電型の不純物を高濃度に含有したコレクタ
コンタクト領域と、前記コレクタコンタクト領域上に形
成された、第１の導電型の不純物を含有したコレクタ領
域と、前記コレクタ領域上に形成された、第２の導電型
の不純物を高濃度に含有したベース領域と、前記ベース
領域上に形成された、第１の導電型の不純物を含有した
エミッタ領域と、前記エミッタ領域上に形成されたエミ
ッタ電極と、前記エミッタ電極の両側に隣接した、ベー
ス電極取り出し部である外部ベース領域と、前記外部ベ
ース領域直下に形成され、前記半絶縁性基板にまで到達
する半絶縁性領域とを備え、前記コレクタコンタクト領
域は、前記エミッタ電極の引き出し方向に対して反対方
向に引き出され、かつ、前記ベース領域から前記外部ベ
ース領域の方向に対してほぼ垂直に引き出されたバイポ
ーラトランジスタとする。Means for Solving the Problems In order to solve the above problems, a bipolar transistor of the present invention contains a semi-insulating substrate and a high concentration of a first conductivity type impurity formed on the substrate. A collector contact region, a collector region formed on the collector contact region and containing a first conductivity type impurity, and a second concentration formed on the collector region and containing a second conductivity type impurity at a high concentration. A base region, an emitter region containing an impurity of the first conductivity type formed on the base region, an emitter electrode formed on the emitter region, and a base adjacent to both sides of the emitter electrode. The collector contact includes an external base region that is an electrode take-out portion and a semi-insulating region that is formed immediately below the external base region and reaches the semi-insulating substrate. The active region is a bipolar transistor that is extended in a direction opposite to the direction in which the emitter electrode is extended and that is extended substantially perpendicularly from the base region to the direction of the external base region.
また、半絶縁性基板上に、第１の導電型の不純物を高
濃度に含有したコレクタコンタクト層と、第１の導電型
の不純物を含有したコレクタ層と、第２の導電型の不純
物を高濃度に含有したベース層と、第１の導電型の不純
物を含有したエミッタ層とを含む多層膜を結晶成長する
工程と、前記多層膜上にマスクを形成し、前記マスクの
周辺の表面層から少なくとも前記ベース層までの半絶縁
化させる第１の半絶縁性領域を形成する工程と、前記エ
ミッタ層上から前記第１の半絶縁性領域に延びるように
ダミーエミッタを形成する工程と、前記ダミーエミッタ
をマスクとして、周辺の前記エミッタ層をエッチング除
去して前記ベース層を露出させ、エミッタ領域を形成す
る工程と、前記ダミーエミッタをマスクとして、前記エ
ミッタ領域の両側の前記ベース層直下の層から前記半絶
縁性基板に到達するまでを半絶縁化する第２の半絶縁性
領域を形成して、前記コレクタコンタクト層が前記ダミ
ーエミッタの方向と反対方向に延びるようにする工程
と、前記ダミーエミッタの残った部位をパターン反転
し、エミッタ電極を形成する工程と、前記エミッタ電極
をマスクとして、前記ダミーエミッタの方向とは垂直方
向の前記ベース層上にベース電極を形成する工程と、を
備えたバイポーラトランジスタの製造方法とする。Further, on the semi-insulating substrate, a collector contact layer containing a high concentration of a first conductivity type impurity, a collector layer containing a first conductivity type impurity, and a second conductivity type impurity are included. A step of crystal-growing a multilayer film including a base layer containing a high concentration and an emitter layer containing an impurity of a first conductivity type; forming a mask on the multilayer film; Forming a first semi-insulating region at least up to the base layer for semi-insulation; forming a dummy emitter extending from above the emitter layer to the first semi-insulating region; Using the emitter as a mask, the peripheral emitter layer is removed by etching to expose the base layer to form an emitter region, and the dummy emitter is used as a mask to form a mask on both sides of the emitter region. A second semi-insulating region that semi-insulates from the layer immediately below the base layer to the semi-insulating substrate is formed so that the collector contact layer extends in a direction opposite to the direction of the dummy emitter. And a step of pattern-reversing the remaining portion of the dummy emitter to form an emitter electrode, and using the emitter electrode as a mask, forming a base electrode on the base layer in a direction perpendicular to the direction of the dummy emitter. And a process for manufacturing a bipolar transistor.
さらに、エミッタとコレクタを入れ換えた構造にも適
用できる。Further, it can be applied to a structure in which the emitter and the collector are exchanged.
作用 上記構成のバイポーラトランジスタは、コレクタコン
タクト領域の延長方向と外部ベース領域の延長方向とが
垂直になっており、それらの領域の重なりがほとんどな
いので、ベース・コレクタ間の寄生容量を低減すること
ができ、構造上、Cbcをほとんど最小にでき、従来の構
成によるバイポーラトランジスタよりもさらにCbcを低
減でき、構造上ほとんど最小にするため、トランジスタ
の高周波化に大きく貢献する。かつ、上記構成は基板側
にエミッタ層を有する、エミッタとコレクタの位置が逆
転したトランジスタにおいても、さらに、npn型あるい
はpnp型トランジスタいずれでも同様に適用しうる。Action In the bipolar transistor with the above structure, the extension direction of the collector contact region and the extension direction of the external base region are perpendicular to each other, and there is almost no overlap between these regions, so the parasitic capacitance between the base and collector should be reduced. The Cbc can be minimized structurally, the Cbc can be further reduced compared to the bipolar transistor having the conventional configuration, and the structure can be minimized, which greatly contributes to the high frequency operation of the transistor. In addition, the above-described structure can be similarly applied to a transistor having an emitter layer on the substrate side and in which the positions of the emitter and the collector are reversed, and further, any npn-type or pnp-type transistor.
実施例 以下、本発明の一実施例を第１図、第２図に基づいて
説明する。Embodiment An embodiment of the present invention will be described below with reference to FIGS. 1 and 2.
第１図（ａ）〜（ｅ）は、本発明の一実施例における
砒化ガリウム系npn型バイポーラトランジスタの製造方
法を示す断面図である。第２図は完成した上記トランジ
スタを、鉛直方向から見たときの構成図である。まず、
半絶縁性砒化ガリウム基板31上に、ｎ型不純物を高濃度
に含有したコレクタコンタクト層32、ｎ型不純物を含有
したコレクタ層33、ｐ型不純物を高濃度に含有したベー
ス層34、ｎ型不純物を含有したエミッタ層35、およびｎ
型不純物を高濃度に含有したエミッタコンタクト層36を
順に膜成長により形成し、エミッタコンタクト層36の上
に金属マスク77を形成して、周辺に酸素イオンが少なく
ともコレクタ層33まで到達するように注入し、第一酸素
イオン注入層71を形成する。（第１図（ａ）） 次に、
シリコンの酸化膜等を用いて、ダミーエミッタ75を上記
第一酸素イオン注入層71にまたがるように細長く形成
し、上記ダミーエミッタ75をマスクとして湿式エッチン
グでベース層34を露出する。続いて、酸素イオンが上記
ベース層34を通過して、上記コレクタ層33から少なくと
も上記半絶縁性砒化ガリウム基板31まで到達するように
深く注入し、第二酸素イオン注入層72を形成する。（第
１図（ｂ）） 熱処理により、外部ベース領域の結晶性
を回復させた後、レジストマスクを用いた湿式エッチン
グにより、上記第一酸素イオン注入層71に張り出したダ
ミーエミッタ75の一方を除去し、続いてレジスト79を全
面に塗り平坦にして、乾式エッチングによりダミーエミ
ッタ75の頭出し行い、湿式エッチングでダミーエミッタ
75を除去する。このとき同時に、エミッタ電極引出し方
向と反対側に、コレクタ電極82が形成される領域のパタ
ーン形成を行い、湿式エッチングを用いてその領域を、
上記のコレクタコンタクト層32まで露出する。（第１図
（ｃ）および第２図） 全面に金ゲルマニウム合金系を
蒸着して、上記レジスト79を除去し、熱処理することに
より、エミッタ電極86およびコレクタ電極82を同時に形
成する。さらに、金属マスク78を用いて水素イオンを周
辺に注入し、水素イオン注入層73を形成して素子間分離
を行う。（第１図（ｄ）） 金属マスク78を除去した後
に金亜鉛系合金を蒸着し、最後にベース電極84を形成す
る。（第１図（ｅ）） 以上のようにして、本実施例におけるnpn型バイポー
ラトランジスタが完成する。1 (a) to 1 (e) are cross-sectional views showing a method for manufacturing a gallium arsenide-based npn-type bipolar transistor in one embodiment of the present invention. FIG. 2 is a block diagram of the completed transistor as viewed from the vertical direction. First,
On a semi-insulating gallium arsenide substrate 31, a collector contact layer 32 containing a high concentration of n-type impurities, a collector layer 33 containing an n-type impurity, a base layer 34 containing a high concentration of p-type impurities, and an n-type impurity. An emitter layer 35 containing n, and n
An emitter contact layer 36 containing a high concentration of type impurities is sequentially formed by film growth, a metal mask 77 is formed on the emitter contact layer 36, and oxygen ions are implanted to the periphery so that at least the collector layer 33 is reached. Then, the first oxygen ion-implanted layer 71 is formed. (FIG. 1 (a)) Next,
A dummy emitter 75 is formed in an elongated shape using a silicon oxide film or the like so as to straddle the first oxygen ion implantation layer 71, and the base layer 34 is exposed by wet etching using the dummy emitter 75 as a mask. Then, oxygen ions are deeply implanted so as to pass through the base layer 34 and reach the at least the semi-insulating gallium arsenide substrate 31 from the collector layer 33 to form a second oxygen ion-implanted layer 72. (FIG. 1 (b)) After recovering the crystallinity of the external base region by heat treatment, one of the dummy emitters 75 protruding to the first oxygen ion implantation layer 71 is removed by wet etching using a resist mask. Then, the entire surface is coated with a resist 79, the dummy emitters 75 are cued by dry etching, and the dummy emitters are wet-etched.
Remove 75. At this time, at the same time, pattern formation is performed on a region where the collector electrode 82 is formed on the side opposite to the emitter electrode extraction direction, and the region is formed by wet etching.
The collector contact layer 32 is exposed. (FIG. 1 (c) and FIG. 2) A gold germanium alloy system is vapor-deposited on the entire surface, the resist 79 is removed, and heat treatment is performed to simultaneously form the emitter electrode 86 and the collector electrode 82. Further, hydrogen ions are implanted into the periphery by using the metal mask 78 to form a hydrogen ion implantation layer 73 to perform element isolation. (FIG. 1 (d)) After removing the metal mask 78, a gold-zinc alloy is vapor-deposited, and finally the base electrode 84 is formed. (FIG. 1 (e)) As described above, the npn-type bipolar transistor in this embodiment is completed.
上記構成におけるコレクタ電極の引出し方向を、エミ
ッタ電極の引出し方向にとることも可能で、この場合は
コレクタ電極も形成できるように、ダミーエミッタを少
し伸張すればよい。The extraction direction of the collector electrode in the above configuration may be set to the extraction direction of the emitter electrode. In this case, the dummy emitter may be slightly extended so that the collector electrode can also be formed.
上記構成を、より高周波特性に優れたヘテロ接合バイ
ポーラトランジスタに用いることもでき、この場合は膜
成長の時にベース層に用いた半導体よりも大きな禁制帯
幅を有する半導体をエミッタ層に用いればよい。また同
様に、基板側にエミッタ層を有する、エミッタとコレク
タの位置が逆転したトランジスタにおいても、あるいは
pnp型トランジスタにおいても適用しうる。The above structure can be used for a heterojunction bipolar transistor having more excellent high frequency characteristics. In this case, a semiconductor having a band gap larger than that of the semiconductor used for the base layer at the time of film growth may be used for the emitter layer. Similarly, in a transistor having an emitter layer on the substrate side and the emitter and collector positions reversed, or
It can also be applied to pnp type transistors.
発明の効果 以上に記したように、本発明の構成のバイポーラトラ
ンジスタは、コレクタコンタクト領域がエミッタ電極と
反対方向に引き出され、かつ、ベール領域の引き出し方
向と垂直になり、コレクタコンタクト領域と外部ベース
領域との重なりがほとんどないので、エミッタ層の両側
に隣接する、ベース電極取り出し部である外部ベース領
域直下に、その領域の下の層から半絶縁性基板に到達す
るまで深くイオン注入してキャリアを減少させ、半絶縁
化層を形成することができるので、外部ベース領域直下
の浮遊容量を解消する。このことは、バイポーラトラン
ジスタの高周波化において問題となるCbcをさらに低減
し、構造上ほとんど最小にする。かつ、上記構成は基板
側にエミッタ層を有する、エミッタとコレクタの位置が
逆転したトランジスタにおいても適用可能で、この場合
はベース・エミッタ間容量Cbeが構造上ほとんど最小と
なる。As described above, in the bipolar transistor having the structure of the present invention, the collector contact region is extracted in the direction opposite to the emitter electrode and is perpendicular to the extraction direction of the bale region, and the collector contact region and the external base are formed. Since there is almost no overlap with the region, ions are deeply implanted directly below the external base region, which is the base electrode extraction part, on both sides of the emitter layer until the semi-insulating substrate is reached from the layer below that region. Can be reduced and a semi-insulating layer can be formed, so that the stray capacitance immediately below the external base region is eliminated. This further reduces Cbc, which is a problem in high frequency bipolar transistors, and minimizes the structure. Moreover, the above-described structure can be applied to a transistor having an emitter layer on the substrate side and in which the positions of the emitter and the collector are reversed, and in this case, the capacitance Cbe between the base and the emitter is almost minimum in structure.
第１図（ａ）〜（ｅ）は、本発明の一実施例におけるト
ランジスタの製造方法を示す断面図、第２図は完成した
上記トランジスタを、鉛直方向から見たときの構成図、
第３図は従来のトランジスタの構成を示す断面図であ
る。 31……半絶縁性砒化ガリウム基板、32……コレクタコン
タクト層、33……コレクタ層、44……ベース層、35……
エミッタ層、36……エミッタコンタクト層、71……第一
酸素イオン注入層、72……第二酸素イオン注入層、73…
…水素イオン注入層、75……ダミーエミッタ、77,78…
…金属マスク、79……レジスト、82……コレクタ電極、
84……ベース電極、86……エミッタ電極。1 (a) to 1 (e) are cross-sectional views showing a method of manufacturing a transistor according to an embodiment of the present invention, and FIG. 2 is a configuration diagram of the completed transistor as seen from a vertical direction,
FIG. 3 is a sectional view showing the structure of a conventional transistor. 31 …… Semi-insulating gallium arsenide substrate, 32 …… Collector contact layer, 33 …… Collector layer, 44 …… Base layer, 35 ……
Emitter layer, 36 ... Emitter contact layer, 71 ... First oxygen ion implantation layer, 72 ... Second oxygen ion implantation layer, 73 ...
… Hydrogen ion implantation layer, 75… Dummy emitter, 77, 78…
… Metal mask, 79 …… Resist, 82 …… Collector electrode,
84: Base electrode, 86: Emitter electrode.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−210669（ＪＰ，Ａ) 特開 昭62−49662（ＪＰ，Ａ) 特開 昭60−95969（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of front page (56) Reference JP-A-59-210669 (JP, A) JP-A-62-49662 (JP, A) JP-A-60-95969 (JP, A)
Claims (4)
度に含有したコレクタコンタクト領域と、 前記コレクタコンタクト領域上に形成された、第１の導
電型の不純物を含有したコレクタ領域と、 前記コレクタ領域上に形成された、第２の導電型の不純
物を高濃度に含有したベース領域と、 前記ベース領域上に形成された、第１の導電型の不純物
を含有したエミッタ領域と、 前記エミッタ領域上に形成されたエミッタ電極と、 前記エミッタ電極の両側に隣接した、ベース電極取り出
し部である外部ベース領域と、 前記外部ベース領域直下に形成され、前記半絶縁性基板
にまで到達する半絶縁性領域とを備え、 前記コレクタコンタクト領域は、前記エミッタ電極の引
き出し方向に対して反対方向に引き出され、かつ、前記
ベース領域から前記外部ベース領域の方向に対してほぼ
垂直に引き出されたことを特徴とするバイポーラトラン
ジスタ。1. A semi-insulating substrate, a collector contact region formed on the substrate and containing a high concentration of an impurity of a first conductivity type, and a first contact region formed on the collector contact region. A collector region containing an impurity of a conductive type, a base region formed on the collector region and containing a high concentration of an impurity of a second conductive type, and a first conductive film formed on the base region. An impurity-containing emitter region, an emitter electrode formed on the emitter region, an external base region that is a base electrode lead-out portion that is adjacent to both sides of the emitter electrode, and is formed immediately below the external base region. A semi-insulating region reaching the semi-insulating substrate, the collector contact region extending in a direction opposite to a direction in which the emitter electrode extends. And bipolar transistors, characterized in that drawn substantially perpendicular to the direction of the external base region from the base region.
度に含有したエミッタコンタクト領域と、 前記エミッタコンタクト領域上に形成された、第１の導
電型の不純物を含有したエミッタ領域と、 前記エミッタ領域上に形成された、第２の導電型の不純
物を高濃度に含有したベース領域と、 前記ベース領域上に形成された、第１の導電型の不純物
を含有したコレクタ領域と、 前記コレクタ領域上に形成されたコレクタ電極と、 前記コレクタ電極の両側に隣接した、ベース電極取り出
し部である外部ベース領域と、 前記外部ベース領域直下に形成され、前記半絶縁性基板
にまで到達する半絶縁性領域とを備え、 前記エミッタコンタクト領域は、前記コレクタ電極の引
き出し方向に対して反対方向に引き出され、かつ、前記
ベース領域から前記外部ベース領域の方向に対してほぼ
垂直に引き出されたことを特徴とするバイポーラトラン
ジスタ。2. A semi-insulating substrate, an emitter contact region formed on the substrate and containing an impurity of a first conductivity type in a high concentration, and a first contact region formed on the emitter contact region. An emitter region containing a conductivity type impurity, a base region containing a high concentration of a second conductivity type impurity formed on the emitter region, and a first conductivity formed on the base region. A collector region containing a type impurity, a collector electrode formed on the collector region, an external base region that is a base electrode extraction portion adjacent to both sides of the collector electrode, and is formed immediately below the external base region. A semi-insulating region reaching the semi-insulating substrate, the emitter contact region extending in a direction opposite to a direction in which the collector electrode extends. And bipolar transistors, characterized in that drawn substantially perpendicular to the direction of the external base region from the base region.
を高濃度に含有したコレクタコンタクト層と、第１の導
電型の不純物を含有したコレクタ層と、第２の導電型の
不純物を高濃度に含有したベース層と、第１の導電型の
不純物を含有したエミッタ層とを含む多層膜を結晶成長
する工程と、 前記多層膜上にマスクを形成し、前記マスクの周辺の表
面層から少なくとも前記ベース層までの半絶縁化させる
第１の半絶縁性領域を形成する工程と、 前記エミッタ層上から前記第１の半絶縁性領域に延びる
ようにダミーエミッタを形成する工程と、 前記ダミーエミッタをマスクとして、周辺の前記エミッ
タ層をエッチング除去して前記ベース層を露出させ、エ
ミッタ領域を形成する工程と、 前記ダミーエミッタをマスクとして、前記エミッタ領域
の両側の前記ベース層直下の層から前記半絶縁性基板に
到達するまでを半絶縁化する第２の半絶縁性領域を形成
して、前記コレクタコンタクト層が前記ダミーエミッタ
の方向と反対方向に延びるようにする工程と、 前記ダミーエミッタの残った部位をパターン反転し、エ
ミッタ電極を形成する工程と、 前記エミッタ電極をマスクとして、前記ダミーエミッタ
の方向とは垂直方向の前記ベース層上にベース電極を形
成する工程と、 を備えたことを特徴とするバイポーラトランジスタの製
造方法。3. A semi-insulating substrate, a collector contact layer containing a high concentration of a first conductivity type impurity, a collector layer containing a first conductivity type impurity, and a second conductivity type impurity. Crystal growth of a multilayer film including a base layer containing a high concentration of impurities and an emitter layer containing an impurity of a first conductivity type; forming a mask on the multilayer film; Forming a first semi-insulating region from the surface layer to at least the base layer to be semi-insulating; forming a dummy emitter extending from above the emitter layer to the first semi-insulating region Etching the peripheral emitter layer by using the dummy emitter as a mask to expose the base layer to form an emitter region, and using the dummy emitter as a mask, the emitter region Second semi-insulating regions are formed to semi-insulate the layers from immediately below the base layer to the semi-insulating substrate on both sides of the collector contact layer in the direction opposite to the direction of the dummy emitter. A step of extending the pattern, a step of pattern-reversing the remaining portion of the dummy emitter to form an emitter electrode, and a step of using the emitter electrode as a mask to form a base on the base layer in a direction perpendicular to the direction of the dummy emitter. A method of manufacturing a bipolar transistor, comprising: a step of forming an electrode.
を高濃度に含有したエミッタコンタクト層と、第１の導
電型の不純物を含有したエミッタ層と、第２の導電型の
不純物を高濃度に含有したベース層と、第１の導電型の
不純物を含有したコレクタ層とを含む多層膜を結晶成長
する工程と、 前記多層膜上にマスクを形成し、前記マスクの周辺の表
面層から少なくとも前記ベース層までを半絶縁化させる
第１の半絶縁性領域を形成する工程と、 前記コレクタ層上から前記第１の半絶縁性領域に延びる
ようにダミーコレクタを形成する工程と、 前記ダミーコレクタをマスクとして、周辺の前記コレク
タ層をエッチング除去して前記ベース層を露出させ、コ
レクタ領域を形成する工程と、 前記ダミーコレクタをマスクとして、前記コレクタ領域
の両側の前記ベース層直下の層から前記半絶縁性基板に
到達するまでを半絶縁化する第２の半絶縁性領域を形成
して、前記エミッタコンタクト層が前記ダミーコレクタ
の方向と反対方向に延びるようにする工程と、 前記ダミーコレクタの残った部位をパターン反転し、コ
レクタ電極を形成する工程と、 前記コレクタ電極をマスクとして、前記ダミーコレクタ
の方向とは垂直方向の前記ベース層上にベース電極を形
成する工程と、 を備えたことを特徴とするバイポーラトランジスタの製
造方法。4. An emitter contact layer containing a high concentration of first conductivity type impurities, an emitter layer containing a first conductivity type impurity, and a second conductivity type impurity on a semi-insulating substrate. Crystal growth of a multilayer film including a base layer containing a high concentration of impurities and a collector layer containing an impurity of the first conductivity type; forming a mask on the multilayer film; Forming a first semi-insulating region that semi-insulates at least from the surface layer to the base layer; and forming a dummy collector so as to extend from above the collector layer to the first semi-insulating region. Forming a collector region by etching away the peripheral collector layer using the dummy collector as a mask to form a collector region; and using the dummy collector as a mask, the collector region A second semi-insulating region that semi-insulates from the layer immediately below the base layer to the semi-insulating substrate on both sides of the emitter contact layer in a direction opposite to the direction of the dummy collector. Forming a collector electrode by pattern-reversing the remaining portion of the dummy collector; and forming a collector electrode on the base layer in a direction perpendicular to the direction of the dummy collector using the collector electrode as a mask. A method of manufacturing a bipolar transistor, comprising: a step of forming an electrode.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62186181A JPH0824126B2 (en) | 1987-07-24 | 1987-07-24 | Bipolar transistor and manufacturing method thereof |
| DE3850309T DE3850309T2 (en) | 1987-07-24 | 1988-07-22 | High-frequency bipolar transistor and its manufacturing process. |
| EP88306729A EP0300803B1 (en) | 1987-07-24 | 1988-07-22 | High-frequency bipolar transistor and its fabrication method |
| US07/570,958 US5147775A (en) | 1987-07-24 | 1990-08-21 | Method of fabricating a high-frequency bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62186181A JPH0824126B2 (en) | 1987-07-24 | 1987-07-24 | Bipolar transistor and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6430268A JPS6430268A (en) | 1989-02-01 |
| JPH0824126B2 true JPH0824126B2 (en) | 1996-03-06 |
Family
ID=16183807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62186181A Expired - Fee Related JPH0824126B2 (en) | 1987-07-24 | 1987-07-24 | Bipolar transistor and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824126B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04118834U (en) * | 1991-04-09 | 1992-10-23 | 株式会社松山製作所 | Mirror holder support structure for vehicle mirrors |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0106724B1 (en) * | 1982-09-17 | 1989-06-07 | ETAT FRANCAIS représenté par le Ministre des PTT (Centre National d'Etudes des Télécommunications) | Ballistic heterojunction bipolar transistor |
| JPS6095969A (en) * | 1983-10-31 | 1985-05-29 | Matsushita Electronics Corp | Manufacturing method of semiconductor integrated circuit |
| JPS6249662A (en) * | 1985-08-29 | 1987-03-04 | Matsushita Electric Ind Co Ltd | Heterojunction bipolar transistor and its manufacturing method |
-
1987
- 1987-07-24 JP JP62186181A patent/JPH0824126B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6430268A (en) | 1989-02-01 |
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