JPH0831563B2 - Manufacturing method of programmable element - Google Patents
Manufacturing method of programmable elementInfo
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- JPH0831563B2 JPH0831563B2 JP1155427A JP15542789A JPH0831563B2 JP H0831563 B2 JPH0831563 B2 JP H0831563B2 JP 1155427 A JP1155427 A JP 1155427A JP 15542789 A JP15542789 A JP 15542789A JP H0831563 B2 JPH0831563 B2 JP H0831563B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路に組み込まれた電気的にプ
ログラム可能なプログラマブル素子の製造方法に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an electrically programmable programmable element incorporated in a semiconductor integrated circuit.
従来の技術 半導体集積回路のうち、使用者が購入した後に内容を
電気的に書き込むことのできるいわゆるPROM(Programm
able ROM)は望む内容のROM(Read Only Memory)がた
だちに得られるためにひろく用いられている。2. Description of the Related Art Among semiconductor integrated circuits, a so-called PROM (Programm
able ROM) is widely used because the desired content ROM (Read Only Memory) can be obtained immediately.
また論理回路の分野においても、やはり使用者が購入
した後に内容を電気的に書き込むことのできるいわゆる
PLD(Programmable Logic Device)が類似の目的のため
に用いられている。PROMやPLDを構成するためには外部
から記憶内容が電気的に書き込め、かつ電源を切っても
その記憶内容が保持されるようなプログラマブル素子を
用いる必要が有る。In the field of logic circuits, so-called contents can be electrically written after the user purchases it.
PLDs (Programmable Logic Devices) are used for similar purposes. In order to configure a PROM or PLD, it is necessary to use a programmable element in which the stored content can be electrically written from the outside and the stored content is retained even when the power is turned off.
従来、このようなプログラマブル素子の製造に好適な
製造方法は例えば以下に示すようなものであった。Conventionally, a manufacturing method suitable for manufacturing such a programmable element has been as follows, for example.
第2図a〜cは従来のプログラマブル素子の製造方法
を示す工程順断面図であり、これを参照して説明する。2A to 2C are cross-sectional views in order of the steps, showing a conventional method for manufacturing a programmable element, which will be described with reference to FIG.
まず第2図aに示すように、P型半導体基板1をフィ
ールド絶縁膜2により複数の領域に分離し、分離された
領域中にプログラマブル素子の下部電極となるN+型拡散
層3を形成する。First, as shown in FIG. 2A, the P-type semiconductor substrate 1 is divided into a plurality of regions by the field insulating film 2, and the N + -type diffusion layer 3 to be the lower electrode of the programmable element is formed in the separated regions. .
次に第2図bに示すように、拡散層3を熱的に酸化す
ることにより厚さ10nm程度のプログラム用酸化膜4を形
成した後多結晶シリコン膜5を全面に成長させる。Next, as shown in FIG. 2B, the diffusion layer 3 is thermally oxidized to form a programming oxide film 4 having a thickness of about 10 nm, and then a polycrystalline silicon film 5 is grown on the entire surface.
ついで第2図cに示すように多結晶シリコン膜5の一
部を選択的にエッチング除去して上部電極51とする。Then, as shown in FIG. 2C, a portion of the polycrystalline silicon film 5 is selectively removed by etching to form an upper electrode 51.
この後、通常の半導体集積回路の製造工程にしたがっ
て拡散層3および上部電極51のそれぞれに対する電気的
接続が形成される。After that, electrical connection is formed to each of the diffusion layer 3 and the upper electrode 51 according to a normal semiconductor integrated circuit manufacturing process.
プログラミングは上部電極51と拡散層3との間に適当
な電圧を印加し、酸化膜4の絶縁を破壊することにより
行われる。Programming is performed by applying an appropriate voltage between the upper electrode 51 and the diffusion layer 3 to break the insulation of the oxide film 4.
発明が解決しようとする課題 最近の半導体集積回路の製造においては、加工寸法や
形状の精度を高めるためにいわゆるドライ・エッチング
法が用いられることが一般的であるが、以上に示したよ
うな従来のプログラマブル素子の製造方法では、上部電
極51をドライ・エッチングにより加工しようとすると、
その下地となる酸化膜4の膜厚が10nm程度と薄いためエ
ッチングが拡散層3にまで達しやすく、拡散層3が損傷
を受け、結果として接合の漏れ電流が発生しやすいとい
う課題がある。In the recent manufacture of semiconductor integrated circuits, a so-called dry etching method is generally used in order to improve the accuracy of processing size and shape. In the programmable element manufacturing method of, when the upper electrode 51 is processed by dry etching,
Since the thickness of the oxide film 4 as the base is as thin as about 10 nm, the etching easily reaches the diffusion layer 3, and the diffusion layer 3 is damaged, resulting in the problem that leakage current of the junction is likely to occur.
さらに上部電極51の端の部分では電圧を印加した際に
電界が集中するため酸化膜4が本来の絶縁破壊電圧より
も低い電圧で破壊されてしまうという課題もある。Further, at the end portion of the upper electrode 51, the electric field is concentrated when a voltage is applied, so that there is a problem that the oxide film 4 is destroyed at a voltage lower than the original dielectric breakdown voltage.
課題を解決するための手段 上記のような課題を解決するための本発明のプログラ
マブル素子の製造方法は、下部電極となる半導体基板上
のプログラム部分となる一部分に窒化シリコン膜層を含
む絶縁膜を形成する工程と、該窒化シリコン膜をマスク
として前記半導体基板表面を酸化すると同時に該窒化シ
リコン膜層の表面をも酸化する工程と、前記絶縁膜の表
面を完全に覆う上部電極を形成する工程とを含むもので
ある。Means for Solving the Problems A method for manufacturing a programmable device according to the present invention for solving the above problems is to provide an insulating film including a silicon nitride film layer in a part to be a program part on a semiconductor substrate to be a lower electrode. A step of forming, a step of oxidizing the surface of the semiconductor substrate using the silicon nitride film as a mask and a surface of the silicon nitride film layer at the same time, and a step of forming an upper electrode that completely covers the surface of the insulating film. Is included.
作用 本発明のプログラマブル素子の製造方法では、プログ
ラムされる部分以外の絶縁膜の膜厚が厚くできるため上
部電極のエッチング時に工程上の余裕が十分取れる。ま
たプログラム部分の端では絶縁膜の厚さが滑らかに変化
するため電界の集中が無く安定した絶縁破壊電圧が得ら
れる。Action In the method for manufacturing a programmable element according to the present invention, the thickness of the insulating film other than the part to be programmed can be increased, so that a sufficient process margin can be secured when etching the upper electrode. Further, since the thickness of the insulating film changes smoothly at the end of the programmed portion, there is no concentration of electric field and a stable breakdown voltage can be obtained.
実 施 例 本発明のプログラマブル素子の製造方法の一実施例に
ついて、第1図a〜dを参照して説明する。Example An example of a method of manufacturing a programmable element according to the present invention will be described with reference to FIGS.
まず第1図aに示すように、P型半導体基板11をフィ
ールド絶縁膜12により複数の領域に分離し、分離された
領域中にプロウラマブル素子の下部電極となるN+型拡散
層13を形成する。First, as shown in FIG. 1A, a P-type semiconductor substrate 11 is divided into a plurality of regions by a field insulating film 12, and an N + -type diffusion layer 13 to be a lower electrode of a programmable element is formed in the separated regions. .
次に第1図bに示すように、拡散層13上の一部に膜厚
10nm程度の窒化シリコン膜14を周知のフォトエッチング
等の方法により形成する。この窒化シリコン膜14は膜厚
が薄いため下地の拡散層13に損傷を与えることなくエッ
チングすることができる。また断面形状はさほど重要で
ないので下地に対する選択比の大きいウェット・エッチ
ングを行うこともできる。Next, as shown in FIG. 1b, the film thickness is partially formed on the diffusion layer 13.
A silicon nitride film 14 of about 10 nm is formed by a known method such as photoetching. Since this silicon nitride film 14 is thin, it can be etched without damaging the underlying diffusion layer 13. Further, since the cross-sectional shape is not so important, wet etching having a large selection ratio with respect to the underlying layer can be performed.
ついで第1図cに示すように、900℃程度の温度の酸
化雰囲気中で拡散層13および窒化シリコン膜14の表面を
酸化し、酸化膜15および酸化窒化膜16を形成する。この
酸化の際に酸化膜15の膜厚が100nm程度になるような条
件下で行うと、拡散層13の酸化速度は低不純物濃度の場
合に比して3倍程度と大きく、また窒化シリコン膜14の
酸化速度は非常に小さいため、酸化窒化膜16の膜厚は1
〜2nm程度となる。なお、酸化窒化膜16と窒化シリコン
膜14との積層がプログラム部分17となる。Then, as shown in FIG. 1C, the surfaces of the diffusion layer 13 and the silicon nitride film 14 are oxidized in an oxidizing atmosphere at a temperature of about 900 ° C. to form an oxide film 15 and an oxynitride film 16. When this oxidation is performed under the condition that the film thickness of the oxide film 15 is about 100 nm, the oxidation rate of the diffusion layer 13 is about three times as high as that in the case of low impurity concentration, and the silicon nitride film Since the oxidation rate of 14 is very small, the film thickness of the oxynitride film 16 is 1
It is about 2 nm. The stacked layer of the oxynitride film 16 and the silicon nitride film 14 becomes the program portion 17.
次に第1図dに示すように、多結晶シリコン膜からな
る上部電極18を形成する。この時、上部電極18の端が酸
化膜15上に来るようにすれば、多結晶シリコン膜のドラ
イ・エッチングに際して下地が損傷を受けることはな
い。また酸化膜15はプログラム部分17の端部においてそ
の膜厚が徐々に増加するような構造になるため、電界の
集中が避けられ安定した絶縁破壊電圧が得られる。Next, as shown in FIG. 1D, an upper electrode 18 made of a polycrystalline silicon film is formed. At this time, if the end of the upper electrode 18 is placed on the oxide film 15, the base is not damaged during the dry etching of the polycrystalline silicon film. Further, since the oxide film 15 has a structure in which the film thickness gradually increases at the end of the program portion 17, concentration of an electric field is avoided and a stable dielectric breakdown voltage can be obtained.
この後、通常の半導体集積回路の製造工程にしたがっ
て拡散層13および上部電極18のそれぞれに対する電気的
接続を形成すればよい。After that, electrical connection to each of the diffusion layer 13 and the upper electrode 18 may be formed according to a normal manufacturing process of a semiconductor integrated circuit.
なお、上記の実施例では説明の都合上プログラム部分
17を酸化窒化膜16と窒化シリコン膜14との積層膜とした
が、これは実施例の構成に従う必要はなく、窒化シリコ
ン膜の下に半導体基板11が酸化された酸化膜があっても
よい。In the above embodiment, the program part is included for convenience of explanation.
Although 17 is a laminated film of the oxynitride film 16 and the silicon nitride film 14, this does not have to follow the configuration of the embodiment, and an oxide film obtained by oxidizing the semiconductor substrate 11 may be provided below the silicon nitride film. .
発明の効果 以上の様に、本発明のプログラマブル素子の製造方法
では、プログラムされる部分以外の絶縁膜をプログラム
部分の絶縁膜よりも厚くできるため、下地の半導体基板
に損傷が加わることがない。またプログラム部分の端部
において絶縁膜の厚さが徐々に変化する構造となるた
め、電界の集中がなく絶縁破壊電圧が安定する。その結
果として、高性能、高信頼性のプログラマブル集積回路
が得られる。As described above, in the programmable element manufacturing method of the present invention, the insulating film other than the programmed portion can be made thicker than the programmed insulating film, so that the underlying semiconductor substrate is not damaged. Moreover, since the thickness of the insulating film gradually changes at the end of the programmed portion, the electric field is not concentrated and the dielectric breakdown voltage is stabilized. The result is a high performance, highly reliable programmable integrated circuit.
第1図a〜dは本発明のプログラマブル素子の製造方法
の実施例を示す工程順断面図、第2図a〜cは従来例の
プログラマブル素子の製造方法を示す工程順断面図であ
る。 11……基板、12……フィールド絶縁膜、13……N+型拡散
層、14……窒化シリコン膜、15……酸化膜、16……酸化
窒化膜、17……プログラム部分、18……上部電極。1A to 1D are cross-sectional views in order of steps showing an embodiment of a method for manufacturing a programmable element according to the present invention, and FIGS. 2A to 2C are cross-sectional views in order of steps showing a conventional method of manufacturing a programmable element. 11 …… Substrate, 12 …… Field insulating film, 13 …… N + type diffusion layer, 14 …… Silicon nitride film, 15 …… Oxide film, 16 …… Oxynitride film, 17 …… Program part, 18 …… Upper electrode.
Claims (1)
とによりプログラムを行うプログラマブル素子の製造方
法において、下部電極となる半導体基板上のプログラム
部分となる一部分に窒化シリコン膜層を含む絶縁膜を形
成する工程と、該窒化シリコン膜をマスクとして前記半
導体基板表面を酸化すると同時に該窒化シリコン膜層の
表面をも酸化する工程と、前記絶縁膜の表面を完全に覆
う上部電極を形成する工程とを含むことを特徴とするプ
ログラマブル素子の製造方法。1. A method of manufacturing a programmable element, wherein programming is performed by applying a voltage to an insulating film to break the insulation, and an insulating film including a silicon nitride film layer in a part to be a programmed portion on a semiconductor substrate to be a lower electrode. Forming a film, oxidizing the surface of the semiconductor substrate using the silicon nitride film as a mask, and simultaneously oxidizing the surface of the silicon nitride film layer, and forming an upper electrode that completely covers the surface of the insulating film. The manufacturing method of the programmable element characterized by including the process.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155427A JPH0831563B2 (en) | 1989-06-16 | 1989-06-16 | Manufacturing method of programmable element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155427A JPH0831563B2 (en) | 1989-06-16 | 1989-06-16 | Manufacturing method of programmable element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0320075A JPH0320075A (en) | 1991-01-29 |
| JPH0831563B2 true JPH0831563B2 (en) | 1996-03-27 |
Family
ID=15605776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155427A Expired - Lifetime JPH0831563B2 (en) | 1989-06-16 | 1989-06-16 | Manufacturing method of programmable element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831563B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3846202B2 (en) * | 2001-02-02 | 2006-11-15 | ソニー株式会社 | Semiconductor nonvolatile memory device |
-
1989
- 1989-06-16 JP JP1155427A patent/JPH0831563B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0320075A (en) | 1991-01-29 |
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