JPH0831568B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、MOS（Metal−Oxide−Semiconductor）型
半導体記憶装置に関するもので、特に、個々のメモリセ
ルが１トランジスタ−１キャパシタで構成された半導体
記憶装置に関するものである。

（従来の技術） 半導体記憶装置の高集積化が進むにつれ、１メモリセ
ル当たりの半導体基板主面に占める平面積を縮小する必
要が生じている。このため、トランジスタ及びキャパシ
タ各々の基板主面に占める平面積を縮小する必要があ
る。しかし、キャパシタを単に小型化するとその蓄積容
量が小さくなり、半導体記憶装置の誤動作を招くことに
なる。そこで、スタックドキャパシタと称されるキャパ
シタ構造、或いは、トレンチキャパシタと称されるキャ
パシタ構造を有する半導体記憶装置等が提案されてい
た。

トレンチキャパシタ構造を有する半導体記憶装置の一
般的な構造は、以下に説明するようなものであった。第
４図はその説明に供する図であり、トレンチキャパシタ
を有する半導体記憶装置をその１メモリセル部分に着目
して概略的に示した断面図である。

この半導体記憶装置によれば、半導体基板（シリコン
基板）11の所定領域にキャパシタ形成用の溝13が設けら
れている。さらに、この溝13内には、絶縁膜15を挟ん
で、ポリシリコンから成る電荷蓄積電極17、ポリシリコ
ン表面を酸化して形成されたキャパシタ誘電体膜19及び
ポリシリコンから成るセルプレート21がこの順で埋込ま
れている。また、半導体基板11のキャパシタ用の溝13に
隣接する領域には、トランスファーゲートトランジスタ
23が設けられている。さらに、このトランスファーゲー
トトランジスタ23の一方の活性領域25には、上述の電荷
蓄積電極17が接続され、他方の活性領域27にはビット線
29が接続されている。なお、図中31は、トランスファー
ゲートトランジスタ23のゲート電極、33はワード線、35
は絶縁膜である。

上述のような半導体記憶装置によれば、キャパシタ
が、溝13を利用して３次元的に形成されているため、キ
ャパシタの基板面に占める平面積を低減しつつ必要な電
荷蓄積容量が得られた。さらに、基板内にキャパシタが
あるのでα線に起因するソフトエラーも生じにくいとい
う利点を有していた。

（発明が解決しようとする課題） しかしながら、トレンチキャパシタを用いた上述のよ
うな半導体記憶装置といえど、キャパシタ及びトランジ
スタは半導体基板上にそれぞれ平面的に配置しなければ
ならない。従って、半導体基板上には、キャパシタ及び
トランジスタそれぞれを形成するための面積を確保しな
ければならず、このため、１メモリセルの平面積の縮小
化にもおのずと限界があった。

また、１メモリセルの平面積を縮小するためにトラン
ジスタのゲート長やゲート幅の縮小も行なわれている。
しかし、このような縮小化は、短チャネル効果及び狭チ
ャネル効果によるしきい値電圧の変動等を伴うため、や
はり限界があった。これらを解決し得る１つの構造とし
て、多数のメモリセルを具える半導体記憶装置であっ
て、各メモリセルはシリコン基板上に形成された絶縁膜
（これを「下側絶縁膜」とも称する。）上にそれぞれ形
成されていて、かつ、各メモリセルは、前記下側絶縁膜
上に設けられた電荷蓄積電極、第一のソース・ドレイン
拡散層、チャネル用半導体層及び第二のソース・ドレイ
ン拡散層をこの順で具える柱状体と、前記電荷蓄積電極
を囲うキャパシタ誘電体膜と、該キャパシタ誘電体膜を
囲うプレート電極と、前記チャネル用半導体層を囲うゲ
ート絶縁膜と、該ゲート絶縁膜を囲うゲート電極とを具
えた構成となっている半導体記憶装置が考えられる。こ
の構造によれば、上記柱状体の中にトランジスタの主要
部とキャパシタの主要部とが立体的に重ねて配置される
ので１メモリセルの平面積の縮小化が図れ、然も、ゲー
ト長はチャネル用半導体層の厚さにより、ゲート幅はこ
のチャネル用半導体層のシリコン基板主面に平行な方向
に切った断面積によりそれぞれ決定されるので、短チャ
ネル効果や狭チャネル効果の影響を受けにくいからであ
る。しかし、このような構造の半導体装置を簡易に製造
できる方法はなかった。

（課題を解決するための手段） この目的の達成を図るため、この発明によれば、多数
のメモリセルを具える半導体記憶装置であって、各メモ
リセルはシリコン基板上に形成された絶縁膜（下側絶縁
膜）上にそれぞれ形成されていて、かつ、各メモリセル
は、前記下側絶縁膜上に設けられた電荷蓄積電極、第一
のソース・ドレイン拡散層、チャネル用半導体層及び第
二のソース・ドレイン拡散層をこの順で具える柱状体
と、前記電荷蓄積電極を囲うキャパシタ誘電体膜と、該
キャパシタ誘電体膜を囲うプレート電極と、前記チャネ
ル用半導体層を囲うゲート絶縁膜と、該ゲート絶縁膜を
囲うゲート電極とを具えた構成となっている半導体記憶
装置を製造するに当たり、 シリコン基板の表面から所定の深さの領域にイオン注
入法により酸素イオンを打ち込む工程と、 該酸素イオンが打ち込まれたシリコン基板に対し前記
酸素イオンを注入した領域付近を酸化し得る熱処理をし
て前記下側絶縁膜を得る工程と、 該熱処理後の前記シリコン基板上に、該シリコン基板
の表層部に残存しているシリコン単結晶部分をシードと
して、高不純物濃度のシリコン層、およびシリコン層を
この順に成長させる工程と、 該成長させたシリコン層表面に、前記柱状体を得るた
めの中間体としてのシリコン柱を形成するための、エッ
チングマスクを形成する工程と、 前記形成されたシリコン層、高不純物濃度のシリコン
層および前記シードの、前記エッチングマスクから露出
する部分をそれぞれ除去して、当該シリコン柱を得ると
共に該シリコン柱における前記高不純物濃度のシリコン
層部分をもって前記電荷蓄積電極を得る工程と、 該シリコン柱の側面に熱酸化法により酸化膜を形成
し、該酸化膜の前記得られた電荷蓄積電極に接する部分
をもって、前記キャパシタ誘電体膜を得る工程と、 該キャパシタ誘電体膜の形成が済んだ試料の前記シリ
コン柱間に、所定厚さでポリシリコン層を形成しこれを
もって前記プレート電極を得る工程と、 該プレート電極の形成が済んだ試料の前記シリコン柱
間の部分上に、第一のソース・ドレイン層を形成するた
めの固層拡散源となる第一の層を所定の厚さで形成する
工程と、 該第一の層の形成が済んだ試料の前記シリコン柱間の
部分上に、ゲート電極を所定の厚さで形成する工程と、 該ゲート電極の形成が済んだ試料の前記シリコン柱間
の部分上に、第二のソース・ドレイン層を形成するため
の固層拡散源となる第二の層を所定の厚さで形成する工
程と、 前記第一および第二の層柱の不純物を前記シリコン柱
の対応する部分にそれぞれ拡散させて前記第一および第
二のソース・ドレイン層を形成する工程と を含むことを特徴とする。

（作用） この発明の構成によれば、SIMOXおよび結晶成長技術
を用いるので、各メモリセルをその下方側について電気
的にそれぞれ分離するための下側絶縁膜と、シリコン柱
を得るための半導体層とをそれぞれ容易に得ることがで
きる。また、シリコン柱を形成する加工が終了すると電
荷蓄積電極も同時に形成できる。また、第一および第二
のソース・ドレイン拡散層はシリコン柱の周囲に形成し
た固層拡散源となる第一および第二の層からの不純物の
固層拡散により形成される。ここで、固層拡散源となる
第一の層はプレート電極上に形成されるから、このプレ
ート電極と対向している電荷蓄積電極に対しこの第一の
層は所定の位置関係をもって形成される。このため、こ
の第一の層を拡散源として形成される第一のソース・ド
レイン拡散層は、確実に電荷集積電極と電気的な接続が
確保された状態で形成されることになるので、トランジ
スタ部とキャパシタ部との電気的な接続が安定に確保さ
れる。

（実施例） 以下、図面を参照してこの発明の半導体記憶装置の製
造方法の実施例につき説明する。なお、説明に用いる各
図は、この発明を理解出来る程度に概略的に示してある
にすぎず、従って各構成成分の寸法、形状、さらに各構
成成分間の寸法比等も概略的であり、この発明が図示例
に限定されるものではないことは理解されたい。

構造説明 先ず、第１図（Ａ）及び（Ｂ）を参照して実施例の製
造方法により製造された半導体記憶装置の構造につき説
明する。ここで、第１図（Ａ）は、実施例の製造方法に
より製造された半導体記憶装置をその１メモリセル部分
に着目してその一部切り欠いて示した斜視図である。ま
た、第１図（Ｂ）は、実施例の製造方法により製造され
た半導体記憶装置を２つのメモリセル部分に着目しビッ
ト線に直交する方向に沿って切って示した断面図であ
る。両図の関係は、第１図（Ａ）に示した斜視図中のＩ
−Ｉ線に沿って切った断面部分が、第１図（Ｂ）に示し
た断面図中の点線で囲った部分Ｐにほぼ相当する関係と
なっている。なお、第１図（Ａ）においては、第１図
（Ｂ）に示してある構成成分のうちの一部を省略してあ
る。

第１図（Ａ）及び（Ｂ）において、41は、半導体基板
であり、例えばｐ型シリコン基板である。このｐ型シリ
コン基板41上には絶縁膜43例えばシリコン酸化膜43が設
けてある。そして実施例の製造方法により製造された半
導体記憶装置は、このシリコン酸化膜43上に多数のメモ
リセルを具える。なお、１メモリセルとは、第１図
（Ｂ）に点線で囲った部分Ｐである。

各メモリセルは、シリコン酸化膜43上に設けられた、
電荷蓄積電極45としての例えばn⁺型シリコン層45、第一
のソース・ドレイン拡散層47としての例えばｎ型シリコ
ン層47、チャネル用半導体層49としてのシリコン層49及
び第二のソース・ドレイン層51としての例えばｎ型シリ
コン層51をこの順で具える柱状体53を具える。さらに各
メモリセルは、電荷蓄積電極45を囲う例えばシリコン酸
化膜で構成したキャパシタ誘電体膜55と、このキャパシ
タ誘電体膜55を囲う例えばポリシリコンで構成したプレ
ート電極57と、チャネル用半導体層49を囲う例えばシリ
コン酸化膜で構成したゲート絶縁膜59と、このゲート絶
縁膜59を囲う例えばポリシリコンで構成したゲート電極
61とを具えている。

ここで、上述した柱状体53の、シリコン基板41の主面
に平行な方向に取った断面形状は、この実施例の場合、
略正方形状としている。しかしこの断面形状は、半導体
記憶装置の設計に応じた任意好適な形状にすることが出
来る。また、この柱状体53の上記断面積は、半導体記憶
装置の設計に応じ決定する。なお、この実施例の柱状体
53の形成方法については後述の製造方法の項において説
明する。

また、この半導体記憶装置においては、上述した電荷
蓄積電極45、キャパシタ誘電体膜55及びプレート電極57
によって、キャパシタが構成される。このキャパシタの
容量は、キャパシタ誘電体55の誘電率や膜厚、さらに、
電荷蓄積電極45、キャパシタ誘電体膜55及びプレート電
極57の高さ（シリコン基板41主面に垂直な方向の寸法）
によって決定出来る。従って所望とするキャパシタ容量
に応じてこれらパラメータを適正な値に設定する。

さらにこの半導体記憶装置においては、上述したチャ
ネル用半導体層49の層厚が実質的なゲート長になるの
で、チャネル用半導体層49の層厚は、半導体記憶装置の
設計に応じた適正な値にする。

また、第１図（Ａ）及び（Ｂ）において、63は例えば
アルミニウム薄膜で構成したビット線である。この実施
例のビット線63は、第１図（Ｂ）に示すように、柱状体
53の上端に在る第二のソース・ドレイン拡散層51のキャ
パシタ基板41主面に平行な端面で、第二のソース・ドレ
イン拡散層53と接続されるように設けてある。

次に、第１図（Ｂ）には図示してあり第１図（Ａ）に
おいては図示を省略しているいくつかの構成成分につき
説明する。

第１図（Ｂ）において、65は、構造的にはスペーサ層
として寄与しているものであり例えばPSG（Phospho Sil
icate Glass）層である。このPSG層65は、詳細は後述す
るが、製造プロセス的に見た時には第一のソース・ドレ
イン拡散層47を形成するための不純物拡散源として機能
する。さらに67は、製造プロセスにおいてゲート電極61
を得る際にマスクとして用いたものであり、例えばPSG
層である。さらに69は、構造的には中間絶縁層として寄
与しているものであり例えばPSG層である。このPSG層69
は、詳細は後述するが、製造プロセス的に見た時には第
二のソース・ドレイン拡散層51を形成するための不純物
拡散源として機能する。

以上が実施例の製造方法により製造された半導体記憶
装置の構造に関する説明である。しかし、上述した構成
は単なる例示にすぎず、種々の変更を加えることが出来
る。

例えば、実施例の製造方法により製造された半導体記
憶装置に備わるPSG層67は、もっぱら製造プロセス（詳
細は後述する。）上の理由で残存している層であるの
で、製造プロセス次第では設けなくとも良い。

また、ビット線63と、第二のソース・ドレイン拡散層
との電気的な接続をより確実にするために、例えば第２
図に示すように、第二のソース・ドレイン拡散層51の上
部側面をPSG層69から露出させ、第二のソース・ドレイ
ン拡散層51の上面及び前記露出させた側面にビット線63
を接続するようにしても良い。

製造方法の説明 次に、この発明の半導体記憶装置の製造方法の実施例
について説明する。第３図（Ａ）〜（Ｓ）はその説明に
供する図であり、製造工程柱の主な工程における半導体
記憶装置の様子を第１図（Ｂ）と同様な位置での断面図
を以って示したものである。なお、これら図において、
第１図に示した構成成分と同様な構成成分は同一の符号
を付して示している。また、図面が複雑化することを回
避するため、断面を示すハッチングは一部省略してい
る。

先ず、ｐ型シリコン基板41に対しO⁺イオン71を10¹⁸個
/cm³のオーダーで加速電圧を例えば180KeV程度とした条
件で打込む。この結果、O⁺イオンはシリコン基板41の表
面から見て深さｄ（おおよそ130nm）の位置に打込まれ
る（第３図（Ａ））。

次に、O⁺イオンが打込まれたシリコン基板を所定の条
件でアニールする。この結果、シリコン基板41中にシリ
コン酸化膜の層43が得られ、かつ、シリコン基板41の表
層部41aはシリコン単結晶のままとなる（第３図
（Ｂ））。第３図（Ａ）及び（Ｂ）を用いて説明した技
術は、SIMOX（Separation by Implanted Oxygen）と称
され良く知られている。

次に、シリコン基板の表層部41aをシード（種）と
し、公知の結晶成長技術により高不純物濃度のシリコン
層としてn⁺型シリコン層45aを例えば３μｍ程度の厚さ
に形成する（第３図（Ｃ））。このn⁺型シリコン層45a
の一部分が後に電荷蓄積電極45になる。なお、このn⁺シ
リコン層45aの形成工程においてシリコン基板41の表層
部41aもほぼn⁺型シリコン層になる。

次に、n⁺型シリコン層45a上に公知の結晶成長技術に
より単結晶シリコン層73を例えば５μｍ程度の厚さに形
成する（第３図（Ｄ））。

次に、単結晶シリコン層73上に例えばCVD法により例
えば膜厚が１μｍのシリコン酸化膜（図示せず）を形成
し、さらにこのシリコン酸化膜上にレジスト（図示せ
ず）を塗布する。次いでこのレジストを、公知のフォト
リソグラフィ技術によりパターニングしてレジストパタ
ーン77を形成する。次いで、このレジストパターン77を
マスクとして公知のエッチング技術によりシリコン酸化
膜をパターニングして、SiO₂から成るマスク75を形成す
る（第３図（Ｅ））。

次に、レジストパターン77を除去し、その後、SiO₂か
ら成るマスク75をマスクとし異方性エッチング技術によ
りシリコン単結晶層73及びn⁺型シリコン層45aの、マス
ク75から露出する部分をシリコン酸化膜43が露出するま
でそれぞれ除去して、シリコン柱79を得る。このシリコ
ン柱79を得る工程の終了時に、電荷蓄積電極45が得られ
る（第３図（Ｆ））。

次に、熱酸化法によりシリコン柱79に膜厚が例えば10
0Åのシリコン酸化膜55aを形成する。このシリコン酸化
膜55aの、電荷蓄積用電極45を囲む部分がキャパシタ誘
電体膜55になる（第３図（Ｇ））。

次に、シリコン柱79等を有するシリコン基板41の上側
に、段差被覆性に優れた例えばCVD法等の方法により、
ポリシリコン層57aを、例えば電荷蓄積電極45とほぼ同
じ高さになるような膜厚（約2.5μｍ）に形成する。こ
のポリシリコン層57aは、後にプレート電極57となるも
のである。従って、低抵抗化を図るため、リン等の不純
物を高濃度に含んだポリシリコン層を以って構成する。
次いで、このポリシリコン層57a上に、段差の平坦化の
ための平坦化層81を形成する（第３図（Ｈ））。なお、
この平坦化層81は、次工程で行なわれる選択エッチング
を可能とする材料である必要があり、例えばレジスト等
で構成することが出来る。

次に、この平坦化層81と、ポリシリコン層57aとを等
速でエッチング出来かつシリコン酸化膜55aは実質的に
エッチングしないようなエッチング条件で、具体的に
は、例えばバレル型のエッチング装置を用いエッチング
ガスをCF₄ガス又はCF₄とO₂との混合ガスとした条件で、
平坦化層81及びポリシリコン層57aを所定量エッチング
する。このエッチングは、ポリシリコン層57aのシリコ
ン酸化膜43上の部分の表面が露出するまで行なった。こ
の結果、2.5μｍの膜厚のプレート電極57が得られる
（第３図（Ｉ））。

次に、プレート電極57が形成されたシリコン基板41の
上側に段差被覆性に優れた例えばCVD法等の方法によ
り、第一のソース・ドレイン拡散層を形成するための固
層拡散源となる第一の層としての例えば高濃度にリンを
不純物として含んだ例えばPSG層65aを所定の膜厚に形成
する。このPSG層65aは、第１図に示した第一のソース・
ドレイン拡散層47を形成するための不純物拡散源として
の機能と、スペーサー層としての機能とを持つものであ
る。具体的には、PSG層65a中のリンが、後に行なわれる
熱処理によってシリコン酸化膜55aを突き抜けシリコン
柱79のPSG層65aに囲まれた領域に達し第一のソース・ド
レイン拡散層47を形成する。従って、このPSG層65aの層
厚は、第一のソース・ドレイン拡散層47をどの程度の層
厚にするかを考慮し決定する。この実施例のPSG層65aの
層厚は、１μｍとしている。次いで、このPSG層65a上
に、段差の平坦化のための平坦化層83を形成する（第３
図（Ｊ））。なお、この平坦化層83は、次工程で行なわ
れる選択エッチングを可能とする材料である必要があ
り、例えばレジスト等で構成することが出来る。

次に、この平坦化層83と、PSG層65aとを等速でエッチ
ング出来かつシリコン柱79は実質的にエッチングしない
ようなエッチング条件で、具体的には、例えばRIE（リ
アクティブ・イオン・エッチング）装置を用いエッチン
グガスをCHF₃、C₂F₆又はC₃F₈ガスとした条件で、平坦化
層83及びPSG65aを所定量エッチングする。このエッチン
グは、PSG層65aのプレート電極57上の部分の表面が露出
するまで行なった。この結果、膜厚が１μｍであり、ス
ペーサー及び拡散源としての機能を有するPSG層65が得
られる（第３図（Ｋ））。

次に、シリコン柱79のPSG層65から露出している部分
に熱酸化法によりシリコン酸化膜59aを形成する（第３
図（Ｌ））。このシリコン酸化膜59aの一部分は、ゲー
ト絶縁膜59になる。従って、シリコン酸化膜59aの膜厚
は、半導体記憶装置の設計に応じた適正な膜厚にする。

次に、シリコン酸化膜59aの形成が終了したシリコン
基板41の上側に段差被覆性に優れた例えばCVD法等の方
法によりゲート電極形成のためにポリシリコン層61aを
所定の膜厚に形成する。このポリシリコン61aは、低抵
抗化を図るためにリン等の不純物を高濃度に含んだもの
としている。なお、このポリシリコン層61aの層厚によ
りトランジスタのチャネル長が実質的に決定される。従
って、このポリシリコン層61aの層厚は、半導体記憶装
置の設計に応じた適正な層厚にする。この実施例のポリ
シリコン層61aの層厚は、１μｍとしている。次いで、
このポリシリコン層61a上に段差被覆性に優れた例えばC
VD法等の方法によりPSG層67を所定の膜厚に形成する。
さらに、このPSG層67上に段差の平坦化のための平坦化
層85を形成する（第３図（Ｍ））。なお、この平坦化層
85は、次工程で行なわれる選択エッチングを可能とする
材料である必要があり、例えばレジスト等で構成するこ
とが出来る。

次に、この平坦化層85と、PSG層67とを等速でエッチ
ング出来かつポリシリコン層61aは実質的にエッチング
しない条件で、具体的には、例えばRIE装置を用いエッ
チングガスをCHF₃、C₂F₆又はC₃F₈ガスとした条件で、平
坦化層85及びPSG層67を所定量エッチングする。このエ
ッチングは、PSG層67がシリコン柱79の下部に0.5μｍの
膜厚で残存するように平坦化層85及びPSG層67を除去す
ることで行なった（第３図（Ｎ））。

次に、ポリシリコン層61aをエッチング出来然もPSG層
67は実質的にエッチングしない条件で、具体的には、例
えばバレル型のエッチング装置を用いエッチングガスを
CF₄ガス又はCF₄とO₂との混合ガスとした条件で、ポリシ
リコン層61aを所定量エッチングする。この実施例の場
合このエッチングは、ポリシリコン層61aの表面がPSG層
67の表面より少し高くなる位置まで行なった。このエッ
チング後のポリシリコン層61aの残存部分と、シリコン
柱79との間のシリコン酸化膜59aの部分が、ゲート絶縁
膜59になる（第３図（Ｏ））。なお、ポリシリコン層61
aのエッチングは、ポリシリコン層61aの表面がPSG層67
の表面と面一となるまで行なっても良い。

次に、このエッチングが終了したポリシリコン層61a
及びPSG層67上にレジストを塗布し（図示せず）、次い
で、公知の方法によりゲート電極形状に対応するレジス
トパターンを形成し（図示せず）、その後、このポリシ
リコン層61a及びPSG層67の不要部分をそれぞれ除去し
て、ゲート電極61を得る（第３図（Ｐ））。

次に、ゲート電極61の形成が終了したシリコン基板41
の上側に段差被覆性に優れた例えばCVD法等の方法によ
り、第一のソース・ドレイン拡散層を形成するための固
層拡散源となる第一の層としての例えばリンを高濃度に
含んだPSG層69をシリコン柱79を完全に埋めることが出
来るような膜厚に形成する（第３図（Ｑ））。このPSG
層69は、第１図に示した第二のソース・ドレイン拡散層
51を形成するための不純物拡散源としての機能と、中間
絶縁層としての機能とを持つものである。

次に、PSG層及びシリコン酸化膜はエッチング出来か
つシリコンは実質的にエッチングしない条件で、具体的
には、例えばRIE装置を用いエッチングガスをCHF₃、C₂F
₆又はC₃F₈ガスとした条件で、PSG層69及びシリコン酸化
膜59aを所定量エッチングする。この実施例のこのエッ
チングは、シリコン柱79の上端が露出するまで行なった
（第３図（Ｒ））。

次に、シリコン柱79の上端からこのシリコン柱79に、
加速電圧を例えば70KeV程度とした条件でP⁺イオン87を
打込む。次いで、所定のアニール処理を施す。このアニ
ール工程において、リンを高濃度で含んでいるPSG層65
からシリコン柱79のPSG層65と対向する領域にリン原子8
9が拡散し、この結果シリコン柱の所定部分に第一のソ
ース・ドレイン拡散層47が形成される。同様に、PSG層6
9からシリコン柱79のPSG層69と対向する領域にリン原子
89が拡散し、この結果シリコン柱79の所定部分に第二の
ソース・ドレイン拡散層51が形成される。また、イオン
注入により打込まれたP⁺イオン87は、シリコン柱79の上
部にビット線との接続を良好にする高濃度拡散層を形成
する（第３図（Ｓ））。

その後、この第二のソース・ドレイン拡散層51を含む
シリコン基板上側領域に公知の成膜法によりアルミニウ
ム膜を例えば6000Åの膜厚に形成する（図示せず）。そ
の後、公知のフォトリソグラフィ技術及びエッチング技
術によりこのアルミニウム膜をパターニングしてビット
線63を得、第１図（Ｂ）に示した半導体記憶装置を得
る。

以上が実施例の半導体記憶装置の製造方法の一例であ
る。上述した製造方法によれば、第一及び第二のソース
・ドレイン拡散層47,51と、ゲート電極61との位置関係
をセルフアライン的に決定出来るという効果が得られ
る。

なお、上述した製造方法は単なる一例であり、その手
法、説明に用いた数値的条件、使用材料、使用装置等は
例示にすぎないことは理解されたい。

（発明の効果） 上述した説明からも明らかなように、この発明の半導
体記憶装置の製造方法によれば、各メモリセルをその下
方側について電気的にそれぞれ分離するための下側絶縁
膜と、シリコン柱を得るための半導体層とをそれぞれ容
易に得ることができる。さらに、シリコン柱を形成する
加工が終了すると電荷蓄積電極も同時に形成できる。さ
らに、電荷蓄積電極側に形成される第一のソース・ドレ
イン拡散層は、確実に電荷蓄積電極と電気的な接続が確
保された状態で形成されるので、トランジスタ部とキャ
パシタ部との電気的な接続が確保される。これらのた
め、以下の様な特徴を有した半導体記憶装置を簡易に製
造出来る。

…トランジスタの主要部と、キャパシタの主要部とが
半導体基板上に立体的に重ねて配置されるので、個々の
メモリセルの半導体基板の主面を占有する平面積が非常
に小さくてすむ。

…トランジスタのゲート長はチャネル用半導体層の厚
さにより決定出来るので、トランジスタの平面積を増加
することなく所望のゲート長が確保出来る。

…ゲート電極がチャネル用半導体層を囲う構造になっ
ているので、従来の平面型トランジスタに比し、電流経
路の断面積を広くできる。このため、ホットエレクトロ
ンの発生を少なく出来る。

従って、従来になり高い集積度が得られ然も短チャネ
ル効果及び狭チャネル効果の影響を受けにくい半導体記
憶装置が提供出来る。

またこの発明の半導体記憶装置によれば、さらに、以
下に説明するような特有の効果を得ることが出来る。

…キャパシタ容量はキャパシタ部の高さを高くするこ
とにより容易に大きく出来る。

…キャパシタは、半導体基板上に設けた絶縁膜と、プ
レート電極である高濃度ポリシリコンとによって埋めら
れた構造になるので、α線に起因するソフトエラーが生
じにくい。

…トランジスタのソース・ドレイン拡散層と、ビット
線とのコンタクトが、シリコン柱の上端及び上端近傍の
側壁を用いて行なえるので、ビット線との接触面積が大
きく出来信頼性の高い配線構造が得られる。

【図面の簡単な説明】

第１図（Ａ）は、実施例の製造方法により製造された半
導体記憶装置の１メモリセル部分を一部切り欠いて示し
た斜視図、 第１図（Ｂ）は、実施例の製造方法により製造された半
導体記憶装置の２メモリセル部分を示す断面図、 第２図は、実施例の製造方法により製造された半導体記
憶装置の変形例を示す要部断面図、 第３図（Ａ）〜（Ｓ）は、実施例の製造方法により製造
された半導体記憶装置の製造方法の一例を示す工程図、 第４図は、従来の半導体記憶装置の一例を示す断面図で
ある。 41……半導体基板、43……絶縁膜 45……電荷蓄積電極 47……第一のソース・ドレイン拡散層 49……チャネル用半導体層 51……第二のソース・ドレイン拡散層 53……柱状体 55……キャパシタ用誘電体膜 57……プレート電極、59……ゲート絶縁膜 61……ゲート電極、63……ビット線 65,67,69……PSG層。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04

Claims (1)

【特許請求の範囲】
1. 【請求項１】多数のメモリセルを具える半導体記憶装置
   であって、各メモリセルはシリコン基板上に形成された
   絶縁膜（下側絶縁膜）上にそれぞれ形成されていて、か
   つ、各メモリセルは、前記下側絶縁膜上に設けられた電
   荷蓄積電極、第一のソース・ドレイン拡散層、チャネル
   用半導体層及び第二のソース・ドレイン拡散層をこの順
   で具える柱状体と、前記電荷蓄積電極を囲うキャパシタ
   誘電体膜と、該キャパシタ誘電体膜を囲うプレート電極
   と、前記チャネル用半導体層を囲うゲート絶縁膜と、該
   ゲート絶縁膜を囲うゲート電極とを具えた構成となって
   いる半導体記憶装置を製造するに当たり、 シリコン基板の表面から所定の深さの領域にイオン注入
   法により酸素イオンを打ち込む工程と、 該酸素イオンが打ち込まれたシリコン基板に対し前記酸
   素イオンを注入した領域付近を酸化し得る熱処理をして
   前記下側絶縁膜を得る工程と、 該熱処理後の前記シリコン基板上に、該シリコン基板の
   表層部に残存しているシリコン単結晶部分をシードとし
   て、高不純物濃度のシリコン層、およびシリコン層をこ
   の順に成長させる工程と、 該成長させたシリコン層表面に、前記柱状体を得るため
   の中間体としてのシリコン柱を形成するための、エッチ
   ングマスクを形成する工程と、 前記形成されたシリコン層、高不純物濃度のシリコン層
   および前記シードの、前記エッチングマスクから露出す
   る部分をそれぞれ除去して、当該シリコン柱を得ると共
   に該シリコン柱における前記高不純物濃度のシリコン層
   部分をもって前記電荷蓄積電極を得る工程と、 該シリコン柱の側面に熱酸化法により酸化膜を形成し、
   該酸化膜の前記得られた電荷蓄積電極に接する部分をも
   って、前記キャパシタ誘電体膜を得る工程と、 該キャパシタ誘電体膜の形成が済んだ試料の前記シリコ
   ン柱間に、所定厚さでポリシリコン層を形成しこれをも
   って前記プレート電極を得る工程と、 該プレート電極の形成が済んだ試料の前記シリコン柱間
   の部分上に、第一のソース・ドレイン層を形成するため
   の固層拡散源となる第一の層を所定の厚さで形成する工
   程と、 該第一の層の形成が済んだ試料の前記シリコン柱間の部
   分上に、ゲート電極を所定の厚さで形成する工程と、 該ゲート電極の形成が済んだ試料の前記シリコン柱間の
   部分上に、第二のソース・ドレイン層を形成するための
   固層拡散源となる第二の層を所定の厚さで形成する工程
   と、 前記第一および第二の層中の不純物を前記シリコン柱の
   対応する部分にそれぞれ拡散させて前記第一および第二
   のソース・ドレイン層を形成する工程と を含むことを特徴とする半導体記憶装置の製造方法。