JPH0831586B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0831586B2 JPH0831586B2 JP62028428A JP2842887A JPH0831586B2 JP H0831586 B2 JPH0831586 B2 JP H0831586B2 JP 62028428 A JP62028428 A JP 62028428A JP 2842887 A JP2842887 A JP 2842887A JP H0831586 B2 JPH0831586 B2 JP H0831586B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- gate
- semiconductor device
- ccd
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/15—Charge-coupled device [CCD] image sensors
- H10F39/153—Two-dimensional or three-dimensional array CCD image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、特にハイブリッド型のIRCCD（Infrared Ch
arge Coupled Devicesの略）において、多画素化による
転送能力の低下を防止するため、IRCCDの１ビットに対
し、少なくとも２画素を対応させ、入力ゲートによるア
ドレスにより、高性能の多画素化を実現したものであ
る。
arge Coupled Devicesの略）において、多画素化による
転送能力の低下を防止するため、IRCCDの１ビットに対
し、少なくとも２画素を対応させ、入力ゲートによるア
ドレスにより、高性能の多画素化を実現したものであ
る。
本発明は赤外線２次元センサ用の半導体装置に関する
ものである。
ものである。
赤外線２次元センサとして、ハイブリッド型IRCCDは
有望であるが、多画素化（大規模化）されるにつれ、１
ビット当たりのセル容量が減少し、性能が劣化する（セ
ル容量が減少すると、入力信号を有効に受け入れること
ができなくなり、入力信号中の多くの部分が放出されて
しまう）問題がある。
有望であるが、多画素化（大規模化）されるにつれ、１
ビット当たりのセル容量が減少し、性能が劣化する（セ
ル容量が減少すると、入力信号を有効に受け入れること
ができなくなり、入力信号中の多くの部分が放出されて
しまう）問題がある。
このため、セル容量を低下させることなく、多画素化
する方法が必要となる。
する方法が必要となる。
〔従来の技術〕 第３図は従来のIRCCDの単位セルの構成図であって、1
0は４つの転送電極φ1,φ2,φ3,φ４より成る１ビット
のCCD、11は蓄積ゲート、12は入力ゲート、13は入力ダ
イオード、14はオーバーフローゲート、15はオーバーフ
ロードレイン、16は移送ゲートをそれぞれ示す。
0は４つの転送電極φ1,φ2,φ3,φ４より成る１ビット
のCCD、11は蓄積ゲート、12は入力ゲート、13は入力ダ
イオード、14はオーバーフローゲート、15はオーバーフ
ロードレイン、16は移送ゲートをそれぞれ示す。
従来の単位セルは第３図に示すように、単一の蓄積ゲ
ート11に対して入力ゲート12と入力ダイオード13を各１
個宛対応させた構成になっている。
ート11に対して入力ゲート12と入力ダイオード13を各１
個宛対応させた構成になっている。
しかして例えばHgCdTe結晶等からなる赤外線検知素子
20によって検出された赤外線は、信号化されて入力ダイ
オード13に入力され、入力ゲート12を介して蓄積ゲート
11に入力される。そして蓄積ゲート11に入力された赤外
線信号は、移送ゲート16からCCD10の転送電極φ３に入
力され、図示しないCCDの出力部から取り出される。
20によって検出された赤外線は、信号化されて入力ダイ
オード13に入力され、入力ゲート12を介して蓄積ゲート
11に入力される。そして蓄積ゲート11に入力された赤外
線信号は、移送ゲート16からCCD10の転送電極φ３に入
力され、図示しないCCDの出力部から取り出される。
しかしながら上記半導体装置は、多画素化のために単
位セルの寸法を微細化すると、セル容量が低下して転送
能力が劣化するなどの問題点があった。
位セルの寸法を微細化すると、セル容量が低下して転送
能力が劣化するなどの問題点があった。
本発明の半導体装置は、入力ダイオードから蓄積ゲー
ト下に入力される信号電荷を入力ゲートによって制御
し、前記蓄積ゲート下の電荷を移送ゲートを介してCCD
へ入力する構成の半導体装置において、複数個の入力ダ
イオードを、それぞれ個別に制御可能な入力ゲートを介
して、単一の蓄積ゲートに接続し、前記入力ダイオード
が前記入力ゲートへのバイアスの有無によって時分割的
に選択される構成になっている。
ト下に入力される信号電荷を入力ゲートによって制御
し、前記蓄積ゲート下の電荷を移送ゲートを介してCCD
へ入力する構成の半導体装置において、複数個の入力ダ
イオードを、それぞれ個別に制御可能な入力ゲートを介
して、単一の蓄積ゲートに接続し、前記入力ダイオード
が前記入力ゲートへのバイアスの有無によって時分割的
に選択される構成になっている。
このように構成された半導体装置は、入力ゲートをア
ドレスすることによってＮ個（Ｎは複数）の入力ダイオ
ードの内の１つを選択し、その出力信号をCCDに入力す
ることで、時分割的に、１ビットのCCDでＮ画素を読み
出すことができる。この場合、積分時間は通常の動作の
1/Nになるが、光電変換効率が高い場合は全く問題とな
らない。
ドレスすることによってＮ個（Ｎは複数）の入力ダイオ
ードの内の１つを選択し、その出力信号をCCDに入力す
ることで、時分割的に、１ビットのCCDでＮ画素を読み
出すことができる。この場合、積分時間は通常の動作の
1/Nになるが、光電変換効率が高い場合は全く問題とな
らない。
以下実施例図に基づいて本発明を詳細に説明する。
第１図は本発明の一実施例を示す模式図であるが、前
記第３図と同一部分には同一符号を付している。
記第３図と同一部分には同一符号を付している。
第１図に示すように、本発明にかかる単位セルは、蓄
積ゲート11を挟む形で配置された４個の入力ダイオード
3a,3b,3c,3dと、該入力ダイオードと前記単一の蓄積ゲ
ート11との間に配置された４個の第１の入力ゲート2a,2
b,2c,2dと、２個の第２の入力ゲート2A,2Bと、それを挟
む形で配置された各１対のオーバーフローゲート14A,14
Bおよびオーバーフロードレイン15A,15Bと、１ビットの
CCD10とによって構成され、前記４個の第１の入力ゲー
ト2a,2cおよび2b,2dは、母線X1,X2によって，また第２
の入力ゲート2A,2Bは、母線Y1,Y2によって時分割的に制
御される。
積ゲート11を挟む形で配置された４個の入力ダイオード
3a,3b,3c,3dと、該入力ダイオードと前記単一の蓄積ゲ
ート11との間に配置された４個の第１の入力ゲート2a,2
b,2c,2dと、２個の第２の入力ゲート2A,2Bと、それを挟
む形で配置された各１対のオーバーフローゲート14A,14
Bおよびオーバーフロードレイン15A,15Bと、１ビットの
CCD10とによって構成され、前記４個の第１の入力ゲー
ト2a,2cおよび2b,2dは、母線X1,X2によって，また第２
の入力ゲート2A,2Bは、母線Y1,Y2によって時分割的に制
御される。
なお、図中の〜は赤外線検知素子を示している。
また１個の入力ダイオードが選択されている時は他の３
個の入力ダイオードはオーバーフローゲートを介してオ
ーバーフロードレインに電気的に接続されるよう制御さ
れる。
また１個の入力ダイオードが選択されている時は他の３
個の入力ダイオードはオーバーフローゲートを介してオ
ーバーフロードレインに電気的に接続されるよう制御さ
れる。
このように構成された半導体装置によれば、前記入力
ダイオード3a,3b,3c,3dからの入力を４つに時分割してC
CD10に転送することができるため信号が重複せず、信号
の溢れ現象が無くなって半導体装置の効率化を実現でき
る。
ダイオード3a,3b,3c,3dからの入力を４つに時分割してC
CD10に転送することができるため信号が重複せず、信号
の溢れ現象が無くなって半導体装置の効率化を実現でき
る。
第２図（ａ）と（ｂ）は本発明の一応用例を示す結線
図と信号形態の一例を示す図である。
図と信号形態の一例を示す図である。
第２図（ａ）に示すようにこの応用例は、３×３の９
ビット構成になっている。図中、点線内はCCDを示し、
２点鎖線内はCCDを除く入力部分を示している。
ビット構成になっている。図中、点線内はCCDを示し、
２点鎖線内はCCDを除く入力部分を示している。
また丸印で示す符号１〜４は第１図に示した第１の入
力ゲート2a〜2dに対応し、丸印5,6は第２の入力ゲート2
A,2Bに対応している。第１の入力ゲート2a〜2dは母線X
1,X2に、第２の入力ゲート2A,2Bは母線Y1,Y2に接続され
ている。
力ゲート2a〜2dに対応し、丸印5,6は第２の入力ゲート2
A,2Bに対応している。第１の入力ゲート2a〜2dは母線X
1,X2に、第２の入力ゲート2A,2Bは母線Y1,Y2に接続され
ている。
母線X1,X2およびY1,Y2に第２図（ｂ）に示すパルスを
印加すれば、４つの入力ダイオード3a〜3dからの入力電
荷が時分割で順次蓄積ゲート11下へ注入され、移送ゲー
ト16とCCD10内を転送されて図示しない出力部から出力
される。
印加すれば、４つの入力ダイオード3a〜3dからの入力電
荷が時分割で順次蓄積ゲート11下へ注入され、移送ゲー
ト16とCCD10内を転送されて図示しない出力部から出力
される。
なお、本実施例では４画素を２重構造の入力ゲートで
選択するようにしたが、３重以上のゲート数にして、よ
り多くの画素を時分割で選択できることは勿論である。
選択するようにしたが、３重以上のゲート数にして、よ
り多くの画素を時分割で選択できることは勿論である。
本発明によれば、少ないビット数のCCDで多数の画素
からの信号を読み出せることから、セル容量の増大とあ
いまって、高性能，多画素化が容易に実現できる。
からの信号を読み出せることから、セル容量の増大とあ
いまって、高性能，多画素化が容易に実現できる。
第１図は本発明の一実施例を示す模式図、 第２図（ａ）と（ｂ）は本発明の一応用例を示す結線図
と信号形態の一例を示す図、 第３図は従来の単位セルの構成を示す模式図である。 図中、2a,2b,2c,2dは第１の入力ゲート、 2A,2Bは第２の入力ゲート、 3a,3b,3c,3dは入力ダイオード、 10はCCD、 11は蓄積ゲート、 14A,14Bはオーバーフローゲート、 15A,15Bはオーバーフロードレイン、 16は移送ゲート、 をそれぞれ示す。
と信号形態の一例を示す図、 第３図は従来の単位セルの構成を示す模式図である。 図中、2a,2b,2c,2dは第１の入力ゲート、 2A,2Bは第２の入力ゲート、 3a,3b,3c,3dは入力ダイオード、 10はCCD、 11は蓄積ゲート、 14A,14Bはオーバーフローゲート、 15A,15Bはオーバーフロードレイン、 16は移送ゲート、 をそれぞれ示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/335 Ｆ
Claims (1)
- 【請求項１】入力ダイオードから蓄積ゲート下に入力さ
れる信号電荷を入力ゲートによって制御し、前記蓄積ゲ
ート下の電荷を移送ゲートを介してCCDへ入力する構成
の半導体装置において、 複数個の前記入力ダイオードを、それぞれ個別に制御可
能な入力ゲートを介して、単一の蓄積ゲートに接続し、
前記入力ダイオードが前記入力ゲートへのバイアスの有
無によって時分割的に選択される構成としたことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028428A JPH0831586B2 (ja) | 1987-02-09 | 1987-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028428A JPH0831586B2 (ja) | 1987-02-09 | 1987-02-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63194360A JPS63194360A (ja) | 1988-08-11 |
| JPH0831586B2 true JPH0831586B2 (ja) | 1996-03-27 |
Family
ID=12248387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62028428A Expired - Lifetime JPH0831586B2 (ja) | 1987-02-09 | 1987-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831586B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2641802B2 (ja) * | 1990-12-27 | 1997-08-20 | 富士通株式会社 | 撮像装置 |
-
1987
- 1987-02-09 JP JP62028428A patent/JPH0831586B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63194360A (ja) | 1988-08-11 |
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