JPH0831791B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0831791B2 JPH0831791B2 JP63334347A JP33434788A JPH0831791B2 JP H0831791 B2 JPH0831791 B2 JP H0831791B2 JP 63334347 A JP63334347 A JP 63334347A JP 33434788 A JP33434788 A JP 33434788A JP H0831791 B2 JPH0831791 B2 JP H0831791B2
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- potential
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- dividing circuit
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- H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source
- H03B19/06—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes
- H03B19/14—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes by means of a semiconductor device
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- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
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- H03B2200/0014—Structural aspects of oscillators
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- H03B2202/01—Reduction of undesired oscillations originated from distortion in one of the circuit elements of the oscillator
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- H03B2202/04—Reduction of undesired oscillations originated from outside noise or interferences, e.g. from parasitic couplings with circuit elements outside the oscillator
- H03B2202/042—Reduction of undesired oscillations originated from outside noise or interferences, e.g. from parasitic couplings with circuit elements outside the oscillator the circuit element belonging to the power supply
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- H03B2202/06—Reduction of undesired oscillations through modification of a bias voltage, e.g. selecting the operation point of an active device
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に関し、特に半絶縁性基板を
用いて形成した分周回路に関するものである。
用いて形成した分周回路に関するものである。
第10図は、例えばGaAs基板等の半絶縁性基板上に形成
した従来の分周回路をフラットパッケージ等に封入する
場合の配線の様子を示す。また、第11図はその回路図を
示している。
した従来の分周回路をフラットパッケージ等に封入する
場合の配線の様子を示す。また、第11図はその回路図を
示している。
第10図において、P1は分周周波数の入力端子で、P2は
電源電圧（VDD）端子、P3は分周出力端子、P4は接地端
子（GND）、P5は電流制御用端子、P6はリファレンス電
圧入力端子である。また、L1〜L8はパッケージのリー
ド、ＬφはICペレットがマウントされるフレームであ
り、W1〜W7は、各端子とリードとを接続するボンディン
グワイヤを示している。このうち特にワイヤW4,W5はフ
レームＬφを介して接地（GND）端子P4とリードL5とを
接続している。またこの第10図中の１はICのペレットを
表し、第11図の破線で示した２内は、パッケージの内部
を表している。第11図において、第10図と同一符号は同
一あるいは相当するものを表しており、VDDは電源電
圧、VCSは電流制御用端子、INは分周周波数の入力端
子、VRは入力リファレンス電圧端子、GNDは接地端子、O
UTは出力端子である。
電源電圧（VDD）端子、P3は分周出力端子、P4は接地端
子（GND）、P5は電流制御用端子、P6はリファレンス電
圧入力端子である。また、L1〜L8はパッケージのリー
ド、ＬφはICペレットがマウントされるフレームであ
り、W1〜W7は、各端子とリードとを接続するボンディン
グワイヤを示している。このうち特にワイヤW4,W5はフ
レームＬφを介して接地（GND）端子P4とリードL5とを
接続している。またこの第10図中の１はICのペレットを
表し、第11図の破線で示した２内は、パッケージの内部
を表している。第11図において、第10図と同一符号は同
一あるいは相当するものを表しており、VDDは電源電
圧、VCSは電流制御用端子、INは分周周波数の入力端
子、VRは入力リファレンス電圧端子、GNDは接地端子、O
UTは出力端子である。
第10図および第11図に示すように、接地端子をパッケ
ージのフレームＬφに接続するのは、基板の裏面電極を
接地することで、基板電位を安定化させ、回路動作の安
定化を図るためである。
ージのフレームＬφに接続するのは、基板の裏面電極を
接地することで、基板電位を安定化させ、回路動作の安
定化を図るためである。
この分周回路を用いる一例として自動車電話機用の位
相同期周波数シンセサイザがあり、その構成を第12図に
示す。
相同期周波数シンセサイザがあり、その構成を第12図に
示す。
第12図において、A1は電圧制御発振器（VCO）、A2は
分周回路、A3は基準周波数を発生する発振器、A4は位相
比較回路、A5は分周回路A2の制御回路である。またfoは
VCO A1の発振周波数であり、該位相同期周波数シンセサ
イザの出力でもある。fhは分周回路の出力、frは基準周
波数、Voは位相比較回路A4の出力電圧である。
分周回路、A3は基準周波数を発生する発振器、A4は位相
比較回路、A5は分周回路A2の制御回路である。またfoは
VCO A1の発振周波数であり、該位相同期周波数シンセサ
イザの出力でもある。fhは分周回路の出力、frは基準周
波数、Voは位相比較回路A4の出力電圧である。
この構成の場合、分周回路の分周比をｎとすれば、fh
は、 fh＝fo/n ……（１） となる。
は、 fh＝fo/n ……（１） となる。
今、fhの周波数がfrより高ければ、位相比較回路の出
力Voは低くなり、Voが低くなるとVCOの入力電圧も低く
なるため、foも低くなる。そして、 fh＝fr ……（２） となるところでこの回路は安定化し、出力周波数foが一
定となる。従って（１）式より fo＝ｎ・fh ……（３） なる出力周波数foが得られる。
力Voは低くなり、Voが低くなるとVCOの入力電圧も低く
なるため、foも低くなる。そして、 fh＝fr ……（２） となるところでこの回路は安定化し、出力周波数foが一
定となる。従って（１）式より fo＝ｎ・fh ……（３） なる出力周波数foが得られる。
ここで、分周回路A2の分周比ｎは制御回路A5からの信
号により可変であり、従って、出力周波数foも可変とす
ることが出来る。
号により可変であり、従って、出力周波数foも可変とす
ることが出来る。
また、位相周波数シンセサイザの低電流化を図るた
め、不要な場合に分周回路を停止させることも考えられ
ており、その場合の分周回路の構成方法が特願昭63-294
214号で報告されている。
め、不要な場合に分周回路を停止させることも考えられ
ており、その場合の分周回路の構成方法が特願昭63-294
214号で報告されている。
第13図（ａ）はこの停止モードを持つ分周回路を１つ
のブロックとして示したもので、第11図におけるVCS端
子がその停止モードのための電流切り換え用端子であ
り、その印加電圧に応じて分周器１は第13図（ｂ）に示
すような回路動作をする。
のブロックとして示したもので、第11図におけるVCS端
子がその停止モードのための電流切り換え用端子であ
り、その印加電圧に応じて分周器１は第13図（ｂ）に示
すような回路動作をする。
さて、このようなシステムの場合、高周波で動作する
必要のない、制御回路や、位相比較回路等がSiのCMOS・
ICで構成されているため、電源電圧VDDは5V単一の場合
が多い。このため、高い周波数での動作が要求される分
周回路においても同様の5V単一電源が用いられている。
すなわち第11図において、VDDが5V、GNDが0Vとなってい
る。
必要のない、制御回路や、位相比較回路等がSiのCMOS・
ICで構成されているため、電源電圧VDDは5V単一の場合
が多い。このため、高い周波数での動作が要求される分
周回路においても同様の5V単一電源が用いられている。
すなわち第11図において、VDDが5V、GNDが0Vとなってい
る。
このことは、第10図に示したように、半絶縁性基板が
0Vとなり、第14図に示すように回路内の素子、例えば電
界効果トランジスタFETや注入抵抗体等が4V近くで動作
することが生じる。このように、注入抵抗の活性層やFE
Tが、基板に対して高い電位になると、FETの特性や注入
抵抗の抵抗値が5KHz以下の周期で変動することが判明し
た。この原因は後に詳細に述べるように、第16図に示す
ような半絶縁性基板１と活性層1aとの間に図示しない電
子とホールのトラップ機構が生じ、これにより電子とホ
ールが発生，消滅し、活性層に加えられる電圧が変化し
て、活性層の厚さを変調するためと考えられる。
0Vとなり、第14図に示すように回路内の素子、例えば電
界効果トランジスタFETや注入抵抗体等が4V近くで動作
することが生じる。このように、注入抵抗の活性層やFE
Tが、基板に対して高い電位になると、FETの特性や注入
抵抗の抵抗値が5KHz以下の周期で変動することが判明し
た。この原因は後に詳細に述べるように、第16図に示す
ような半絶縁性基板１と活性層1aとの間に図示しない電
子とホールのトラップ機構が生じ、これにより電子とホ
ールが発生，消滅し、活性層に加えられる電圧が変化し
て、活性層の厚さを変調するためと考えられる。
このように分周回路において、FETの特性が変動した
り、抵抗体の値が発振したりすると、出力信号が位相変
調されてしまい、これを位相同期周波数シンセサイザに
使用した場合には位相の変動を招き、ノイズ等の誤動作
の原因となる。
り、抵抗体の値が発振したりすると、出力信号が位相変
調されてしまい、これを位相同期周波数シンセサイザに
使用した場合には位相の変動を招き、ノイズ等の誤動作
の原因となる。
以下、第14図を用いて、この誤動作について説明す
る。第14図は分周回路を構成する論理ゲートの一例であ
り、ソースカップル型の論理ゲートである。
る。第14図は分周回路を構成する論理ゲートの一例であ
り、ソースカップル型の論理ゲートである。
第14図に於て、J1〜J3は電界効果形トランジスタ（FE
T）で、このうちJ1，J2はスイッチング用FETで、J3は定
電流源として機能している。また、RLは負荷抵抗、Vrは
入力リファレンス電圧、VDDは電源電圧、GNDは接地端
子、I1〜I3はそれぞれFETJ1〜J3を流れる電流、VSはFET
J1，J2のソース電位、VINは入力電圧、V01，V02は出力
電圧で、互いに反転した関係にある。
T）で、このうちJ1，J2はスイッチング用FETで、J3は定
電流源として機能している。また、RLは負荷抵抗、Vrは
入力リファレンス電圧、VDDは電源電圧、GNDは接地端
子、I1〜I3はそれぞれFETJ1〜J3を流れる電流、VSはFET
J1，J2のソース電位、VINは入力電圧、V01，V02は出力
電圧で、互いに反転した関係にある。
この論理ゲートのしきい値VTを出力信号V01とV02とが
一致するときの入力電圧とし、J1，J2の利得をK,しきい
値電圧をVthとし、かつFETJ1，J2の特性が同一ならば該
FETJ1，J2の電流I1，I2は、 I1＝K(VIN-VS-Vth)2 ……（４） I2＝K(Vr-VS-Vth)2 ……（５） と簡略化して表される。このため入力電圧VINがVTのと
き I1＝I2 ……（６） であるため、（４），（５）式より VT＝Vr ……（７） となる。
一致するときの入力電圧とし、J1，J2の利得をK,しきい
値電圧をVthとし、かつFETJ1，J2の特性が同一ならば該
FETJ1，J2の電流I1，I2は、 I1＝K(VIN-VS-Vth)2 ……（４） I2＝K(Vr-VS-Vth)2 ……（５） と簡略化して表される。このため入力電圧VINがVTのと
き I1＝I2 ……（６） であるため、（４），（５）式より VT＝Vr ……（７） となる。
今、基板電圧の影響により活性層に加えられる電圧が
変化しJ2の活性層が変調され、利得ＫがΔK,しきい値電
圧VthがΔVthだけ変化すると、I1，I2は I1＝K(V1N-VS′−Vth)2 ……（８） I2＝(K+ΔK){Vr-Vs′−(Vth+ΔVth)}2 ……（９） となる。このときの回路のしきい値VT′はV1N＝VT′の
ときであり I3＝I1+I2 ……（10） より（６）式から となり、（８）式より となる。
変化しJ2の活性層が変調され、利得ＫがΔK,しきい値電
圧VthがΔVthだけ変化すると、I1，I2は I1＝K(V1N-VS′−Vth)2 ……（８） I2＝(K+ΔK){Vr-Vs′−(Vth+ΔVth)}2 ……（９） となる。このときの回路のしきい値VT′はV1N＝VT′の
ときであり I3＝I1+I2 ……（10） より（６）式から となり、（８）式より となる。
又（11）式、（９）式より となり、さらに（12）式より となり、VTの変動量ΔVTは となり、しきい値VTが変動する。
しきい値の変動による位相変調を第15図を用いて説明
する。第15図において、V1Nは入力信号、VT，VT′を回
路のしきい値、Δφ0はしきい値の変化による位相ずれ
を表している。
する。第15図において、V1Nは入力信号、VT，VT′を回
路のしきい値、Δφ0はしきい値の変化による位相ずれ
を表している。
第15図に示したように、しきい値VTが、VT′に変化す
ることで、位相情報がΔφ0だけ変動してしまうことに
なる。
ることで、位相情報がΔφ0だけ変動してしまうことに
なる。
このように、分周回路において出力信号にΔφ0の位
相変調が生じると、位相同期周波数シンセサイザでは、
分周回路の分周数をｎとすれば、全体の位相誤差Δφは Δφ＝ｎ・Δφ0 ……（16） となってしまう。
相変調が生じると、位相同期周波数シンセサイザでは、
分周回路の分周数をｎとすれば、全体の位相誤差Δφは Δφ＝ｎ・Δφ0 ……（16） となってしまう。
この位相変調が分周回路において生じるのは、周囲温
度60℃以上で動作させた場合であって、出力信号に対し
−60dB以下と少ない変調度であり、従来は特に問題とな
っていなかった。
度60℃以上で動作させた場合であって、出力信号に対し
−60dB以下と少ない変調度であり、従来は特に問題とな
っていなかった。
上述のように、半導体基板上に形成された分周回路
は、電源電圧5Vで動作させる場合にも、基板に0Vが与え
られていたため、所謂バックゲート効果により内部素子
と基板との間で発振が生じ、分周回路の出力が位相変調
されるという問題があり、これは特に半絶縁性基板にお
いて顕著に現れるものであった。
は、電源電圧5Vで動作させる場合にも、基板に0Vが与え
られていたため、所謂バックゲート効果により内部素子
と基板との間で発振が生じ、分周回路の出力が位相変調
されるという問題があり、これは特に半絶縁性基板にお
いて顕著に現れるものであった。
この問題はギガヘルツ帯で動作可能な高速位相同期周
波数シンセサイザを構成する場合には特に問題になって
くる。
波数シンセサイザを構成する場合には特に問題になって
くる。
この発明は、上記のような従来のものの問題点を解消
するためになされたもので、位相変調の生じない分周回
路を提供することを目的とする。
するためになされたもので、位相変調の生じない分周回
路を提供することを目的とする。
この発明に係る半導体装置は、半絶縁性基板上に形成
された電界効果形トランジスタおよび抵抗体を含む回路
素子より構成された分周回路において、この分周回路が
形成されている半絶縁性基板の電位を、前記分周回路に
供給される電源の中で最も低いものよりも高い電位とす
るように構成したものである。
された電界効果形トランジスタおよび抵抗体を含む回路
素子より構成された分周回路において、この分周回路が
形成されている半絶縁性基板の電位を、前記分周回路に
供給される電源の中で最も低いものよりも高い電位とす
るように構成したものである。
また、この発明に係る半導体装置は、前記半絶縁性基
板の電位を、前記分周回路の電流制御用端子の電位と同
電位とすることにより、半絶縁性基板の電位を、前記分
周回路に供給される電源の中で最も低いものよりも高い
電位とするように構成したものである。
板の電位を、前記分周回路の電流制御用端子の電位と同
電位とすることにより、半絶縁性基板の電位を、前記分
周回路に供給される電源の中で最も低いものよりも高い
電位とするように構成したものである。
また、この発明に係る半導体装置は、前記半絶縁性基
板の電位を、前記分周回路に供給される電源の中で最も
高い電源の電位と同電位とすることにより、半絶縁性基
板の電位を、前記分周回路に供給される電源の中で最も
低いものよりも高い電位とするように構成したものであ
る。
板の電位を、前記分周回路に供給される電源の中で最も
高い電源の電位と同電位とすることにより、半絶縁性基
板の電位を、前記分周回路に供給される電源の中で最も
低いものよりも高い電位とするように構成したものであ
る。
また、この発明に係る半導体装置は、前記半絶縁性基板
への電圧の供給を、当該半導体装置のパッケージのマウ
ント部を介し、半絶縁性基板に対し、前記分周回路が形
成されている前記半絶縁性基板の裏面より行うことによ
り、半絶縁性基板の電位を、前記分周回路に供給される
電源の中で最も低いものよりも高い電位とするように構
成したものである。
への電圧の供給を、当該半導体装置のパッケージのマウ
ント部を介し、半絶縁性基板に対し、前記分周回路が形
成されている前記半絶縁性基板の裏面より行うことによ
り、半絶縁性基板の電位を、前記分周回路に供給される
電源の中で最も低いものよりも高い電位とするように構
成したものである。
また、この発明に係る半導体装置は、前記半絶縁性基
板への電圧の供給を、前記半絶縁性基板の分周回路が形
成されている側より、電圧供給端子を介して行うことに
より、半絶縁性基板の電位を、前記分周回路に供給され
る電源の中で最も低いものよりも高い電位とするように
構成したものである。
板への電圧の供給を、前記半絶縁性基板の分周回路が形
成されている側より、電圧供給端子を介して行うことに
より、半絶縁性基板の電位を、前記分周回路に供給され
る電源の中で最も低いものよりも高い電位とするように
構成したものである。
また、この発明に係る半導体装置は、前記半絶縁性基
板への電圧の供給を、前記半絶縁性基板の分周回路が形
成されている側より、前記半絶縁性基板の裏面まで貫通
した穴を介し、裏面より行うことにより、半絶縁性基板
の電位を、前記分周回路に供給される電源の中で最も低
いものよりも高い電位とするように構成したものであ
る。
板への電圧の供給を、前記半絶縁性基板の分周回路が形
成されている側より、前記半絶縁性基板の裏面まで貫通
した穴を介し、裏面より行うことにより、半絶縁性基板
の電位を、前記分周回路に供給される電源の中で最も低
いものよりも高い電位とするように構成したものであ
る。
さらに、この発明に係る半導体装置は、前記半絶縁性
基板への電圧の供給を、前記半絶縁性基板の内部に形成
された導電層を介して行うことにより、半絶縁性基板の
電位を、前記分周回路に供給される電源の中で最も低い
ものよりも高い電位とするように構成したものである。
基板への電圧の供給を、前記半絶縁性基板の内部に形成
された導電層を介して行うことにより、半絶縁性基板の
電位を、前記分周回路に供給される電源の中で最も低い
ものよりも高い電位とするように構成したものである。
この発明においては、分周回路を上述のように構成し
たので、半絶縁性基板上に作成されたFETや抵抗体と基
板との間の電界を低減でき、これによりFET特性や抵抗
値の発振を防止でき、分周回路の出力信号が位相変調さ
れないようにできる。さらに、動作時にのみ基板電位を
高くするようにすることにより、電源電流の増加を抑え
ることも可能となる。
たので、半絶縁性基板上に作成されたFETや抵抗体と基
板との間の電界を低減でき、これによりFET特性や抵抗
値の発振を防止でき、分周回路の出力信号が位相変調さ
れないようにできる。さらに、動作時にのみ基板電位を
高くするようにすることにより、電源電流の増加を抑え
ることも可能となる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による半導体装置におい
て、分周回路をパッケージに封入する場合の配置の様子
を示しており、第２図は、その回路図を示している。第
1,2図において、１は分周回路が形成された半絶縁性基
板（ペレット）であり、２はそのパッケージの内部を表
している。また、P1は分周周波数の入力端子、P2は電源
電圧端子、P3は分周出力端子、P4は接地端子、P5は電流
制御用端子、P6はリファレンス電圧入力端子である。ま
た、L1〜L8はパッケージのリード、Ｌφはペレット１が
マウントされるフレームであり、W1〜W7は各端子とリー
ドとを接続するボンディングワイヤを示している。この
中でワイヤW5はフレームＬφとリードL6とを接続してい
る。また第２図のINは分周周波数入力信号、VRはリファ
レンス電圧、VDDは電源電圧、VCSは電流制御用信号、OU
Tは出力信号、GNDは接地電圧、VBは基板電位電源であ
る。
て、分周回路をパッケージに封入する場合の配置の様子
を示しており、第２図は、その回路図を示している。第
1,2図において、１は分周回路が形成された半絶縁性基
板（ペレット）であり、２はそのパッケージの内部を表
している。また、P1は分周周波数の入力端子、P2は電源
電圧端子、P3は分周出力端子、P4は接地端子、P5は電流
制御用端子、P6はリファレンス電圧入力端子である。ま
た、L1〜L8はパッケージのリード、Ｌφはペレット１が
マウントされるフレームであり、W1〜W7は各端子とリー
ドとを接続するボンディングワイヤを示している。この
中でワイヤW5はフレームＬφとリードL6とを接続してい
る。また第２図のINは分周周波数入力信号、VRはリファ
レンス電圧、VDDは電源電圧、VCSは電流制御用信号、OU
Tは出力信号、GNDは接地電圧、VBは基板電位電源であ
る。
本実施例では分周回路が形成されている半絶縁性基板
の電位を、基板電位電源VBにより分周回路に供給される
電源の中で最も低いものよりも高い電位としており、こ
の基板電位の供給は、ペレットがマウントされているフ
レームに、VDDおよびGNDとは独立した電位を外部から与
えることにより行なっている。従ってこの基板電源VBの
電位を例えば電源電圧に近いかなり高い電位とすると、
基板の電位が高くなり回路内部のFETや注入抵抗の活性
層等より基板電位が高くなることから、活性層の厚みの
変調による発振が生じなくなる。
の電位を、基板電位電源VBにより分周回路に供給される
電源の中で最も低いものよりも高い電位としており、こ
の基板電位の供給は、ペレットがマウントされているフ
レームに、VDDおよびGNDとは独立した電位を外部から与
えることにより行なっている。従ってこの基板電源VBの
電位を例えば電源電圧に近いかなり高い電位とすると、
基板の電位が高くなり回路内部のFETや注入抵抗の活性
層等より基板電位が高くなることから、活性層の厚みの
変調による発振が生じなくなる。
ここで従来技術で述べたように基板電位がチャネルの
電位より低いと活性層の変調による発振が生ずる理由
は、基板電位が低く、チャネルの電位が高いと基板中に
不純物のトラップ機構を生じ、これにチャネル，基板の
双方からの電子が捕捉されるが、この機構は電子が一杯
になると電子を放出し、この捕捉と放出とを繰返すこと
により、基板とチャネルとの電位差が変動し、これによ
って空乏層の伸びが変わり、活性層の厚みが変動するた
めと考えられている。そこで、本発明のように、基板電
位を上昇させると、基板とチャネル間の電界が弱まるの
で、トラップ機構の影響が弱まり、上述のような発振が
生じなくなる。これにより、分周器の出力信号が位相変
調されることがなくなり、正確な分周出力信号が得られ
る。
電位より低いと活性層の変調による発振が生ずる理由
は、基板電位が低く、チャネルの電位が高いと基板中に
不純物のトラップ機構を生じ、これにチャネル，基板の
双方からの電子が捕捉されるが、この機構は電子が一杯
になると電子を放出し、この捕捉と放出とを繰返すこと
により、基板とチャネルとの電位差が変動し、これによ
って空乏層の伸びが変わり、活性層の厚みが変動するた
めと考えられている。そこで、本発明のように、基板電
位を上昇させると、基板とチャネル間の電界が弱まるの
で、トラップ機構の影響が弱まり、上述のような発振が
生じなくなる。これにより、分周器の出力信号が位相変
調されることがなくなり、正確な分周出力信号が得られ
る。
また第５図および第６図は本発明の第２の実施例を示
し、この第２の実施例は上記基板電位電源VBを電源電圧
VDDの電位としたもので、回路接続としてワイヤＷによ
りフレームＬφに電源電圧VDDを接続している。
し、この第２の実施例は上記基板電位電源VBを電源電圧
VDDの電位としたもので、回路接続としてワイヤＷによ
りフレームＬφに電源電圧VDDを接続している。
この第２の実施例では基板電源VBをVDDとしたので、
上記第１の実施例で述べたように活性層の厚みの変調に
よる発振を防止でき、正確な分周出力が得られる。また
基板電源VB用に別途電源を設ける必要がないので、回路
を簡略化することができる。
上記第１の実施例で述べたように活性層の厚みの変調に
よる発振を防止でき、正確な分周出力が得られる。また
基板電源VB用に別途電源を設ける必要がないので、回路
を簡略化することができる。
また、第３図および第４図は本発明の第３の実施例を
示す。この第３の実施例は上記基板電位VBを分周回路の
動作をON/OFFさせるための電流制御用端子VCSの電位と
したもので、回路接続としてはワイヤW5によりフレーム
Ｌφに電流制御用端子VCSを接続している。
示す。この第３の実施例は上記基板電位VBを分周回路の
動作をON/OFFさせるための電流制御用端子VCSの電位と
したもので、回路接続としてはワイヤW5によりフレーム
Ｌφに電流制御用端子VCSを接続している。
この第３の実施例では、基板電源VBをVCSとしたの
で、該基板電源は分周回路の動作時にはVDD近くまで高
くなり、一方、分周回路の停止時には、GND近くに低く
なり、従って、動作時においては上記のように活性層の
厚みの変調による発振を防止でき、正確な分周出力が得
られる。
で、該基板電源は分周回路の動作時にはVDD近くまで高
くなり、一方、分周回路の停止時には、GND近くに低く
なり、従って、動作時においては上記のように活性層の
厚みの変調による発振を防止でき、正確な分周出力が得
られる。
しかも、分周回路の停止時には分周回路に流れる回路
電流が小さくなるのは勿論であるが、これに加えて基板
電位がGNDレベルとなることによって、第４図（ｃ）に
示すようにFETや注入抵抗の活性層1aの厚さが基板１と
の界面からの空乏層10の広がりにより薄くなり、回路の
もれ電流等が流れにくくなり、これにより分周回路の電
源電流を大きく低減することが可能となる。
電流が小さくなるのは勿論であるが、これに加えて基板
電位がGNDレベルとなることによって、第４図（ｃ）に
示すようにFETや注入抵抗の活性層1aの厚さが基板１と
の界面からの空乏層10の広がりにより薄くなり、回路の
もれ電流等が流れにくくなり、これにより分周回路の電
源電流を大きく低減することが可能となる。
なお、上記第1,第2,第３の実施例では基板に電位を与
える方法としてワイヤボンドによりパッケージのフレー
ムに各電源端子を接続し、ペレット裏面より基板に電位
を与える方法を用いたが、これは他の方法を用いてもよ
い。
える方法としてワイヤボンドによりパッケージのフレー
ムに各電源端子を接続し、ペレット裏面より基板に電位
を与える方法を用いたが、これは他の方法を用いてもよ
い。
第７図は本発明の第４の実施例を示しており、本実施
例では半絶縁性基板１上面にVCS電極の電極パターンAl
を周状に形成し、これによりVCS電圧を基板上面から与
えるようにしたものである。
例では半絶縁性基板１上面にVCS電極の電極パターンAl
を周状に形成し、これによりVCS電圧を基板上面から与
えるようにしたものである。
第８図は本発明の第５の実施例を示し、これは基板表
面から裏面までを貫通する穴を設けて裏面B3より基板に
VCS電位を与えるようにしたものである。
面から裏面までを貫通する穴を設けて裏面B3より基板に
VCS電位を与えるようにしたものである。
即ち、第８図において、W1はボンディングワイヤ、B1
は回路パターンである。また、B2は基板表面より裏面に
貫通する貫通穴であり、この貫通穴B2は例えば基板裏面
より表面に向けてドライエッチングを行なうことにより
形成したものである。またB3は裏面電極である。
は回路パターンである。また、B2は基板表面より裏面に
貫通する貫通穴であり、この貫通穴B2は例えば基板裏面
より表面に向けてドライエッチングを行なうことにより
形成したものである。またB3は裏面電極である。
第９図は本発明の第６の実施例を示し、これは半絶縁
性の基板内に導電層を設けて、その導電層に表面より電
位を与えるようにしたものである。
性の基板内に導電層を設けて、その導電層に表面より電
位を与えるようにしたものである。
即ち、B4は基板１内に設けた導電層であり、これに端
子P5よりVCS電圧を与えるようにしたものである。この
ようにして回路パターンB1が形成されている基板１に、
導電層B4によりVCS電圧を与えるようにしても、上記実
施例と同様な効果を奏する。
子P5よりVCS電圧を与えるようにしたものである。この
ようにして回路パターンB1が形成されている基板１に、
導電層B4によりVCS電圧を与えるようにしても、上記実
施例と同様な効果を奏する。
なお、第７図，第８図，第９図の実施例ではVCS電圧
を基板に与える場合を示しているが、もちろん基板電位
を高くすることが出来る他の電源端子でも同様に構成で
き、上記実施例と同様の効果を奏する。
を基板に与える場合を示しているが、もちろん基板電位
を高くすることが出来る他の電源端子でも同様に構成で
き、上記実施例と同様の効果を奏する。
以上のように、この発明に係る半導体装置によれば、
半絶縁性基板上に形成された電界効果形トランジスタお
よび抵抗体を含む回路素子より構成された分周回路にお
いて、この分周回路が形成されている半絶縁性基板の電
位を、前記分周回路に供給される電源の中で最も低いも
のよりも高い電位とすることに構成したので、回路素子
の発振がなくなり、分周回路の出力信号が位相変調され
なくなり、正確な出力信号が得られる効果がある。
半絶縁性基板上に形成された電界効果形トランジスタお
よび抵抗体を含む回路素子より構成された分周回路にお
いて、この分周回路が形成されている半絶縁性基板の電
位を、前記分周回路に供給される電源の中で最も低いも
のよりも高い電位とすることに構成したので、回路素子
の発振がなくなり、分周回路の出力信号が位相変調され
なくなり、正確な出力信号が得られる効果がある。
また、前記半絶縁性基板の電位を、前記分周回路の電
流制御用端子の電位と同電位とすることにより、半絶縁
性基板の電位を、前記分周回路に供給される電源の中で
最も低いものよりも高い電位とするように構成したの
で、回路素子の発振がなくなり、分周回路の出力信号が
位相変調されなくなり、正確な出力信号が得られる効果
がある。
流制御用端子の電位と同電位とすることにより、半絶縁
性基板の電位を、前記分周回路に供給される電源の中で
最も低いものよりも高い電位とするように構成したの
で、回路素子の発振がなくなり、分周回路の出力信号が
位相変調されなくなり、正確な出力信号が得られる効果
がある。
また、前記半絶縁性基板の電位を、前記分周回路に供
給される電源の中で最も高い電源の電位と同電位とする
ことにより、半絶縁性基板の電位を、前記分周回路に供
給される電源の中で最も低いものよりも高い電位とする
ように構成したので、回路素子の発振がなくなり、分周
回路の出力信号が位相変調されなくなり、正確な出力信
号が得られる効果がある。
給される電源の中で最も高い電源の電位と同電位とする
ことにより、半絶縁性基板の電位を、前記分周回路に供
給される電源の中で最も低いものよりも高い電位とする
ように構成したので、回路素子の発振がなくなり、分周
回路の出力信号が位相変調されなくなり、正確な出力信
号が得られる効果がある。
また、前記半絶縁性基板への電圧の供給を、当該半導
体装置のパッケージのマウント部を介し、半絶縁性基板
に対し、前記分周回路が形成されている前記半絶縁性基
板の裏面より行うことにより、半絶縁性基板の電位を、
前記分周回路に供給される電源の中で最も低いものより
も高い電位とするように構成したので、回路素子の発振
がなくなり、分周回路の出力信号が位相変調されなくな
り、正確な出力信号が得られる効果がある。
体装置のパッケージのマウント部を介し、半絶縁性基板
に対し、前記分周回路が形成されている前記半絶縁性基
板の裏面より行うことにより、半絶縁性基板の電位を、
前記分周回路に供給される電源の中で最も低いものより
も高い電位とするように構成したので、回路素子の発振
がなくなり、分周回路の出力信号が位相変調されなくな
り、正確な出力信号が得られる効果がある。
また、前記半絶縁性基板への電圧の供給を、前記半絶
縁性基板の分周回路が形成されている側より、電圧供給
端子を介して行うことにより、半絶縁性基板の電位を、
前記分周回路に供給される電源の中で最も低いものより
も高い電位とするように構成したので、回路素子の発振
がなくなり、分周回路の出力信号が位相変調されなくな
り、正確な出力信号が得られる効果がある。
縁性基板の分周回路が形成されている側より、電圧供給
端子を介して行うことにより、半絶縁性基板の電位を、
前記分周回路に供給される電源の中で最も低いものより
も高い電位とするように構成したので、回路素子の発振
がなくなり、分周回路の出力信号が位相変調されなくな
り、正確な出力信号が得られる効果がある。
また、前記半絶縁性基板への電圧の供給を、前記半絶
縁性基板の分周回路が形成されている側より、前記半絶
縁性基板の裏面まで貫通した穴を介し、裏面より行うこ
とにより、半絶縁性基板の電位を、前記分周回路に供給
される電源の中で最も低いものよりも高い電位とするよ
うに構成したので、回路素子の発振がなくなり、分周回
路の出力信号が位相変調されなくなり、正確な出力信号
が得られる効果がある。
縁性基板の分周回路が形成されている側より、前記半絶
縁性基板の裏面まで貫通した穴を介し、裏面より行うこ
とにより、半絶縁性基板の電位を、前記分周回路に供給
される電源の中で最も低いものよりも高い電位とするよ
うに構成したので、回路素子の発振がなくなり、分周回
路の出力信号が位相変調されなくなり、正確な出力信号
が得られる効果がある。
さらに、前記半絶縁性基板への電圧の供給を、前記半
絶縁性基板の内部に形成された導電層を介して行うこと
により、半絶縁性基板の電位を、前記分周回路に供給さ
れる電源の中で最も低いものよりも高い電位とするよう
に構成したので、回路素子の発振がなくなり、分周回路
の出力信号が位相変調されなくなり、正確な出力信号が
得られる効果がある。
絶縁性基板の内部に形成された導電層を介して行うこと
により、半絶縁性基板の電位を、前記分周回路に供給さ
れる電源の中で最も低いものよりも高い電位とするよう
に構成したので、回路素子の発振がなくなり、分周回路
の出力信号が位相変調されなくなり、正確な出力信号が
得られる効果がある。
第１図はこの発明の一実施例による分周回路のパッケー
ジの配置図、第２図はその回路図、第３図および第４図
は本発明の第３の実施例を示す図、第５図および第６図
は本発明の第２の実施例を示す図、第７図，第８図，第
９図はそれぞれ本発明の第4,第5,第６の実施例を示す
図、第10図は従来の分周回路のパッケージの配置図、第
11図は第10図の回路図、第12図は分周回路を用いて構成
した位相同期周波数シンセサイザを示す図、第13図は停
止モードを持つ分周回路を示す図で、第13図（ａ）はそ
の概略ブロック図、第13図（ｂ）はその動作表を示す
図、第14図は分周回路を構成する論理ゲートの回路図、
第15図は分周回路により位相誤差が生じることを説明す
るための波形図、第16図は分周回路を構成する電界効果
型トランジスタの断面図である。 図において、１は半絶縁性基板、２はパッケージの内
部、P1は入力端子、P2は電源端子、P3は分周出力端子、
P4は接地端子、P5は電流制限用端子、P6はリファレンス
電圧入力端子、L1〜L8はリード、Ｌφはフレーム、W,W1
〜W7はボンディングワイヤ、INは分周周波数入力端子、
VRはリファレンス電圧、VDDは電源電圧、VCSは電流制限
用信号、OUTは出力端子、GNDは接地端子、VBは基板電位
電源、B2は貫通孔、B3は裏面電極、B4は導電層、A1はVC
O、A2は分周回路、A3は発振器、A4は位相比較回路、A5
は制御回路である。
ジの配置図、第２図はその回路図、第３図および第４図
は本発明の第３の実施例を示す図、第５図および第６図
は本発明の第２の実施例を示す図、第７図，第８図，第
９図はそれぞれ本発明の第4,第5,第６の実施例を示す
図、第10図は従来の分周回路のパッケージの配置図、第
11図は第10図の回路図、第12図は分周回路を用いて構成
した位相同期周波数シンセサイザを示す図、第13図は停
止モードを持つ分周回路を示す図で、第13図（ａ）はそ
の概略ブロック図、第13図（ｂ）はその動作表を示す
図、第14図は分周回路を構成する論理ゲートの回路図、
第15図は分周回路により位相誤差が生じることを説明す
るための波形図、第16図は分周回路を構成する電界効果
型トランジスタの断面図である。 図において、１は半絶縁性基板、２はパッケージの内
部、P1は入力端子、P2は電源端子、P3は分周出力端子、
P4は接地端子、P5は電流制限用端子、P6はリファレンス
電圧入力端子、L1〜L8はリード、Ｌφはフレーム、W,W1
〜W7はボンディングワイヤ、INは分周周波数入力端子、
VRはリファレンス電圧、VDDは電源電圧、VCSは電流制限
用信号、OUTは出力端子、GNDは接地端子、VBは基板電位
電源、B2は貫通孔、B3は裏面電極、B4は導電層、A1はVC
O、A2は分周回路、A3は発振器、A4は位相比較回路、A5
は制御回路である。
フロントページの続き (56)参考文献 特開 昭61−171158（ＪＰ，Ａ) 特開 昭60−127763（ＪＰ，Ａ) 特開 昭57−122574（ＪＰ，Ａ) 特開 昭55−67160（ＪＰ，Ａ) 実開 昭63−22744（ＪＰ，Ｕ) 米国特許4725813（ＵＳ，Ａ) 米国特許4717836（ＵＳ，Ａ) 米国特許4791318（ＵＳ，Ａ) ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ＳＯ ＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ, Ｖｏｌ．ＳＣ−19，Ｎｏ．５，（1984）, Ｐ．710−715
Claims (7)
- 【請求項１】半絶縁性基板上に形成された電界効果形ト
ランジスタおよび抵抗体を含む回路素子より構成された
分周回路において、 この分周回路が形成されている半絶縁性基板の電位を、
前記分周回路に供給される電源の中で最も低いものより
も高い電位としたことを特徴とする半導体装置。 - 【請求項２】前記半絶縁性基板の電位を、前記分周回路
の電流制御用端子の電位と同電位としたことを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】前記半絶縁性基板の電位を、前記分周回路
に供給される電源の中で最も高い電源の電位と同電位と
したことを特徴とする請求項１記載の半導体装置。 - 【請求項４】前記半絶縁性基板への電圧の供給が、当該
半導体装置のパッケージのマウント部を介し、半絶縁性
基板に対し、前記分周回路が形成されている前記半絶縁
性基板の裏面より行われることを特徴とする請求項１記
載の半導体装置。 - 【請求項５】前記半絶縁性基板への電圧の供給が、 前記半絶縁性基板の分周回路が形成されている側より、
電圧供給端子を介して行われることを特徴とする請求項
１記載の半導体装置。 - 【請求項６】前記半絶縁性基板への電圧の供給が、 前記半絶縁性基板の分周回路が形成されている側より、
前記半絶縁性基板の裏面まで貫通した穴を介し、裏面よ
り行われることを特徴とする請求項１記載の半導体装
置。 - 【請求項７】前記半絶縁性基板への電圧の供給が、 前記半絶縁性基板の内部に形成された導電層を介して行
われることを特徴とする請求項１記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334347A JPH0831791B2 (ja) | 1988-12-28 | 1988-12-28 | 半導体装置 |
| US07/455,134 US5163169A (en) | 1988-12-28 | 1989-12-22 | Frequency divider having the power supply connected to the gaas substrate |
| EP89313643A EP0376718B1 (en) | 1988-12-28 | 1989-12-28 | A semiconductor device |
| DE68924583T DE68924583T2 (de) | 1988-12-28 | 1989-12-28 | Halbleitereinrichtung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334347A JPH0831791B2 (ja) | 1988-12-28 | 1988-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02179031A JPH02179031A (ja) | 1990-07-12 |
| JPH0831791B2 true JPH0831791B2 (ja) | 1996-03-27 |
Family
ID=18276350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63334347A Expired - Lifetime JPH0831791B2 (ja) | 1988-12-28 | 1988-12-28 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5163169A (ja) |
| EP (1) | EP0376718B1 (ja) |
| JP (1) | JPH0831791B2 (ja) |
| DE (1) | DE68924583T2 (ja) |
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| US4791318A (en) | 1987-12-15 | 1988-12-13 | Analog Devices, Inc. | MOS threshold control circuit |
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| FR2625052A1 (fr) * | 1987-12-18 | 1989-06-23 | Labo Electronique Physique | Circuit hyperfrequences comprenant au moins un transistor a effet de champ charge |
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1988
- 1988-12-28 JP JP63334347A patent/JPH0831791B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-22 US US07/455,134 patent/US5163169A/en not_active Expired - Fee Related
- 1989-12-28 EP EP89313643A patent/EP0376718B1/en not_active Expired - Lifetime
- 1989-12-28 DE DE68924583T patent/DE68924583T2/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE68924583D1 (de) | 1995-11-23 |
| EP0376718B1 (en) | 1995-10-18 |
| DE68924583T2 (de) | 1996-06-05 |
| US5163169A (en) | 1992-11-10 |
| JPH02179031A (ja) | 1990-07-12 |
| EP0376718A1 (en) | 1990-07-04 |
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