JPH0833843B2 - Central processing unit duplication system - Google Patents
Central processing unit duplication systemInfo
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- JPH0833843B2 JPH0833843B2 JP63218433A JP21843388A JPH0833843B2 JP H0833843 B2 JPH0833843 B2 JP H0833843B2 JP 63218433 A JP63218433 A JP 63218433A JP 21843388 A JP21843388 A JP 21843388A JP H0833843 B2 JPH0833843 B2 JP H0833843B2
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Description
【発明の詳細な説明】 〔概要〕 主と予備との２台の中央処理装置を有する中央処理装
置二重化システムに関し、 主CPUと予備CPUとの逆接続が可能で、切換回路なしに
主CPUによるシステムの制御が可能なことを目的とし、 ２台の中央処理装置とそのいずれかを切換選択するた
めの選択信号を記憶する選択信号記憶回路と選択された
中央処理装置で制御される被制御回路とよりなる中央処
理装置二重化システムにおいて、該２台の中央処理装置
夫々に、主又は予備の中央処理装置として設定を指示す
る２値の第１の信号を外部より供給される第１の端子
と、主又は予備と設定された中央処理装置の選択を指示
する２値の第２の信号を該選択信号記憶回路より供給さ
れる第２の端子と、該第１の信号の供給源に接続されて
いないとき該第１の端子に主の中央処理装置として設定
を指示する値の第１の信号を供給する第１の供給手段
と、該第２の信号の供給源に接続されていないとき該第
２の端子に主の中央処理装置の選択を指示する値の第２
の信号を供給する第２の供給手段と、該第１及び第２の
信号による主又は予備の中央処理装置としての設定及び
選択が一致したとき中央処理装置の主回路部を動作させ
る許可回路を有し構成する。DETAILED DESCRIPTION [Overview] A central processing unit duplication system having two main processing units, a main processing unit and a standby processing unit, has a main CPU and a spare CPU that can be reversely connected without a switching circuit. A control signal that is controlled by the selected central processing unit and a selection signal storage circuit that stores a selection signal for switching and selecting two central processing units for the purpose of controlling the system. And a first terminal externally supplied with a binary first signal for instructing a setting as a main or standby central processing unit in each of the two central processing units. Connected to a second terminal to which a binary second signal for instructing selection of the central processing unit set as main or standby is supplied from the selection signal storage circuit and a supply source of the first signal. When not on the first terminal First supply means for supplying a first signal having a value instructing setting as a main central processing unit, and main main processing for the second terminal when not connected to a supply source of the second signal Second value to instruct device selection
And a permission circuit for operating the main circuit section of the central processing unit when the settings and selections as the main or standby central processing unit by the first and second signals match. Have and configure.
本発明は中央処理装置二重化システムに関し、主と予
備との２台の中央処理装置を有するシステムに関する。The present invention relates to a central processing unit duplication system, and to a system having two central processing units, a main processing unit and a standby processing unit.
従来より主の中央処理装置（CPU）と予備のCPUとを有
し、通常、主CPUでシステム制御を行ない、主CPUの異常
時等に予備CPUに切換えてシステム制御を行なうCPU二重
化システムがある。Conventionally, there is a CPU duplication system that has a main central processing unit (CPU) and a spare CPU, and normally performs system control by the main CPU and switches to the spare CPU to perform system control when the main CPU malfunctions. .
従来システムは第４図に示す如く、CPU10、CPU11夫々
と被制御回路12との間をバス13で接続し、切換回路14の
端子14a,14bより制御信号CONTを供給してCPU10とCPU11
との切換えを制御している。In the conventional system, as shown in FIG. 4, the CPU 10 and the CPU 11 are connected to the controlled circuit 12 by the bus 13, and the control signal CONT is supplied from the terminals 14a and 14b of the switching circuit 14 to supply the CPU 10 and the CPU 11 to each other.
It controls the switching between and.
CPU10,11夫々は略同一の回路ではあるが、夫々の内蔵
スイッチの設定によりCPU10は主CPU、CPU11は予備CPUと
設定されており、その動作状態を示すステータス信号ST
ATEを切換回路14の端子14c,14dに供給している。Although the CPUs 10 and 11 have almost the same circuit, the CPU 10 is set as the main CPU and the CPU 11 is set as the spare CPU by setting the respective built-in switches, and the status signal ST
The ATE is supplied to the terminals 14c and 14d of the switching circuit 14.
従来システムでは、切換回路14が実装されてないと
き、又は故障したとき主CPU10及び予備CPU11は共にシス
テムの制御を行なうことができない。In the conventional system, both the main CPU 10 and the spare CPU 11 cannot control the system when the switching circuit 14 is not mounted or fails.
また、主CPU10と予備CPU11とを切換回路14に対して逆
に接続して実装した場合に主CPU10、予備CPU11は動作不
能又は誤動作を起こし、システムの誤動作又は障害が発
生するおそれがあり、これを避けるためには主CPU10、
予備CPU11夫々の内蔵スイッチを切換えて設定を変更し
なければならなかった。Further, when the main CPU 10 and the spare CPU 11 are connected to the switching circuit 14 in reverse connection, the main CPU 10 and the spare CPU 11 may become inoperable or malfunction, which may cause malfunction or failure of the system. To avoid the main CPU 10,
I had to change the built-in switch of each spare CPU11 to change the setting.
本発明は上記の点に鑑みなされたもので２つのCPUの
逆接続が可能で、切換回路なしに主CPUによるシステム
の制御が可能な中央処理装置二重化システムを提供する
ことを目的とする。The present invention has been made in view of the above points, and an object of the present invention is to provide a central processing unit duplication system in which two CPUs can be reversely connected and the system can be controlled by the main CPU without a switching circuit.
第１図は本発明システムの原理ブロック図を示す。 FIG. 1 shows a block diagram of the principle of the system of the present invention.
同図中、CPU20A,20B夫々と、これらのうちいずれかに
よって制御される被制御回路27との間はバス28によって
接続されている。選択信号記憶回路29は制御信号CONTに
よって上記CPU20A,20Bのいずれかを切換選択して動作状
態とし、選択されたCPUによって被制御回路27の制御が
行なわれる。In the figure, each of the CPUs 20A and 20B and a controlled circuit 27 controlled by one of them is connected by a bus 28. The selection signal storage circuit 29 switches and selects one of the CPUs 20A and 20B according to the control signal CONT to bring it into an operating state, and the selected CPU controls the controlled circuit 27.
２台のCPU20A,20Bには第１の端子21、第２の端子22、
許可回路23夫々が設けられている。Two CPUs 20A and 20B have a first terminal 21, a second terminal 22,
Each permission circuit 23 is provided.
第１の端子21には、主又は予備のCPUとして設定を指
示する２値の第１の信号が外部より供給される。第２の
端子22には、主又は予備と設定されたCPUの選択を指示
する２値の第２の信号が該選択信号記憶回路29より供給
される。To the first terminal 21, a binary first signal for instructing setting as a main CPU or a spare CPU is externally supplied. To the second terminal 22, a binary second signal for instructing the selection of the CPU set as the main or the spare is supplied from the selection signal storage circuit 29.
許可回路23内の第１の供給手段は、第１の信号の供給
源に接続されていないとき第１の端子に主の中央処理装
置として設定を指示する値の第１の信号を供給する。第
２の供給手段は、第２の信号の供給源に接続されていな
いとき第２の端子に主の中央処理装置の選択を指示する
値の第２の信号を供給する。許可回路23は、第１及び第
２の信号による主又は予備のCPUとしての設定及び選択
が一致したときCPUの主回路部を動作させる。The first supply means in the permission circuit 23 supplies the first signal of a value instructing the setting as the main central processing unit to the first terminal when not connected to the supply source of the first signal. The second supply means supplies the second signal of a value indicating the selection of the main central processing unit to the second terminal when not connected to the supply source of the second signal. The permission circuit 23 operates the main circuit unit of the CPU when the settings and selections as the main or standby CPU according to the first and second signals match.
本発明システムにおいては、第１の端子21に供給する
第１の信号によってCPU20A,20B夫々を主又は予備のCPU
として設定しており、これによって２つのCPUの逆接続
が可能となる。In the system of the present invention, each of the CPUs 20A and 20B is controlled by the first signal supplied to the first terminal 21 to be the main CPU or the spare CPU.
, Which allows the reverse connection of two CPUs.
また、許可回路23は第１及び第２の信号が主又は予備
のCPUとしての設定及び選択が一致したときのみCPUの主
回路部を動作させるため、選択信号記憶回路29がなくて
も主CPUとして設定されたCPUによる被制御回路27の制御
が可能となる。Further, since the permitting circuit 23 operates the main circuit portion of the CPU only when the first and second signals are set and selected as the main or auxiliary CPU, the main CPU operates even without the selection signal storage circuit 29. The controlled circuit 27 can be controlled by the CPU set as.
第２図は本発明システムで用いられるCPUの構成図を
示す。FIG. 2 shows a block diagram of a CPU used in the system of the present invention.
同図中、CPU20はCPU20A,20B夫々を構成するものであ
る。このCPU20の外部端子（第１の端子）21,外部端子
（第２の端子）22には夫々セレクト信号（第１の信号）
SEL、制御信号（第２の信号）CONTが入来する。外部端
子21,22は夫々CPU20内の許可回路23を構成するイクスク
ルーシブオア回路24の２つの入力端子に接続されてい
る。また外部端子21,22夫々は第1,第２の供給手段であ
る抵抗R1,R2を介して電源電圧Vccを供給されている。In the figure, the CPU 20 constitutes each of the CPUs 20A and 20B. The select signal (first signal) is supplied to the external terminal (first terminal) 21 and the external terminal (second terminal) 22 of the CPU 20, respectively.
SEL and control signal (second signal) CONT come in. The external terminals 21 and 22 are respectively connected to two input terminals of an exclusive OR circuit 24 which constitutes a permission circuit 23 in the CPU 20. The external terminals 21 and 22 are supplied with the power supply voltage Vcc via the resistors R 1 and R 2 which are the first and second supply means.
このため、イクスクルーシブオア回路24の外部端子21
が接続された入力端子は、外部端子21が開放及び値‘1'
（電圧Vcc）のとき値‘1'となり、外部端子21が値‘0'
（電圧0V）のときのみ値‘0'となる。同様にイクスクル
ーシブオア回路24の外部端子22が接続された入力端子
は、外部端子22が開放及び値‘1'のとき値‘1'で、外部
端子が値‘0'のときのみ値‘0'となる。For this reason, the external terminal 21 of the exclusive OR circuit 24 is
For the input terminal to which is connected, the external terminal 21 is open and the value is "1".
When the voltage is Vcc, the value is '1' and the external terminal 21 has the value '0'.
The value is '0' only when (voltage 0V). Similarly, the input terminal to which the external terminal 22 of the exclusive OR circuit 24 is connected is the value "1" when the external terminal 22 is open and the value "1", and the value "1" only when the external terminal 22 is the value "0". It becomes 0 '.
ところで、セレクト信号SELは値‘1'でCUP20が主CPU
と設定することを指示し、値‘0'でCPU20が予備CPUとし
て設定することを指示する。制御信号CONTは値‘1'で主
CPUの選択を指示し、値‘0'で予備CPUの選択を指示す
る。By the way, the select signal SEL is value '1' and the CUP20 is the main CPU.
The value '0' indicates that the CPU 20 should be set as a spare CPU. The control signal CONT has a value of '1'
Instructs the selection of the CPU, and the value "0" indicates the selection of the spare CPU.
イクスクルーシブオア回路24は供給されるセレクト信
号SEL、制御信号CONT夫々の値に応じて第３図に示す如
き値の出力信号OUTをCPU20内の主回路部25に供給する。
主回路部25はCPU20の本体であり、上記出力信号OUTが値
‘0'のときに動作を行ない、値‘1'のとき動作が禁止さ
れる。The exclusive OR circuit 24 supplies an output signal OUT having a value as shown in FIG. 3 to the main circuit section 25 in the CPU 20 in accordance with the values of the supplied select signal SEL and control signal CONT.
The main circuit section 25 is the main body of the CPU 20, and operates when the output signal OUT has a value of “0” and is prohibited when the output signal OUT has a value of “1”.
つまり主回路部25は第３図から明らかなようにセレク
ト信号SELでCPU20が主CPUであると指示され、かつ制御
信号CONTで主CPUの選択を指示されたとき、及びセレク
ト信号SELでCPU20が予備CPUであると指示され、かつ制
御信号CONTで予備CPUの選択を指示されたときにのみ動
作を行ない、その動作状態を示すステータス信号STATE
を端子26より選択信号記憶回路である切換回路29に供給
する。That is, as is apparent from FIG. 3, in the main circuit section 25, when the select signal SEL indicates that the CPU 20 is the main CPU, and the control signal CONT indicates the selection of the main CPU, and when the select signal SEL indicates that the CPU 20 is the main CPU. A status signal STATE that indicates the operating status only when the CPU is instructed to operate as a spare CPU and the control signal CONT instructs to select a spare CPU.
Is supplied from a terminal 26 to a switching circuit 29 which is a selection signal storage circuit.
ここで、第１図のシステムで考えると、CPU20AとCPU2
0Bとを切換回路29に対して逆に接続して実装した場合、
例えばCPU20Bの外部端子21には抵抗Raより値‘1'のセレ
クト信号SELが供給され、外部端子22に切換回路29から
値‘1'の制御信号が供給されるとCPU20Bは主CPUとして
動作する。また同様にCPU20Aは値‘0'のセレクト信号SE
Lが供給され、値‘0'の制御信号が供給されると予備CPU
として動作する。Here, considering the system of FIG. 1, CPU20A and CPU2
When 0B and the reverse circuit are connected to the switching circuit 29 and mounted,
For example, the external terminal 21 of the CPU 20B is supplied with the select signal SEL of value '1' from the resistor Ra, and the external terminal 22 is supplied with the control signal of value '1' from the switching circuit 29, the CPU 20B operates as the main CPU. . Similarly, CPU20A selects signal SE with value '0'.
When L is supplied and the control signal of value '0' is supplied, the spare CPU
To work as.
更に第１図のシステムにおいて切換回路29が実装され
ていない状態では、CPU20A,20B夫々の外部端子22は開放
され、この場合にCPU20A,20B夫々のイクスクルーシブオ
ア回路24に供給されるセレクト信号SELは値‘1'とな
る。Further, when the switching circuit 29 is not mounted in the system shown in FIG. 1, the external terminals 22 of the CPUs 20A and 20B are opened, and in this case, the select signal supplied to the exclusive OR circuit 24 of the CPUs 20A and 20B, respectively. SEL has the value '1'.
このため外部端子21に値‘1'を供給されているCPU20A
が主CPUとして動作する。For this reason, the CPU 20A whose external terminal 21 is supplied with the value "1"
Operates as the main CPU.
上述の如く、本発明の中央処理装置二重化システムに
よれば、２つのCPUの切換回路に対する逆接続が可能で
あり、また切換回路なしに主CPUとして設定されたCPUに
よるシステムの制御が可能であり、実用上きわめて有用
である。As described above, according to the central processing unit duplication system of the present invention, two CPUs can be reversely connected to the switching circuit, and the system can be controlled by the CPU set as the main CPU without the switching circuit. , Very useful in practice.
第１図は本発明システムの原理ブロック図、 第２図は本発明システムに適用されるCPUのブロック
図、 第３図はイクスクルーシブオア回路の入出力信号を説明
するための図、 第４図は従来システムのブロック図である。 図において、 20,20A,20Bは中央処理装置（CPU）、21は第１の端子、2
2は第2,の端子、23は許可回路、24はイクスクルーシブ
オア回路、25は主回路部、27は被制御回路、28はバス、
29は切換回路 を示す。FIG. 1 is a block diagram of the principle of the system of the present invention, FIG. 2 is a block diagram of a CPU applied to the system of the present invention, FIG. 3 is a diagram for explaining input / output signals of an exclusive OR circuit, and FIG. The figure is a block diagram of a conventional system. In the figure, 20, 20A, 20B are central processing units (CPU), 21 is the first terminal, 2
2 is a second terminal, 23 is a permit circuit, 24 is an exclusive OR circuit, 25 is a main circuit section, 27 is a controlled circuit, 28 is a bus,
29 indicates a switching circuit.
Claims (1)
ずれかを切換選択するための選択信号を記憶する選択信
号記憶回路（29）と選択された中央処理装置で制御され
る被制御回路（27）とよりなる中央処理装置二重化シス
テムにおいて、 該２台の中央処理装置（20A,20B）夫々に、 主又は予備の中央処理装置として設定を指示する２値の
第１の信号を外部より供給される第１の端子（21）と、 主又は予備と設定された中央処理装置の選択を指示する
２値の第２の信号を該選択信号記憶回路（29）より供給
される第２の端子（22）と、 該第１の信号の供給源に接続されていないとき該第１の
端子に主の中央処理装置として設定を指示する値の第１
の信号を供給する第１の供給手段（R1）と、 該第２の信号の供給源に接続されていないとき該第２の
端子に主の中央処理装置の選択を指示する値の第２の信
号を供給する第２の供給手段（R2）と、 該第１及び第２の信号による主又は予備の中央処理装置
としての設定及び選択が一致したとき中央処理装置の主
回路部を動作させる許可回路（23）を有することを特徴
とする中央処理装置二重化システム。1. A two central processing unit (20A, 20B), a selection signal storage circuit (29) for storing a selection signal for switching and selecting one of them, and an object controlled by the selected central processing unit. In a central processing unit duplication system including a control circuit (27), a binary first signal for instructing setting as a main or standby central processing unit is given to each of the two central processing units (20A, 20B). A first terminal (21) supplied from the outside and a binary second signal for instructing selection of the central processing unit set as main or standby are supplied from the selection signal storage circuit (29). A second terminal (22) and a first value of a value which, when not connected to the source of the first signal, instructs the first terminal to be set as the main central processing unit.
A first supply means (R 1 ) for supplying the second signal and a second value of a value for instructing the selection of the main central processing unit to the second terminal when not connected to the source of the second signal. When the setting and selection as the main or standby central processing unit by the first and second signals coincide with the second supplying means (R 2 ) for supplying the signal of the above, the main circuit unit of the central processing unit is operated. A central processing unit duplication system having an enabling circuit (23) for enabling the processing.
Priority Applications (1)
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|---|---|---|---|
| JP63218433A JPH0833843B2 (en) | 1988-09-02 | 1988-09-02 | Central processing unit duplication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63218433A JPH0833843B2 (en) | 1988-09-02 | 1988-09-02 | Central processing unit duplication system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267640A JPH0267640A (en) | 1990-03-07 |
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Family
ID=16719835
Family Applications (1)
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|---|---|---|---|
| JP63218433A Expired - Lifetime JPH0833843B2 (en) | 1988-09-02 | 1988-09-02 | Central processing unit duplication system |
Country Status (1)
| Country | Link |
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| JP (1) | JPH0833843B2 (en) |
Families Citing this family (1)
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|---|---|---|---|---|
| JP2750224B2 (en) * | 1990-12-06 | 1998-05-13 | 富士通株式会社 | Switching control method |
Family Cites Families (5)
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-
1988
- 1988-09-02 JP JP63218433A patent/JPH0833843B2/en not_active Expired - Lifetime
Also Published As
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|---|---|
| JPH0267640A (en) | 1990-03-07 |
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