JPH0834224B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0834224B2 JPH0834224B2 JP62082314A JP8231487A JPH0834224B2 JP H0834224 B2 JPH0834224 B2 JP H0834224B2 JP 62082314 A JP62082314 A JP 62082314A JP 8231487 A JP8231487 A JP 8231487A JP H0834224 B2 JPH0834224 B2 JP H0834224B2
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタの製造方法に関し、特
にゲート電極上に低抵抗金属が被せられた電界効果トラ
ンジスタの製造方法に関する。
にゲート電極上に低抵抗金属が被せられた電界効果トラ
ンジスタの製造方法に関する。
電界効果トランジスタは低電力，高速なスイッチング
素子として古くから開発が進められており、特にｎ型砒
化ガリウム（GaAs）を動作層とするGaAsショットキ障壁
ゲート型電界効果トランジスタ（以下GaAsMESFETと称
す）は、次世代の超高速コンピュータのキー・デバイス
として注目されている。GaAsMESFETの特性を特徴できる
最も重要なパラメータは伝達コンダクタンス（gm）であ
り、gmを向上する為に種々なデバイスプロセス上の工夫
が成されている。
素子として古くから開発が進められており、特にｎ型砒
化ガリウム（GaAs）を動作層とするGaAsショットキ障壁
ゲート型電界効果トランジスタ（以下GaAsMESFETと称
す）は、次世代の超高速コンピュータのキー・デバイス
として注目されている。GaAsMESFETの特性を特徴できる
最も重要なパラメータは伝達コンダクタンス（gm）であ
り、gmを向上する為に種々なデバイスプロセス上の工夫
が成されている。
第３図はいわゆる自己整合法を用いたGaAsMESFETの断
面形状を示すものであり、半絶縁性基板11中にイオン注
入法により半導体動作層12を形成したるあと、高融点金
属、例えばタングステンシリサイド（Wsi）より成るゲ
ート電極13を形成し、それをマスクとして高濃度のイオ
ンを注入し、ゲート電極のソース電極14,ドレイン電極1
5側に低抵抗領域16を形成している。ゲート電極として
高融点金属を用いているのは注入イオンの活性化の為の
アニーリング処理（通常700℃以上）に耐える必要が有
る為である。本構造においては、ゲート電極の両側に低
抵抗領域が設けられている為、直列寄生抵抗が小さく、
高いgmを得ることが可能であるが、一般に高融点金属は
比抵抗が高い為、ゲート抵抗が増大するという欠点が有
った。ゲート抵抗の低減の為に、第４図の如く、Au−Ti
N−Wsiの３層金属31を用いる方法も提案されているが、
この場合には、低抵抗金属である（TiN）−AuがWsiゲー
ト電極の上面にしか接していないため、接着度が弱く、
低抵抗金属が高融点金属から剥離するという事故もしば
しば発生した。
面形状を示すものであり、半絶縁性基板11中にイオン注
入法により半導体動作層12を形成したるあと、高融点金
属、例えばタングステンシリサイド（Wsi）より成るゲ
ート電極13を形成し、それをマスクとして高濃度のイオ
ンを注入し、ゲート電極のソース電極14,ドレイン電極1
5側に低抵抗領域16を形成している。ゲート電極として
高融点金属を用いているのは注入イオンの活性化の為の
アニーリング処理（通常700℃以上）に耐える必要が有
る為である。本構造においては、ゲート電極の両側に低
抵抗領域が設けられている為、直列寄生抵抗が小さく、
高いgmを得ることが可能であるが、一般に高融点金属は
比抵抗が高い為、ゲート抵抗が増大するという欠点が有
った。ゲート抵抗の低減の為に、第４図の如く、Au−Ti
N−Wsiの３層金属31を用いる方法も提案されているが、
この場合には、低抵抗金属である（TiN）−AuがWsiゲー
ト電極の上面にしか接していないため、接着度が弱く、
低抵抗金属が高融点金属から剥離するという事故もしば
しば発生した。
本発明は従来の電界効果トランジスタにおける上記の
如き欠点に鑑みて成されたものであり、その目的は、ゲ
ート抵抗が低い、しかも機械的強度も強いゲート電極を
有する電界効果トランジスタの製造方法を提供すること
にある。
如き欠点に鑑みて成されたものであり、その目的は、ゲ
ート抵抗が低い、しかも機械的強度も強いゲート電極を
有する電界効果トランジスタの製造方法を提供すること
にある。
本発明の電界効果トランジスタの製造方法は、半絶縁
性基板に設けられた半導体動作層上に高融点金属からな
るゲート電極を形成する工程と、全面にホトレジストを
塗布し、つづけて全面をドライエッチングを行い前記ホ
トレジストを所定量エッチングすることにより前記ゲー
ト電極の上面部及び側面の一部を露出する工程と、次に
全面に蒸着により低抵抗金属を形成する工程と、前記低
抵抗金属を前記露出した前記ゲート電極の上面部及び側
面部を包み込む形状にパターニングする工程と、前記ホ
トレジストを除去する工程とを有し、前記ゲート電極の
上面部から所定側面部にまで接する帽子状の低抵抗金属
を形成する。
性基板に設けられた半導体動作層上に高融点金属からな
るゲート電極を形成する工程と、全面にホトレジストを
塗布し、つづけて全面をドライエッチングを行い前記ホ
トレジストを所定量エッチングすることにより前記ゲー
ト電極の上面部及び側面の一部を露出する工程と、次に
全面に蒸着により低抵抗金属を形成する工程と、前記低
抵抗金属を前記露出した前記ゲート電極の上面部及び側
面部を包み込む形状にパターニングする工程と、前記ホ
トレジストを除去する工程とを有し、前記ゲート電極の
上面部から所定側面部にまで接する帽子状の低抵抗金属
を形成する。
次に本発明につき、図面を参照して説明する。第１図
は本発明の一実施例の断面図であり、比抵抗107So−cm
以上の半絶縁性GaAs基板11上に、ｎ型GaAs半導体動作層
12（キャリア密度２×1017cm-3,厚み0.1μｍ）がイオン
注入法により設けられている。該半導体動作層12の表面
にAuGe合金よりなるソース電極14,ドレイン電極15が設
けられ、かつWsi高融点金属より成るゲート電極13がソ
ース電極14とドレイン電極15の間に設けられている。ゲ
ート電極の両側には直列寄生抵抗を減じるための低抵抗
領域（厚み0.3μm,キャリア密度５×1017cm-3）16が設
けられている。図においてゲート電極厚み，長さはとも
に例えば0.5μｍである。本発明による電界効果トラン
ジスタの骨子はゲート電極13の上面17および側面の１部
18に亘って形成されている帽子状の低抵抗金属（Ti−Pt
−Au）19である。低抵抗金属の厚みは0.5μｍであり、
ゲート電極の上面17および肩から0.2μｍ下がった側面1
8においてゲート電極に接している。
は本発明の一実施例の断面図であり、比抵抗107So−cm
以上の半絶縁性GaAs基板11上に、ｎ型GaAs半導体動作層
12（キャリア密度２×1017cm-3,厚み0.1μｍ）がイオン
注入法により設けられている。該半導体動作層12の表面
にAuGe合金よりなるソース電極14,ドレイン電極15が設
けられ、かつWsi高融点金属より成るゲート電極13がソ
ース電極14とドレイン電極15の間に設けられている。ゲ
ート電極の両側には直列寄生抵抗を減じるための低抵抗
領域（厚み0.3μm,キャリア密度５×1017cm-3）16が設
けられている。図においてゲート電極厚み，長さはとも
に例えば0.5μｍである。本発明による電界効果トラン
ジスタの骨子はゲート電極13の上面17および側面の１部
18に亘って形成されている帽子状の低抵抗金属（Ti−Pt
−Au）19である。低抵抗金属の厚みは0.5μｍであり、
ゲート電極の上面17および肩から0.2μｍ下がった側面1
8においてゲート電極に接している。
次に第１図に示す電界効果トランジスタの製作方法の
１例を第２図を用いて説明する。第２図（Ａ）は通常の
方法で半絶縁性基板上にソース14,ドレイン15,ゲート13
の各電極を設けた状態を示す。WSiゲート電極のゲート
長は0.5μm,ゲート電極も0.5μｍとなっている。次に第
２図（Ｂ）で全面にホトレジスト21を塗布し、つづいて
同図（Ｃ）のように全面を垂直方向からドライエッチン
グすると、ゲート電極13の頭部22が露出してくる。次に
同図（Ｄ）において全面にTi（200Å）−Pt（200Å）−
Au（5000Å）19を連結蒸着し、（Ｅ）の如く所定のホト
レジストマスク23を設け上記Ti−Pt−Au膜をエッチング
し、最后に不要となったホトレジストを除去すると、第
１図に示した電界効果トランジスタが得られる。
１例を第２図を用いて説明する。第２図（Ａ）は通常の
方法で半絶縁性基板上にソース14,ドレイン15,ゲート13
の各電極を設けた状態を示す。WSiゲート電極のゲート
長は0.5μm,ゲート電極も0.5μｍとなっている。次に第
２図（Ｂ）で全面にホトレジスト21を塗布し、つづいて
同図（Ｃ）のように全面を垂直方向からドライエッチン
グすると、ゲート電極13の頭部22が露出してくる。次に
同図（Ｄ）において全面にTi（200Å）−Pt（200Å）−
Au（5000Å）19を連結蒸着し、（Ｅ）の如く所定のホト
レジストマスク23を設け上記Ti−Pt−Au膜をエッチング
し、最后に不要となったホトレジストを除去すると、第
１図に示した電界効果トランジスタが得られる。
以上説明したように本発明による電界効果トランジス
タにおいては、高融点金属ゲート電極の頭部に帽子状に
低抵抗金属を設けてあるので、ゲート抵抗の低減が可能
であり高周波特性の良い電界効果トランジスタが得られ
る。さらに、該低抵抗金属は、ゲート電極の上面のみで
なく、側面にも亘って接しているため、機械的強度も十
分である。
タにおいては、高融点金属ゲート電極の頭部に帽子状に
低抵抗金属を設けてあるので、ゲート抵抗の低減が可能
であり高周波特性の良い電界効果トランジスタが得られ
る。さらに、該低抵抗金属は、ゲート電極の上面のみで
なく、側面にも亘って接しているため、機械的強度も十
分である。
尚、本発明における実施例ではGaAsMESFETについて示
したが、電界効果トランジスタとしてはGaAsMESFETに限
ることなく、高融点ゲート金属を用いる他の電界効果ト
ランジスタ（MOSFET含む）にも適用できることは言うま
でもない。
したが、電界効果トランジスタとしてはGaAsMESFETに限
ることなく、高融点ゲート金属を用いる他の電界効果ト
ランジスタ（MOSFET含む）にも適用できることは言うま
でもない。
第１図は本発明の１実施例の断面図、第２図（Ａ）〜
（Ｅ）はその製造方法の１例を示す工程断面図、第３
図，第４図は従来の電界効果トランジスタの断面図であ
る。 11……半絶縁性基板、12……半導体動作層、13……ゲー
ト電極、14……ソース電極、15……ドレイン電極、16…
…低抵抗領域、17……ゲート電極上面、18……側面、19
……低抵抗金属、21……ホトレジスト、22……ゲート電
極頭部、23……ホトレジストパターン、31……Ti−Pt−
Au膜。
（Ｅ）はその製造方法の１例を示す工程断面図、第３
図，第４図は従来の電界効果トランジスタの断面図であ
る。 11……半絶縁性基板、12……半導体動作層、13……ゲー
ト電極、14……ソース電極、15……ドレイン電極、16…
…低抵抗領域、17……ゲート電極上面、18……側面、19
……低抵抗金属、21……ホトレジスト、22……ゲート電
極頭部、23……ホトレジストパターン、31……Ti−Pt−
Au膜。
Claims (1)
- 【請求項１】半絶縁性基板に設けられた半導体動作層上
に高融点金属からなるゲート電極を形成する工程と、全
面にホトレジストを塗布し、つづけて全面をドライエッ
チングを行い前記ホトレジストを所定量エッチングする
ことにより前記ゲート電極の上面部及び側面の一部を露
出する工程と、次に全面に蒸着により低抵抗金属を形成
する工程と、前記低抵抗金属を前記露出した前記ゲート
電極の上面部及び側面部を包み込む形状にパターニング
する工程と、前記ホトレジストを除去する工程とを有
し、前記ゲート電極の上面部から所定側面部にまで接す
る帽子状の低抵抗金属を形成することを特徴とする電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082314A JPH0834224B2 (ja) | 1987-04-02 | 1987-04-02 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082314A JPH0834224B2 (ja) | 1987-04-02 | 1987-04-02 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63248178A JPS63248178A (ja) | 1988-10-14 |
| JPH0834224B2 true JPH0834224B2 (ja) | 1996-03-29 |
Family
ID=13771106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62082314A Expired - Lifetime JPH0834224B2 (ja) | 1987-04-02 | 1987-04-02 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834224B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155967A (ja) * | 1984-08-28 | 1986-03-20 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS6167272A (ja) * | 1984-09-10 | 1986-04-07 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
| JPS61236167A (ja) * | 1985-04-12 | 1986-10-21 | Nec Corp | 半導体装置の製造方法 |
| JPS62274673A (ja) * | 1986-05-22 | 1987-11-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1987
- 1987-04-02 JP JP62082314A patent/JPH0834224B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63248178A (ja) | 1988-10-14 |
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