JPH0834295B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0834295B2 JPH0834295B2 JP63303608A JP30360888A JPH0834295B2 JP H0834295 B2 JPH0834295 B2 JP H0834295B2 JP 63303608 A JP63303608 A JP 63303608A JP 30360888 A JP30360888 A JP 30360888A JP H0834295 B2 JPH0834295 B2 JP H0834295B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特にビット線対とセ
ンスアンプとの間にトランスファゲートを設けたタイプ
の半導体記憶装置の配線レイアウトの改良に関する。
ンスアンプとの間にトランスファゲートを設けたタイプ
の半導体記憶装置の配線レイアウトの改良に関する。
［従来の技術］ 従来より、ダイナミックメモリの一つとしてビット線
対とセンスアンプとの間にトランスファゲートを介挿し
たタイプのものが知られている。第３図にこの種のメモ
リのセンスアンプ周辺の回路図を示す。
対とセンスアンプとの間にトランスファゲートを介挿し
たタイプのものが知られている。第３図にこの種のメモ
リのセンスアンプ周辺の回路図を示す。
一対のビット線1A及び1BにはトランジスタQ2A、Q2Bと
セルキャパシタC2A、C2Bとからなる１トランジスタ型メ
モリセルが複数接続されている。これらのメモリセルの
トランジスタQ2A、Q2Bのゲートは夫々ワード線2A及び2B
に接続されている。また、このビット線1A及び1Bには上
記メモリセル及び図示されていない複数の他のメモリセ
ルの他に、２個のダミーワード容量C3A及びC3Bの一端も
接続されている。これらダミーワード容量C3A及びC3Bの
他端はダミーワード線3A,3Bに接続されている。これら
のダミーワード容量C3A及びC3Bはセンスアンプが動作す
る際の基準レベルを設定するのに用いられる。
セルキャパシタC2A、C2Bとからなる１トランジスタ型メ
モリセルが複数接続されている。これらのメモリセルの
トランジスタQ2A、Q2Bのゲートは夫々ワード線2A及び2B
に接続されている。また、このビット線1A及び1Bには上
記メモリセル及び図示されていない複数の他のメモリセ
ルの他に、２個のダミーワード容量C3A及びC3Bの一端も
接続されている。これらダミーワード容量C3A及びC3Bの
他端はダミーワード線3A,3Bに接続されている。これら
のダミーワード容量C3A及びC3Bはセンスアンプが動作す
る際の基準レベルを設定するのに用いられる。
これら一対のビット線1A及び1Bは制御信号TGによって
駆動されるトランスファゲートQ4A及びQ4Bを介して一対
のセンスアンプ入出力線4A及び4Bに夫々接続されてい
る。センスアンプ５は互いにクロスカップルされたトラ
ンジスタQ10、Q11、Q12、Q13と駆動信号SE1によってセ
ンスアンプ５を能動状態にするインバータINV及びトラ
ンジスタQ14、Q15とにより構成されている。
駆動されるトランスファゲートQ4A及びQ4Bを介して一対
のセンスアンプ入出力線4A及び4Bに夫々接続されてい
る。センスアンプ５は互いにクロスカップルされたトラ
ンジスタQ10、Q11、Q12、Q13と駆動信号SE1によってセ
ンスアンプ５を能動状態にするインバータINV及びトラ
ンジスタQ14、Q15とにより構成されている。
トランジスタQ5A、Q5B及びQ6は、プリチャージ信号PD
Lによって駆動され、ビット線1A及び1Bをバランスプリ
チャージするのに用いられる。
Lによって駆動され、ビット線1A及び1Bをバランスプリ
チャージするのに用いられる。
なお、PDL、TG、SE1の各信号の発生回路は第３図には
示されていない。
示されていない。
以下、第４図のタイムチャートに従って第３図に示し
た回路の動作を説明する。
た回路の動作を説明する。
タイムＡ（ビット線プリチャージ期間） プリチャージ信号PDL及びトランスファゲート制御信
号TGが“H"になり、プリチャージ用のトランジスタQ5
A、Q5B及びQ6並びにトランスファゲートQ4A及びQ4Bがタ
ーンオンする。この結果、トランジスタQ6によりビット
線1A及び1Bが短絡され中間電位が生成されると共に、ト
ランジスタQ5A、Q5B及びQ6がカットオフされるまで端子
HVCから電荷がトランジスタQ5A及びQ4A並びにトランジ
スタQ5B及びQ4Bを介してビット線1A、1B及びセンスアン
プ入出力線4A、4Bに流れ込み、これらの各線がバランス
チャージされ、ビット線1A、1Bの電位が維持される。
号TGが“H"になり、プリチャージ用のトランジスタQ5
A、Q5B及びQ6並びにトランスファゲートQ4A及びQ4Bがタ
ーンオンする。この結果、トランジスタQ6によりビット
線1A及び1Bが短絡され中間電位が生成されると共に、ト
ランジスタQ5A、Q5B及びQ6がカットオフされるまで端子
HVCから電荷がトランジスタQ5A及びQ4A並びにトランジ
スタQ5B及びQ4Bを介してビット線1A、1B及びセンスアン
プ入出力線4A、4Bに流れ込み、これらの各線がバランス
チャージされ、ビット線1A、1Bの電位が維持される。
タイムＢ（メモリセル情報読出期間） ビット線1B及び入出力線4B側のダミーワード線3Bが下
降してビット線1B及び入出力線4Bの電位が少々低下し、
これら各線1B、4Bにセンスアンプ５にとって必要な基準
電位が生成される。ここで、セルキャパシタC2Aには電
荷が貯蔵されていない（“0"の情報が入ってくる）とす
る。このセルのトランジスタQ2Aのゲートに接続されて
いるワード線2Aが上昇すると、ビット線1A及び入出力線
4AからセルキャパシタC2Aへ電荷が流れ込む。これによ
り、ビット線1A及び入出力線4Aの電位がこれと反対側の
ビット線1B及び入出力線4Bよりも低下する。
降してビット線1B及び入出力線4Bの電位が少々低下し、
これら各線1B、4Bにセンスアンプ５にとって必要な基準
電位が生成される。ここで、セルキャパシタC2Aには電
荷が貯蔵されていない（“0"の情報が入ってくる）とす
る。このセルのトランジスタQ2Aのゲートに接続されて
いるワード線2Aが上昇すると、ビット線1A及び入出力線
4AからセルキャパシタC2Aへ電荷が流れ込む。これによ
り、ビット線1A及び入出力線4Aの電位がこれと反対側の
ビット線1B及び入出力線4Bよりも低下する。
以上のようにして、センスアンプ入出力線4A及び4Bに
差信号が生じる。
差信号が生じる。
タイムＣ トランスファゲート制御信号TGがセンスアンプ入出力
線4A及び4Bの電位よりもトランスファゲートQ4A及びQ4B
のしきい値分高い電位まで下降したとき、トランスファ
ゲートQ4A及びQ4Bはカットオフし、センスアンプ入出力
線4A及び4Bの容量は自分自身の容量のみとなり、百fF足
らずと極めて小さくなる。
線4A及び4Bの電位よりもトランスファゲートQ4A及びQ4B
のしきい値分高い電位まで下降したとき、トランスファ
ゲートQ4A及びQ4Bはカットオフし、センスアンプ入出力
線4A及び4Bの容量は自分自身の容量のみとなり、百fF足
らずと極めて小さくなる。
タイムＤ（信号増幅期間） 駆動信号SE1が活性化され、トランジスタQ14及びQ15
がターンオンすることにより、センスアンプ５が駆動さ
れ、センスアンプ入出力線4A、4Bに生じている差信号を
増幅する。
がターンオンすることにより、センスアンプ５が駆動さ
れ、センスアンプ入出力線4A、4Bに生じている差信号を
増幅する。
タイムＥ（メモリセルへの再書込期間） トランスファゲート制御信号TGを上昇させることによ
りトランスファゲートQ4A及びQ4Bがターンオンして、セ
ンスアンプ入出力線4A、4Bとビット線1A及び1Bとが夫々
接続される。これにより、トランスファゲートQ4A及び
トランジスタQ2Aを介してセルキャパシタC2Aに同一デー
タが再書込される。
りトランスファゲートQ4A及びQ4Bがターンオンして、セ
ンスアンプ入出力線4A、4Bとビット線1A及び1Bとが夫々
接続される。これにより、トランスファゲートQ4A及び
トランジスタQ2Aを介してセルキャパシタC2Aに同一デー
タが再書込される。
［発明が解決しようとする課題］ 上述した従来のトランスファゲートを有したセンスア
ンプの動作では、上述のタイムＣでトランジスタQ4A及
びQ4Bをカットオフしてセンスアンプ５をビット線1A及
び1Bから分離した後にタイムＤの信号増幅に入るので、
信号増幅開始時にはセンスアンプ入出力線4A、4Bの容量
は自分自身の容量のみとなり極めて小さくなる。従っ
て、センスアンプ５はノイズ及びセンスアンプ５内のア
ンバランスに敏感になってしまい、そのようなアンバン
ランスが生じると、センス感度が悪化してしまう。
ンプの動作では、上述のタイムＣでトランジスタQ4A及
びQ4Bをカットオフしてセンスアンプ５をビット線1A及
び1Bから分離した後にタイムＤの信号増幅に入るので、
信号増幅開始時にはセンスアンプ入出力線4A、4Bの容量
は自分自身の容量のみとなり極めて小さくなる。従っ
て、センスアンプ５はノイズ及びセンスアンプ５内のア
ンバランスに敏感になってしまい、そのようなアンバン
ランスが生じると、センス感度が悪化してしまう。
ここで、第５図に基いてトランスファゲートQ4A、Q4B
周辺の従来のレイアウトについて説明する。
周辺の従来のレイアウトについて説明する。
図中破線は不純物拡散層、二点鎖線はゲート多結晶シ
リコン電極層、一点鎖線は配線シリサイド層、実線はア
ルミニウム層である。シリサイド層14A、14B、14A′、1
4B′はビット線1A、1B及びこれと隣接するビット線1
A′、1B′を夫々構成し、シリサイド層15A、15B、15
A′、15B′はセンスアンプ入出力線4A、4B、4A′、4B′
を夫々構成する。これらのシリサイド層はトランスファ
ゲートQ4A、Q4B、Q4A′、Q4B′を介して夫々接続されて
いる。
リコン電極層、一点鎖線は配線シリサイド層、実線はア
ルミニウム層である。シリサイド層14A、14B、14A′、1
4B′はビット線1A、1B及びこれと隣接するビット線1
A′、1B′を夫々構成し、シリサイド層15A、15B、15
A′、15B′はセンスアンプ入出力線4A、4B、4A′、4B′
を夫々構成する。これらのシリサイド層はトランスファ
ゲートQ4A、Q4B、Q4A′、Q4B′を介して夫々接続されて
いる。
トランスファゲートQ4A、Q4B、Q4A′、Q4B′はソース
ドレイン不純物拡散層12が大きな面積を占有するため、
千鳥状に配置される。トランスファゲートQ4A、Q4B、Q4
A′、Q4B′のソースドレインはコンタクト部C2を介して
ビット線1A、1B、1A′、1B′及びセンスアンプ入出力線
4A、4B、4A′、4B′に夫々接続され、ゲートとなる多結
晶シリコン層11はコンタクト部C1を介してアルミニウム
層13と接続されている。なお、アルミニウム層13はトラ
ンスファゲート制御信号TGの信号線を構成する。
ドレイン不純物拡散層12が大きな面積を占有するため、
千鳥状に配置される。トランスファゲートQ4A、Q4B、Q4
A′、Q4B′のソースドレインはコンタクト部C2を介して
ビット線1A、1B、1A′、1B′及びセンスアンプ入出力線
4A、4B、4A′、4B′に夫々接続され、ゲートとなる多結
晶シリコン層11はコンタクト部C1を介してアルミニウム
層13と接続されている。なお、アルミニウム層13はトラ
ンスファゲート制御信号TGの信号線を構成する。
ここで、トランスファゲートQ4A、Q4B及び配線層を形
成している多結晶シリコン層11、アルミニウム層13をセ
ンスアンプ入出力線4A、4Bを形成するシリサイド層15
A、15Bとの結合容量について考えてみると、先ず、トラ
ンスファゲートQ4A、Q4Bのゲートとソースドレイン不純
物拡散層12との間、即ち、ゲート・ソース間の結合容量
が存在するが、これは、トランジスタ形状が全く同一で
あることから、容量の大きさは同一と考えられ、センス
アンプ入出力線4A、4Bにとっては共通ノイズとなるもの
である。これに対し、問題となるのはセンスアンプ入出
力線4Bを形成するシリサイド層15Bに隣接するコンタク
ト部C1である。
成している多結晶シリコン層11、アルミニウム層13をセ
ンスアンプ入出力線4A、4Bを形成するシリサイド層15
A、15Bとの結合容量について考えてみると、先ず、トラ
ンスファゲートQ4A、Q4Bのゲートとソースドレイン不純
物拡散層12との間、即ち、ゲート・ソース間の結合容量
が存在するが、これは、トランジスタ形状が全く同一で
あることから、容量の大きさは同一と考えられ、センス
アンプ入出力線4A、4Bにとっては共通ノイズとなるもの
である。これに対し、問題となるのはセンスアンプ入出
力線4Bを形成するシリサイド層15Bに隣接するコンタク
ト部C1である。
第５図中Ｘ−Ｘ′線の断面図を第６図に示す。第６図
に示されるように、コンタクト部C1とシリサイド層15B
とは近接して配置されることが多く、パターンによって
は、４乃至5fFに達することがある。一方、センスアン
プ入出力線4Aを形成するシリサイド層15Aには、このよ
うな隣接するコンタクト部がない。このため、この結合
容量はアンバランスとなり、場合によってはトランスフ
ァゲート制御信号TGの電位が下降する際にセンスアンプ
入出力線4A、4B上に生じるノイズ電圧はメモリセルから
の読み出し信号の20％にまで達することもあり、動作マ
ージンの減少及び歩留りの低下を招く結果となる。この
ようなコンタクト部側面における結合容量については、
今後、記憶容量の増大に伴う高密度化が進むに従い、フ
ァイパターン化が一層進み、重大な問題となることが予
想される。
に示されるように、コンタクト部C1とシリサイド層15B
とは近接して配置されることが多く、パターンによって
は、４乃至5fFに達することがある。一方、センスアン
プ入出力線4Aを形成するシリサイド層15Aには、このよ
うな隣接するコンタクト部がない。このため、この結合
容量はアンバランスとなり、場合によってはトランスフ
ァゲート制御信号TGの電位が下降する際にセンスアンプ
入出力線4A、4B上に生じるノイズ電圧はメモリセルから
の読み出し信号の20％にまで達することもあり、動作マ
ージンの減少及び歩留りの低下を招く結果となる。この
ようなコンタクト部側面における結合容量については、
今後、記憶容量の増大に伴う高密度化が進むに従い、フ
ァイパターン化が一層進み、重大な問題となることが予
想される。
本発明はかかる問題点に鑑みてなされたものであっ
て、センスアンプ入出力線とコンタクト部との間の結合
容量のアンバランスを解消し、トランスファゲート遮断
時にセンスアンプ入出力線上に生じるノイズの影響を抑
制し、動作マージン及び歩留の向上を図ることができる
半導体記憶装置を提供することを目的とする。
て、センスアンプ入出力線とコンタクト部との間の結合
容量のアンバランスを解消し、トランスファゲート遮断
時にセンスアンプ入出力線上に生じるノイズの影響を抑
制し、動作マージン及び歩留の向上を図ることができる
半導体記憶装置を提供することを目的とする。
［課題を解決するための手段］ 本発明に係る半導体記憶装置は、複数のメモリセルが
接続されたビット線対とセンスアンプの一対の入出力線
との間に一対のトランスファゲートを挿入してなる半導
体記憶装置において、前記トランスファゲートの制御信
号線を構成する配線層と前記トランスファゲートのゲー
ト電極層とを接続するコンタクト部が前記センスアンプ
の一対の入出力線の一方とだけ隣接する領域以外の領域
に配置されていることを特徴とする。
接続されたビット線対とセンスアンプの一対の入出力線
との間に一対のトランスファゲートを挿入してなる半導
体記憶装置において、前記トランスファゲートの制御信
号線を構成する配線層と前記トランスファゲートのゲー
ト電極層とを接続するコンタクト部が前記センスアンプ
の一対の入出力線の一方とだけ隣接する領域以外の領域
に配置されていることを特徴とする。
［作用］ トランスファゲートを千鳥状に配置する関係上、一対
のトランスファゲートの間の領域はセンスアンプ入出力
線対の一方とだけ隣接する領域となるが、本発明では、
そのような領域にはコンタクト部を配置せず、例えば、
センスアンプ入出力線対に挾まれた領域等にコンタクト
部を配置する。このため、コンタクト部とセンスアンプ
入出力線対との間には、同様の結合容量が生じ、結合容
量のアンバランスは解消される。このため、トランスフ
ァゲート遮断時にセンスアンプ入出力線上に生じるノイ
ズの影響をなくし、動作マージン及び歩留りの向上を図
ることができる。
のトランスファゲートの間の領域はセンスアンプ入出力
線対の一方とだけ隣接する領域となるが、本発明では、
そのような領域にはコンタクト部を配置せず、例えば、
センスアンプ入出力線対に挾まれた領域等にコンタクト
部を配置する。このため、コンタクト部とセンスアンプ
入出力線対との間には、同様の結合容量が生じ、結合容
量のアンバランスは解消される。このため、トランスフ
ァゲート遮断時にセンスアンプ入出力線上に生じるノイ
ズの影響をなくし、動作マージン及び歩留りの向上を図
ることができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の実施例に係るトランスファゲート周
辺部のレイアウト図である。なお、第１図において第５
図と同一物には同一符号を付して重複する部分の説明を
省略する。
辺部のレイアウト図である。なお、第１図において第５
図と同一物には同一符号を付して重複する部分の説明を
省略する。
この実施例が第５図に示した従来例と異なる点は、ト
ランスファゲート制御信号線を構成する実線で示したア
ルミニウム層13とトランスファゲートQ4A、Q4Bのゲート
を構成する二点鎖線で示した多結晶シリコン層11とを接
続するコンタクト部C1を一対のセンスアンプ入出力線4A
及び4Bの夫々に隣接し、これらに挾まれた領域に配置し
た点にある。
ランスファゲート制御信号線を構成する実線で示したア
ルミニウム層13とトランスファゲートQ4A、Q4Bのゲート
を構成する二点鎖線で示した多結晶シリコン層11とを接
続するコンタクト部C1を一対のセンスアンプ入出力線4A
及び4Bの夫々に隣接し、これらに挾まれた領域に配置し
た点にある。
このような配置によれば、コンタクト部C1と、センス
アンプ入出力線4A、4Bを構成するシリサイド層15A、15B
との結合容量は同じ値となり、従来のようなアンバラン
スは解消される。この結果、第４図のタイムＣでトラン
スファゲート制御信号TGが下降する際に発生するノイズ
は共通ノイズとなって第４図のタイムＢで得た差信号の
減少は起こらなくなる。
アンプ入出力線4A、4Bを構成するシリサイド層15A、15B
との結合容量は同じ値となり、従来のようなアンバラン
スは解消される。この結果、第４図のタイムＣでトラン
スファゲート制御信号TGが下降する際に発生するノイズ
は共通ノイズとなって第４図のタイムＢで得た差信号の
減少は起こらなくなる。
次に、第２図に基づいて本発明の他の実施例について
説明する。
説明する。
なお、この第２図も第５図と同一物には同一符号を付
してある。従って、従来技術と重複する部分の説明は省
略する。
してある。従って、従来技術と重複する部分の説明は省
略する。
本実施例ではトランスファゲート制御信号線を構成す
る実線で示したアルミニウム層13とトランスファゲート
Q4A、Q4Bのゲートを構成する二点鎖線で示した多結晶シ
リコン層11とを接続するコンタクト部C1を一対のセンス
アンプ入出力線4A及び4Bを構成するシリサイド層15A、1
5Bに隣接しないように、ビット線1B、1A′間に配置して
いる。
る実線で示したアルミニウム層13とトランスファゲート
Q4A、Q4Bのゲートを構成する二点鎖線で示した多結晶シ
リコン層11とを接続するコンタクト部C1を一対のセンス
アンプ入出力線4A及び4Bを構成するシリサイド層15A、1
5Bに隣接しないように、ビット線1B、1A′間に配置して
いる。
この実施例によれば、第４図のタイムＣにおいてトラ
ンスファゲートQ4A、Q4Bがカットオフした時に、一対の
センスアンプ入出力線4A及び4Bと、コンタクト部C1との
間の結合容量を持たないので、第４図のタイムＢで得た
差信号の減少は起こらない。
ンスファゲートQ4A、Q4Bがカットオフした時に、一対の
センスアンプ入出力線4A及び4Bと、コンタクト部C1との
間の結合容量を持たないので、第４図のタイムＢで得た
差信号の減少は起こらない。
［発明の効果］ 以上のように本発明によれば、トランスファゲートの
制御信号線を構成する配線層とトランスファゲートのゲ
ート電極層とを接続するコンタクト部が、センスアンプ
の一対の入出力線の一方とだけ隣接する領域以外の領域
に配置されているので、一対のセンスアンプ入出力線と
トランスファ制御信号線との結合容量のアンバランスを
低減できる。このため、トランスファゲートを有するセ
ンスアンプの信号増幅開始時に上記結合容量アンバラン
スによって起こるノイズによるセンス感度悪化を解消で
きるという効果がある。
制御信号線を構成する配線層とトランスファゲートのゲ
ート電極層とを接続するコンタクト部が、センスアンプ
の一対の入出力線の一方とだけ隣接する領域以外の領域
に配置されているので、一対のセンスアンプ入出力線と
トランスファ制御信号線との結合容量のアンバランスを
低減できる。このため、トランスファゲートを有するセ
ンスアンプの信号増幅開始時に上記結合容量アンバラン
スによって起こるノイズによるセンス感度悪化を解消で
きるという効果がある。
第１図は本発明の実施例に係るトランスファゲート周辺
のレイアウト図、第２図は本発明の他の実施例に係るト
ランスファゲート周辺のレイアウト図、第３図はダイナ
ミックメモリにおけるトランスファゲートを有するセン
スアンプ周辺の回路図、第４図は第３図の回路のタイム
チャート、第５図は従来のトランスファゲート周辺のレ
イアウト図、第６図は第５図におけるトランスファゲー
ト制御信号線とゲート電極層とを接続するコンタクト部
の断面図である。 1A、1B、1A′、1B′；ビット線、2A、2B;ワード線、3
A、3B;ダミーワード線、4A、4B、4A′、4B′；センスア
ンプ入出力線、5;センスアンプ、11;多結晶シリコン
層、12;ソースドレイン不純物拡散層、13;アルミニウム
層、14A、14B、14A′、14B′、15A、15A′、15B、15
B′；シリサイド層、C1、C2;コンタクト部
のレイアウト図、第２図は本発明の他の実施例に係るト
ランスファゲート周辺のレイアウト図、第３図はダイナ
ミックメモリにおけるトランスファゲートを有するセン
スアンプ周辺の回路図、第４図は第３図の回路のタイム
チャート、第５図は従来のトランスファゲート周辺のレ
イアウト図、第６図は第５図におけるトランスファゲー
ト制御信号線とゲート電極層とを接続するコンタクト部
の断面図である。 1A、1B、1A′、1B′；ビット線、2A、2B;ワード線、3
A、3B;ダミーワード線、4A、4B、4A′、4B′；センスア
ンプ入出力線、5;センスアンプ、11;多結晶シリコン
層、12;ソースドレイン不純物拡散層、13;アルミニウム
層、14A、14B、14A′、14B′、15A、15A′、15B、15
B′；シリサイド層、C1、C2;コンタクト部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３５３ Ｃ
Claims (1)
- 【請求項１】複数のメモリセルが接続されたビット線対
とセンスアンプの一対の入出力線との間に一対のトラン
スファゲートを挿入してなる半導体記憶装置において、
前記トランスファゲートの制御信号線を構成する配線層
と前記トランスファゲートのゲート電極層とを接続する
コンタクト部が前記センスアンプの一対の入出力線の一
方とだけ隣接する領域以外の領域に配置されていること
を特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63303608A JPH0834295B2 (ja) | 1988-11-30 | 1988-11-30 | 半導体記憶装置 |
| US07/442,760 US4984197A (en) | 1988-11-30 | 1989-11-29 | Semiconductor memory device having transfer gates coupled between bit line pairs and sense amplifier circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63303608A JPH0834295B2 (ja) | 1988-11-30 | 1988-11-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02150061A JPH02150061A (ja) | 1990-06-08 |
| JPH0834295B2 true JPH0834295B2 (ja) | 1996-03-29 |
Family
ID=17923042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63303608A Expired - Lifetime JPH0834295B2 (ja) | 1988-11-30 | 1988-11-30 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4984197A (ja) |
| JP (1) | JPH0834295B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140327A (en) * | 1989-09-21 | 1992-08-18 | Xerox Corporation | Analog to digital converter utilizing a semiconductor capicitor array |
| JPH04125891A (ja) * | 1990-09-17 | 1992-04-27 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPH09265778A (ja) * | 1996-03-29 | 1997-10-07 | Oki Micro Design Miyazaki:Kk | シンクロナスｄｒａｍ |
| US5802395A (en) * | 1996-07-08 | 1998-09-01 | International Business Machines Corporation | High density memory modules with improved data bus performance |
| DE10109486B4 (de) * | 2001-02-28 | 2006-01-05 | Infineon Technologies Ag | Integrierter DRAM-Speicherbaustein |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0760858B2 (ja) * | 1984-10-26 | 1995-06-28 | 三菱電機株式会社 | 半導体メモリ装置 |
-
1988
- 1988-11-30 JP JP63303608A patent/JPH0834295B2/ja not_active Expired - Lifetime
-
1989
- 1989-11-29 US US07/442,760 patent/US4984197A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02150061A (ja) | 1990-06-08 |
| US4984197A (en) | 1991-01-08 |
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