JPH083766B2 - 半導体集積回路の電源電圧降下回路 - Google Patents
半導体集積回路の電源電圧降下回路Info
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- JPH083766B2 JPH083766B2 JP61126339A JP12633986A JPH083766B2 JP H083766 B2 JPH083766 B2 JP H083766B2 JP 61126339 A JP61126339 A JP 61126339A JP 12633986 A JP12633986 A JP 12633986A JP H083766 B2 JPH083766 B2 JP H083766B2
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路内において集積回路外部か
らの電源電圧入力を降下させて集積回路内部本体回路に
供給するために設けられる電源電圧降下回路に関する。
らの電源電圧入力を降下させて集積回路内部本体回路に
供給するために設けられる電源電圧降下回路に関する。
（従来の技術） この種の電源電圧降下回路は、集積回路内部のMOSト
ランジスタのゲート長がサブミクロン領域まで狭くなっ
てくるLSI（大規模集積回路）、たとえば大容量メモリL
SIにおいて、MOSトランジスタの信頼性を保つために内
蔵されており、従来は第４図に示すように構成されてい
る。即ち、１は電源電圧降下回路であって、その出力電
圧（内部電源電圧）VIはLSI本体回路２に供給されてい
る。上記電源電圧降下回路１において、T1は電源電圧降
下用のＰチャネルMOSトランジスタであり、そのソース
は集積回路外部から電源電圧VDDが与えられるVDD電源ノ
ードに接続されており、そのドレインは前記内部電源電
圧VIの出力ノードＮに接続されており、その基板・ソー
ス相互が接続されており、そのゲートにはカレントミラ
ー型差動増幅回路３の出力が印加されている。この差動
増幅回路３は、差動増幅対をなすＮチャネルMOSトラン
ジスタ4,5と、定電流源用のＮチャネルMOSトランジスタ
６と、カレントミラー接続された負荷用のＰチャネルMO
Sトランジスタ7,8とからなる。そして、上記差動対トラ
ンジスタのうちの一方のトランジスタ４のゲートにはV
DD電源電圧が抵抗素子R1，R2により分圧された基準電圧
VRが印加され、他方のトランジスタ５のゲートには前記
内部電源電圧VIが印加されており、この内部電源電圧VI
が基準電圧VRに等しくなるように差動増幅回路３によっ
て前記電源電圧降下用トランジスタT1をフィードバック
制御している。
ランジスタのゲート長がサブミクロン領域まで狭くなっ
てくるLSI（大規模集積回路）、たとえば大容量メモリL
SIにおいて、MOSトランジスタの信頼性を保つために内
蔵されており、従来は第４図に示すように構成されてい
る。即ち、１は電源電圧降下回路であって、その出力電
圧（内部電源電圧）VIはLSI本体回路２に供給されてい
る。上記電源電圧降下回路１において、T1は電源電圧降
下用のＰチャネルMOSトランジスタであり、そのソース
は集積回路外部から電源電圧VDDが与えられるVDD電源ノ
ードに接続されており、そのドレインは前記内部電源電
圧VIの出力ノードＮに接続されており、その基板・ソー
ス相互が接続されており、そのゲートにはカレントミラ
ー型差動増幅回路３の出力が印加されている。この差動
増幅回路３は、差動増幅対をなすＮチャネルMOSトラン
ジスタ4,5と、定電流源用のＮチャネルMOSトランジスタ
６と、カレントミラー接続された負荷用のＰチャネルMO
Sトランジスタ7,8とからなる。そして、上記差動対トラ
ンジスタのうちの一方のトランジスタ４のゲートにはV
DD電源電圧が抵抗素子R1，R2により分圧された基準電圧
VRが印加され、他方のトランジスタ５のゲートには前記
内部電源電圧VIが印加されており、この内部電源電圧VI
が基準電圧VRに等しくなるように差動増幅回路３によっ
て前記電源電圧降下用トランジスタT1をフィードバック
制御している。
しかし、上記電源電圧降下回路１は、カレントミラー
型差動増幅回路３自身が大きな電力を消費するので、低
消費電力が必要とされるLSI（たとえばスタティック型
ランダムアクセスメモリ、SRAM）に使用する上で問題が
ある。つまり、上記差動増幅回路３の消費電流は数mAで
あり、これはSRAM全体で消費電流をたとえば50mA程度以
下にしなければならない場合に、メモリ回路の消費電流
との兼ね合いから考えて大きな負担になる。
型差動増幅回路３自身が大きな電力を消費するので、低
消費電力が必要とされるLSI（たとえばスタティック型
ランダムアクセスメモリ、SRAM）に使用する上で問題が
ある。つまり、上記差動増幅回路３の消費電流は数mAで
あり、これはSRAM全体で消費電流をたとえば50mA程度以
下にしなければならない場合に、メモリ回路の消費電流
との兼ね合いから考えて大きな負担になる。
（発明が解決しようとする問題点） 本発明は上記したように電源電圧降下制御用のカレン
トミラー型差動増幅回路の消費電流が大きいという問題
点を解決すべくなされたもので、カレントミラー型差動
増幅回路を使用することなく、電源電圧降下用トランジ
スタのゲート電圧を制御するための回路部の消費電流が
小さくて済み、適用する集積回路の低消費電流化を図り
得る半導体集積回路の電源電圧降下回路を提供すること
を目的とする。
トミラー型差動増幅回路の消費電流が大きいという問題
点を解決すべくなされたもので、カレントミラー型差動
増幅回路を使用することなく、電源電圧降下用トランジ
スタのゲート電圧を制御するための回路部の消費電流が
小さくて済み、適用する集積回路の低消費電流化を図り
得る半導体集積回路の電源電圧降下回路を提供すること
を目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明は、半導体集積回路内で外部からの電源電圧入
力を電圧降下させて内部回路に供給するために設けられ
る半導体集積回路の電源電圧降下回路において、外部電
源電圧ノードと内部電源電圧出力ノードとの間に電源電
圧降下用のＮチャネルトランジスタのドレイン・ソース
間を接続し、このトランジスタの基板をそのソースに接
続し、そのゲートに定電圧回路の定電圧出力ノードを接
続してなるものであり、この定電圧回路は前記外部電源
電圧ノードの電源電圧が与えられ、この電源電圧が所定
値より大きい範囲では上記電源電圧より低い定電圧を前
記出力ノードに出力するように構成されてなることを特
徴とする。
力を電圧降下させて内部回路に供給するために設けられ
る半導体集積回路の電源電圧降下回路において、外部電
源電圧ノードと内部電源電圧出力ノードとの間に電源電
圧降下用のＮチャネルトランジスタのドレイン・ソース
間を接続し、このトランジスタの基板をそのソースに接
続し、そのゲートに定電圧回路の定電圧出力ノードを接
続してなるものであり、この定電圧回路は前記外部電源
電圧ノードの電源電圧が与えられ、この電源電圧が所定
値より大きい範囲では上記電源電圧より低い定電圧を前
記出力ノードに出力するように構成されてなることを特
徴とする。
（作用） 上記したように外部電源電圧が所定値より大きい範囲
では電源電圧降下用トランジスタのゲートに定電圧が与
えられ、この定電圧より上記トランジスタの閾値電圧だ
け低い内部電源電圧が得られるようになり、このトラン
ジスタは基板・ソース相互が接続されているのでバック
ゲートバイアス効果による閾値電圧の変化が生じない。
そして、上記定電圧を発生するための定電圧回路は低消
費電流であるように設計可能であり、電源電圧降下回路
の低消費電流化が可能になる。
では電源電圧降下用トランジスタのゲートに定電圧が与
えられ、この定電圧より上記トランジスタの閾値電圧だ
け低い内部電源電圧が得られるようになり、このトラン
ジスタは基板・ソース相互が接続されているのでバック
ゲートバイアス効果による閾値電圧の変化が生じない。
そして、上記定電圧を発生するための定電圧回路は低消
費電流であるように設計可能であり、電源電圧降下回路
の低消費電流化が可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図はLSI（たとえばCMOS型SRAM）内の電源電圧降
下回路10をLSI本体回路２および内部電源安定化用の平
滑化容量C1，C2と共に示しており、上記電源電圧降下回
路10は、電源電圧降下用のＮチャネルMOSトランジスタT
2と、第１の定電圧回路11と、第２の定電圧回路12と、
スタンバイ時バイアス回路13とからなる。
下回路10をLSI本体回路２および内部電源安定化用の平
滑化容量C1，C2と共に示しており、上記電源電圧降下回
路10は、電源電圧降下用のＮチャネルMOSトランジスタT
2と、第１の定電圧回路11と、第２の定電圧回路12と、
スタンバイ時バイアス回路13とからなる。
上記電源電圧降下用のトランジスタT2は、そのドレイ
ンはLSI外部から電源端子を介してVDD電源電圧が与えら
れるVDD電源ノードに接続されており、そのソースは内
部電源電圧VIの出力ノードＮに接続され、ソース・基板
（Ｐウエル領域）相互が接続されており、そのゲートに
は制御出力電圧ノードN2の電圧が印加されている。
ンはLSI外部から電源端子を介してVDD電源電圧が与えら
れるVDD電源ノードに接続されており、そのソースは内
部電源電圧VIの出力ノードＮに接続され、ソース・基板
（Ｐウエル領域）相互が接続されており、そのゲートに
は制御出力電圧ノードN2の電圧が印加されている。
一方、前記第１の定電圧回路11は、ゲートが上記制御
出力電圧ノードN2に接続され、ドレインが前記VDD電源
ノードに接続されたＮチャネルMOSトランジスタT3と、
このトランジスタT3のソースにドレイン・ゲート相互が
接続されたＮチャネルMOSトランジスタT4と、このトラ
ンジスタT4のソースにドレイン・ゲート相互が接続され
た入力側のＮチャネルMOSトランジスタT5およびこのト
ランジスタT5のゲート，ソースに各対応してゲート，ソ
ースが接続されると共にドレインが前記制御出力電圧ノ
ードN2に接続された出力側のＮチャネルMOSトランジス
タT6からなるカレントミラー型負荷回路14と、この負荷
回路14のソース相互接続点とVSS電源端（接地端）とに
ドレイン・ソース間が接続され、ゲートにLSIチップの
チップイネーブル信号CE（アクティブ時にハイレベルに
なる）が印加されるＮチャネルMOSトランジスタT7と、
上記負荷回路14の出力側トランジスタT6のドレインとV
DD電源ノードとの間にソース・ドレイン間が接続され、
ソース・基板（Ｎ形基板）相互が接続され、ゲートに反
転チップイネーブル信号▲▼が印加されるプルアッ
プ用のＰチャネルMOSトランジスタT8とからなる。
出力電圧ノードN2に接続され、ドレインが前記VDD電源
ノードに接続されたＮチャネルMOSトランジスタT3と、
このトランジスタT3のソースにドレイン・ゲート相互が
接続されたＮチャネルMOSトランジスタT4と、このトラ
ンジスタT4のソースにドレイン・ゲート相互が接続され
た入力側のＮチャネルMOSトランジスタT5およびこのト
ランジスタT5のゲート，ソースに各対応してゲート，ソ
ースが接続されると共にドレインが前記制御出力電圧ノ
ードN2に接続された出力側のＮチャネルMOSトランジス
タT6からなるカレントミラー型負荷回路14と、この負荷
回路14のソース相互接続点とVSS電源端（接地端）とに
ドレイン・ソース間が接続され、ゲートにLSIチップの
チップイネーブル信号CE（アクティブ時にハイレベルに
なる）が印加されるＮチャネルMOSトランジスタT7と、
上記負荷回路14の出力側トランジスタT6のドレインとV
DD電源ノードとの間にソース・ドレイン間が接続され、
ソース・基板（Ｎ形基板）相互が接続され、ゲートに反
転チップイネーブル信号▲▼が印加されるプルアッ
プ用のＰチャネルMOSトランジスタT8とからなる。
一方、前記第２の定電圧回路12は、VDD電源ノードと
接地端との間にソース・ゲート相互が接続されたＰチャ
ネルMOSトランジスタT9とＮチャネルMOSトランジスタT
10とドレイン・ゲート相互が接続されたＮチャネルMOS
トランジスタT11と同じくドレイン・ゲート相互が接続
されたＮチャネルMOSトランジスタT12とが直列に接続さ
れており、VDD電源ノードと前記制御出力電圧ノードN2
との間にプルアップ用のＰチャネルMOSトランジスタT13
が接続されている。この場合、上記Ｐチャネルトランジ
スタT13はソース・基板（Ｎ形基板）相互が接続され、
そのゲートは前記ＰチャネルトランジスタT9とＮチャネ
ルトランジスタT10とのドレイン相互接続点に接続され
ており、上記ＰチャネルトランジスタT9のゲートは接地
端に接続されており、上記ＮチャネルトランジスタT10
のゲートは前記CE信号が印加される。
接地端との間にソース・ゲート相互が接続されたＰチャ
ネルMOSトランジスタT9とＮチャネルMOSトランジスタT
10とドレイン・ゲート相互が接続されたＮチャネルMOS
トランジスタT11と同じくドレイン・ゲート相互が接続
されたＮチャネルMOSトランジスタT12とが直列に接続さ
れており、VDD電源ノードと前記制御出力電圧ノードN2
との間にプルアップ用のＰチャネルMOSトランジスタT13
が接続されている。この場合、上記Ｐチャネルトランジ
スタT13はソース・基板（Ｎ形基板）相互が接続され、
そのゲートは前記ＰチャネルトランジスタT9とＮチャネ
ルトランジスタT10とのドレイン相互接続点に接続され
ており、上記ＰチャネルトランジスタT9のゲートは接地
端に接続されており、上記ＮチャネルトランジスタT10
のゲートは前記CE信号が印加される。
一方、前記スタンバイ時バイアス回路13は、前記内部
電源電圧出力ノードN1と接地端との間に直列接続された
分圧用の抵抗素子R4，R5と、この抵抗素子R4，R5の分圧
出力がゲートに印加されるＮチャネルMOSトランジスタT
14およびその負荷抵抗素子R3からなるインバータ回路15
とからなり、このインバータ回路15の出力端は前記制御
出力電圧ノードN2に接続されている。
電源電圧出力ノードN1と接地端との間に直列接続された
分圧用の抵抗素子R4，R5と、この抵抗素子R4，R5の分圧
出力がゲートに印加されるＮチャネルMOSトランジスタT
14およびその負荷抵抗素子R3からなるインバータ回路15
とからなり、このインバータ回路15の出力端は前記制御
出力電圧ノードN2に接続されている。
次に、上記構成の電源電圧降下回路10の動作を説明す
る。LSIがスタンバイ状態（CE信号が非アクティブレベ
ル）のとき、第１の定電圧回路11はトランジスタT7およ
びT8がそれぞれオフ状態になって非動作状態（消費電流
が零）になり、第２の定電圧回路12もトランジスタT10
がオフ状態になって非動作状態になる。このとき、スタ
ンバイ時バイアス回路13は動作しており、その出力電圧
により電源電圧降下用トランジスタT2のゲートを制御し
てスタンバイ時の内部電源電圧VIを定めている。この場
合、上記バイアス回路13において、抵抗素子R3，R4，R5
は高抵抗値に設定されており、消費電流は数十nA程度と
非常に小さい。一方、CE信号がアクティブレベルになる
と、第１の定電圧回路11はトランジスタT7およびT8がそ
れぞれオン状態になって動作状態になり、第２の定電圧
回路12もトランジスタT10がオン状態になって動作状態
になる。上記第１の定電圧回路11の動作状態において、
VDD電圧とプルアップ用トランジスタT8のドレインの電
圧VAとの関係は第２図中に示す特性VAのようになり、V
DD電圧の０〜約3.8Vまでの範囲ではVA電圧はVDD電圧に
等しいが、VDD電圧が約3.8Vより高い範囲ではVA電圧はV
DD電圧よりも低い定電圧性を示すように設計されてい
る。この場合、制御出力電圧ノードN2にゲートが接続さ
れるトランジスタT3にカレントミラー型負荷の入力側ト
ランジスタT5が直列に接続され、その出力側トランジス
タT6の出力端が制御出力電圧ノードN2に接続されてお
り、上記第１の定電圧回路11は低消費電流特性を有して
おり、消費電流を数十μＡ程度に小さく設定することが
可能である。
る。LSIがスタンバイ状態（CE信号が非アクティブレベ
ル）のとき、第１の定電圧回路11はトランジスタT7およ
びT8がそれぞれオフ状態になって非動作状態（消費電流
が零）になり、第２の定電圧回路12もトランジスタT10
がオフ状態になって非動作状態になる。このとき、スタ
ンバイ時バイアス回路13は動作しており、その出力電圧
により電源電圧降下用トランジスタT2のゲートを制御し
てスタンバイ時の内部電源電圧VIを定めている。この場
合、上記バイアス回路13において、抵抗素子R3，R4，R5
は高抵抗値に設定されており、消費電流は数十nA程度と
非常に小さい。一方、CE信号がアクティブレベルになる
と、第１の定電圧回路11はトランジスタT7およびT8がそ
れぞれオン状態になって動作状態になり、第２の定電圧
回路12もトランジスタT10がオン状態になって動作状態
になる。上記第１の定電圧回路11の動作状態において、
VDD電圧とプルアップ用トランジスタT8のドレインの電
圧VAとの関係は第２図中に示す特性VAのようになり、V
DD電圧の０〜約3.8Vまでの範囲ではVA電圧はVDD電圧に
等しいが、VDD電圧が約3.8Vより高い範囲ではVA電圧はV
DD電圧よりも低い定電圧性を示すように設計されてい
る。この場合、制御出力電圧ノードN2にゲートが接続さ
れるトランジスタT3にカレントミラー型負荷の入力側ト
ランジスタT5が直列に接続され、その出力側トランジス
タT6の出力端が制御出力電圧ノードN2に接続されてお
り、上記第１の定電圧回路11は低消費電流特性を有して
おり、消費電流を数十μＡ程度に小さく設定することが
可能である。
また、第２の定電圧回路12の動作状態においては、V
DD電圧とプルアップ用トランジスタT13のゲート電圧VB
との関係は第２図中に示す特性VBのようになり、VDD電
圧の０〜約6Vまでの範囲ではVB電圧はVDD電圧に等しい
が、VDD電圧が約6Vより高い範囲ではVB電圧はVDD電圧よ
りも低い定電圧性を示すように設計されている。この場
合、回路に流れる電流は極めて小さく、且つ定電圧性を
示し始める電位VH（本例では約6V）は前記第１の定電圧
回路11が定電圧性を示し始める電位よりも高く設定され
ており、且つ上記VH電圧はVDD電圧の標準値5Vより高
い。
DD電圧とプルアップ用トランジスタT13のゲート電圧VB
との関係は第２図中に示す特性VBのようになり、VDD電
圧の０〜約6Vまでの範囲ではVB電圧はVDD電圧に等しい
が、VDD電圧が約6Vより高い範囲ではVB電圧はVDD電圧よ
りも低い定電圧性を示すように設計されている。この場
合、回路に流れる電流は極めて小さく、且つ定電圧性を
示し始める電位VH（本例では約6V）は前記第１の定電圧
回路11が定電圧性を示し始める電位よりも高く設定され
ており、且つ上記VH電圧はVDD電圧の標準値5Vより高
い。
したがって、VDD電圧がVH電圧以下のときには第２の
定電圧回路12のプルアップ用トランジスタT13はゲート
電圧VBとVDD電圧とが等しいのでオフ状態であり、制御
出力電圧ノードN2にはVA電圧が現われる。そして、VA電
圧が約3.8V〜VH電圧の範囲内では電源電圧降下用トラン
ジスタT2の閾値電圧だけ低い内部電源電圧VIが得られる
ようになり、この様子を第３図中に示している。この場
合、上記トランジスタT2はその基板（Ｐウエル）がＮ形
基板に接続されることなくソースに接続されているの
で、バックゲートバイアス効果による閾値電圧の変化が
発生せず、内部電源電圧VIは前記VA電圧より一定の閾値
電圧だけ低い値が得られる。これに対して、上記LSIの
製造段階とか納品受入時などにLSI内部回路に通常動作
時より高い電圧を印加して試験（加速試験）を行なう場
合には、VDD電圧を前記VH電圧より高くする。これによ
り、第２の定電圧回路12のプルアップ用トランジスタT
13は、ゲート電圧VBがVDD電圧より低くなるのでオン状
態になり、制御出力電圧ノードN2にVA電圧より高い電圧
が現われるようになり、この電圧より電源電圧降下用ト
ランジスタT2の閾値電圧だけ低い内部電源電圧VIが得ら
れるようになり、この様子を第３図中に示している。
定電圧回路12のプルアップ用トランジスタT13はゲート
電圧VBとVDD電圧とが等しいのでオフ状態であり、制御
出力電圧ノードN2にはVA電圧が現われる。そして、VA電
圧が約3.8V〜VH電圧の範囲内では電源電圧降下用トラン
ジスタT2の閾値電圧だけ低い内部電源電圧VIが得られる
ようになり、この様子を第３図中に示している。この場
合、上記トランジスタT2はその基板（Ｐウエル）がＮ形
基板に接続されることなくソースに接続されているの
で、バックゲートバイアス効果による閾値電圧の変化が
発生せず、内部電源電圧VIは前記VA電圧より一定の閾値
電圧だけ低い値が得られる。これに対して、上記LSIの
製造段階とか納品受入時などにLSI内部回路に通常動作
時より高い電圧を印加して試験（加速試験）を行なう場
合には、VDD電圧を前記VH電圧より高くする。これによ
り、第２の定電圧回路12のプルアップ用トランジスタT
13は、ゲート電圧VBがVDD電圧より低くなるのでオン状
態になり、制御出力電圧ノードN2にVA電圧より高い電圧
が現われるようになり、この電圧より電源電圧降下用ト
ランジスタT2の閾値電圧だけ低い内部電源電圧VIが得ら
れるようになり、この様子を第３図中に示している。
上記したような実施例の電源電圧降下回路によれば、
アクティブ時においては主として第１の定電圧回路11に
よる数十μＡの消費電流が増え、スタンバイ時において
はスタンバイ時バイアス回路13による数十nAの消費電流
が増えるけれども、従来例における数mAの消費電流に比
べて激減している。
アクティブ時においては主として第１の定電圧回路11に
よる数十μＡの消費電流が増え、スタンバイ時において
はスタンバイ時バイアス回路13による数十nAの消費電流
が増えるけれども、従来例における数mAの消費電流に比
べて激減している。
なお、本発明は上記実施例に限られるものではなく、
定電圧回路11,12、スタンバイ時バイアス回路13の具体
的構成を前記した機能を損なわない範囲内で変形実施し
た場合でも従来例に比べて低消費電流化を図ることが可
能である。
定電圧回路11,12、スタンバイ時バイアス回路13の具体
的構成を前記した機能を損なわない範囲内で変形実施し
た場合でも従来例に比べて低消費電流化を図ることが可
能である。
［発明の効果］ 上述したように本発明の半導体装置の電源電圧降下回
路によれば、カレントミラー型差動増幅回路を使用する
ことなく、電源電圧降下用トランジスタのゲート電位を
制御するための回路部の消費電流が小さくて済み、適用
する集積回路の低消費電流化を図ることができ、特に低
消費電力が要求されるSRAM等のLSIに採用して極めて好
適である。
路によれば、カレントミラー型差動増幅回路を使用する
ことなく、電源電圧降下用トランジスタのゲート電位を
制御するための回路部の消費電流が小さくて済み、適用
する集積回路の低消費電流化を図ることができ、特に低
消費電力が要求されるSRAM等のLSIに採用して極めて好
適である。
第１図は本発明の半導体集積回路の電源電圧降下回路の
一実施例を示す回路図、第２図は第１図中の２個の定電
圧回路それぞれにおけるVA電圧、VB電圧のVDD電圧依存
性の一例を示す特性図、第３図は第１図の電源電圧降下
回路における外部電源電圧VDDと内部電源電圧VIとの関
係を示す特性図、第４図は従来の電源電圧降下回路を示
す回路図である。 N1…内部電源電圧出力ノード、N2…制御出力電圧ノー
ド、VDD…外部電源電圧、VI…内部電源電圧、CE,▲
▼…チップイネーブル信号およびその反転信号、T2…電
源電圧降下用Ｎチャネルトランジスタ、T3，T7，T10〜T
12…Ｎチャネルトランジスタ、T8，T13…プルアップ用
Ｐチャネルトランジスタ、T9…Ｐチャネルトランジス
タ、R3〜R5…抵抗素子、２…集積回路本体回路、10…電
源電圧降下回路、11…第１の定電圧回路、12…第２の定
電圧回路、13…スタンバイ時バイアス回路、14…カレン
トミラー型負荷回路、15…インバータ回路。
一実施例を示す回路図、第２図は第１図中の２個の定電
圧回路それぞれにおけるVA電圧、VB電圧のVDD電圧依存
性の一例を示す特性図、第３図は第１図の電源電圧降下
回路における外部電源電圧VDDと内部電源電圧VIとの関
係を示す特性図、第４図は従来の電源電圧降下回路を示
す回路図である。 N1…内部電源電圧出力ノード、N2…制御出力電圧ノー
ド、VDD…外部電源電圧、VI…内部電源電圧、CE,▲
▼…チップイネーブル信号およびその反転信号、T2…電
源電圧降下用Ｎチャネルトランジスタ、T3，T7，T10〜T
12…Ｎチャネルトランジスタ、T8，T13…プルアップ用
Ｐチャネルトランジスタ、T9…Ｐチャネルトランジス
タ、R3〜R5…抵抗素子、２…集積回路本体回路、10…電
源電圧降下回路、11…第１の定電圧回路、12…第２の定
電圧回路、13…スタンバイ時バイアス回路、14…カレン
トミラー型負荷回路、15…インバータ回路。
Claims (7)
- 【請求項１】半導体集積回路内に設けられ、集積回路外
部からの電源入力を電圧降下させて集積回路内部本体回
路に供給するための半導体集積回路の電源電圧降下回路
において、 外部電源電圧ノードと、 内部電源電圧出力ノードと、 前記外部電源電圧ノードの電源電圧よりも低い第１の定
電圧を出力する第１の定電圧回路と、 ドレインが前記外部電源電圧ノードに接続され、ソース
が前記内部電源電圧出力ノードに接続され、ゲートに前
記第１の定電圧が印加される電源電圧降下用トランジス
タT2とを具備し、 前記第１の定電圧回路は、 ドレインが前記外部電源電圧ノードに接続され、ゲート
が前記電源電圧降下用トランジスタT2のゲートに接続さ
れるＮチャネルトランジスタT3と、 前記ＮチャネルトランジスタT3のドレイン電流が与えら
れる入力側のＮチャネルトランジスタT5、及びドレイン
が前記電源電圧降下用トランジスタT2のゲートに接続さ
れ、ソースが前記ＮチャネルトランジスタT5のソースに
接続される出力側のＮチャネルトランジスタT6から構成
されるカレントミラー型負荷回路と、 前記電源電圧降下用トランジスタT2のゲートと前記外部
電源電圧ノードとの間に接続されるプルアップ用のＮチ
ャネルトランジスタT8と を有することを特徴とする半導体集積回路の電源電圧降
下回路。 - 【請求項２】半導体集積回路内に設けられ、集積回路外
部からの電源入力を電圧降下させて集積回路内部本体回
路に供給するための半導体集積回路の電源電圧降下回路
において、 外部電源電圧ノードと、 内部電源電圧出力ノードと、 前記外部電源電圧ノードの電源電圧よりも低い第１の定
電圧を出力する第１の定電圧回路と、 前記電源電圧が、前記第１の定電圧回路が定電圧特性を
示し始める電圧よりも高く、かつ、前記電源電圧の標準
値よりも高い所定値VHを越えたとき、前記第１の定電圧
よりも高く、かつ、前記電源電圧よりも低い第２の定電
圧を出力する第２の定電圧回路と、 ドレインが前記外部電源電圧ノードに接続され、ソース
が前記内部電源電圧出力ノードに接続され、ゲートに前
記第１の定電圧又は前記第２の定電圧が印加される電源
電圧降下用トランジスタT2と を具備することを特徴とする半導体集積回路の電源電圧
降下回路。 - 【請求項３】半導体集積回路内に設けられ、集積回路外
部からの電源入力を電圧降下させて集積回路内部本体回
路に供給するための半導体集積回路の電源電圧降下回路
において、 外部電源電圧ノードと、 内部電源電圧出力ノードと、 前記外部電源電圧ノードの電源電圧よりも低い第１の定
電圧を出力する第１の定電圧回路と、 前記内部電源電圧出力ノードの電圧を分圧する抵抗素子
と、この抵抗素子の分圧出力が入力され、第２の定電圧
を出力するインバータ回路とから構成されるスタンバイ
時バイアス回路と、 ドレインが前記外部電源電圧ノードに接続され、ソース
が前記内部電源電圧出力ノードに接続され、ゲートに前
記第１の定電圧又は前記第２の定電圧が印加される電源
電圧降下用トランジスタT2とを具備し、 前記集積回路内部本体回路がアクティブ状態のとき、前
記電源電圧降下用トランジスタT2のゲートには前記第１
の定電圧が印加され、前記集積回路内部本体回路がスタ
ンバイ状態のとき、前記電源電圧降下用トランジスタT2
のゲートには第２の定電圧が印加されることを特徴とす
る半導体集積回路の電源電圧降下回路。 - 【請求項４】前記第１の定電圧回路は、前記電源電圧が
所定値より大きい範囲において、前記電源電圧よりも低
い第１の定電圧を発生することを特徴とする特許請求の
範囲第１項に記載の半導体集積回路の電源電圧降下回
路。 - 【請求項５】前記第１の定電圧回路は、 前記カレントミラー型負荷回路の入力側のＮチャネルト
ランジスタT5及び出力側のＮチャネルトランジスタT6の
ソース共通接続点と接地端との間に接続されるＮチャネ
ルトランジスタT7をさらに有し、 前記ＮチャネルトランジスタT8及び前記Ｎチャネルトラ
ンジスタT7の各ゲートには、半導体集積回路チップイネ
ーブル信号又はその反転信号が印加されることを特徴と
する特許請求の範囲第１項に記載の半導体集積回路の電
源電圧降下回路。 - 【請求項６】前記第２の定電圧回路は、 前記外部電源電圧ノードと接地端との間に直列に接続さ
れる１個のＰチャネルトランジスタT9及び複数個のＮチ
ャネルトランジスタT10〜T12と、 ゲートが前記ＰチャネルトランジスタT9と前記Ｎチャネ
ルトランジスタT10〜T12との接続点に接続され、ソース
が前記外部電源電圧ノードに接続され、ドレインが前記
電源電圧降下用トランジスタT2のゲートに接続されるプ
ルアップ用トランジスタT13と を有することを特徴とする特許請求の範囲第２項に記載
の半導体集積回路の電源電圧降下回路。 - 【請求項７】前記電源電圧降下用トランジスタT2は、基
板又はウエル内に形成され、かつ、前記基板又はウエル
は、前記電源電圧降下用トランジスタT2のソースに接続
されていることを特徴とする特許請求の範囲第１項又は
第２項又は第３項に記載の半導体集積回路の電源電圧降
下回路。
Priority Applications (5)
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|---|---|---|---|
| JP61126339A JPH083766B2 (ja) | 1986-05-31 | 1986-05-31 | 半導体集積回路の電源電圧降下回路 |
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| KR1019870005455A KR900004725B1 (ko) | 1986-05-31 | 1987-05-30 | 전원전압 강하회로 |
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| EP87107898A EP0248381B1 (en) | 1986-05-31 | 1987-06-01 | Power voltage regulator circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126339A JPH083766B2 (ja) | 1986-05-31 | 1986-05-31 | 半導体集積回路の電源電圧降下回路 |
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| Publication Number | Publication Date |
|---|---|
| JPS62282316A JPS62282316A (ja) | 1987-12-08 |
| JPH083766B2 true JPH083766B2 (ja) | 1996-01-17 |
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ID=14932724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61126339A Expired - Lifetime JPH083766B2 (ja) | 1986-05-31 | 1986-05-31 | 半導体集積回路の電源電圧降下回路 |
Country Status (5)
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|---|---|
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| EP (1) | EP0248381B1 (ja) |
| JP (1) | JPH083766B2 (ja) |
| KR (1) | KR900004725B1 (ja) |
| DE (1) | DE3775279D1 (ja) |
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-
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