JPH087243B2 - ディジタル電流検出装置 - Google Patents
ディジタル電流検出装置Info
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- JPH087243B2 JPH087243B2 JP2219662A JP21966290A JPH087243B2 JP H087243 B2 JPH087243 B2 JP H087243B2 JP 2219662 A JP2219662 A JP 2219662A JP 21966290 A JP21966290 A JP 21966290A JP H087243 B2 JPH087243 B2 JP H087243B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電流検出装置に係り、特にディジタル出力の
電流検出装置に関する。
電流検出装置に関する。
従来、電流検出装置として第４図に示すようなアナロ
グ出力装置が知られている。
グ出力装置が知られている。
この装置は検出電流の作る磁界Hiをホール素子40によ
り検出してアンプ41で増幅し、それを電流ブースタ42を
通してアナログ出力Oaとして取出すとともに、２次コイ
ル43に電流を流して前記検出電流の磁界Hiを打ち消すよ
うにフィードバックを行うように動作するフィードバッ
ク形電流検出器がある。
り検出してアンプ41で増幅し、それを電流ブースタ42を
通してアナログ出力Oaとして取出すとともに、２次コイ
ル43に電流を流して前記検出電流の磁界Hiを打ち消すよ
うにフィードバックを行うように動作するフィードバッ
ク形電流検出器がある。
しかし、最近電流検出器を使用する装置は、ディジタ
ル制御装置が多いので、電流検出装置もディジタル出力
のものが要求されている。このため、この装置で得られ
たアナログ出力を高価なアナログ／ディジタル変換して
ディジタル出力を得るようにしていた。
ル制御装置が多いので、電流検出装置もディジタル出力
のものが要求されている。このため、この装置で得られ
たアナログ出力を高価なアナログ／ディジタル変換して
ディジタル出力を得るようにしていた。
上記の従来装置は、ディジタル出力を得るために高価
なアナログ／ディジタル変換器を必要とし、電流検出装
置がアナログであるため外乱に弱く、調整個所も多いも
のであった。
なアナログ／ディジタル変換器を必要とし、電流検出装
置がアナログであるため外乱に弱く、調整個所も多いも
のであった。
本発明は以上の点に鑑みてなされ、その目的は、高価
なアナログ／ディジタル変換器を使用せずに、しかも、
アナログ回路で問題とされていた外乱，オフセット，ド
リフトを補償して高精度のディジタル量が得られるディ
ジタル電流検出装置を提供することにある。
なアナログ／ディジタル変換器を使用せずに、しかも、
アナログ回路で問題とされていた外乱，オフセット，ド
リフトを補償して高精度のディジタル量が得られるディ
ジタル電流検出装置を提供することにある。
本発明は、上記目的を達成するために、ディジタル電
流検出装置を次のように構成する。なお、構成要素に付
した符号は、第１図の実施例のものを引用した。
流検出装置を次のように構成する。なお、構成要素に付
した符号は、第１図の実施例のものを引用した。
すなわち、被検出電流の作る磁界Hiに対してフィード
バック磁界Hfを打ち消す方向に加えるフィードバック用
２次コイル７を備え、 前記フィードバック磁界Hfを発生させるためのフィー
ドバックループ内にて、磁界検出用の磁気検出素子１
と、磁気検出素子１の出力を増幅するアンプ２と、アン
プ２の出力電圧Ezを予め定めた基準電圧Erと比較する電
圧コンパレータ３と、電圧コンパレータ３の出力電圧Ez
が基準電圧Erより高い場合には基準クロックをアップ
（ダウン）カウントし、低い場合はダウン（アップ）カ
ウントするアップ／ダウンカウンタ４と、アップ／ダウ
ンカウンタ４のディジタル出力をアナログ変換するD/A
変換器５と、D/A変換器５のアナログ出力をフィードバ
ック用２次コイル７にフィードバック磁界Hf発生用の電
流として供給する電流ブースタ６とが接続され、且つア
ップ／ダウンカウンタ４のディジタル出力Odを電流検出
信号として取り出すようにして、フィードバック形電流
検出系と追従比較型A/D変換器を同一のフィードバック
ループの中で構成した。
バック磁界Hfを打ち消す方向に加えるフィードバック用
２次コイル７を備え、 前記フィードバック磁界Hfを発生させるためのフィー
ドバックループ内にて、磁界検出用の磁気検出素子１
と、磁気検出素子１の出力を増幅するアンプ２と、アン
プ２の出力電圧Ezを予め定めた基準電圧Erと比較する電
圧コンパレータ３と、電圧コンパレータ３の出力電圧Ez
が基準電圧Erより高い場合には基準クロックをアップ
（ダウン）カウントし、低い場合はダウン（アップ）カ
ウントするアップ／ダウンカウンタ４と、アップ／ダウ
ンカウンタ４のディジタル出力をアナログ変換するD/A
変換器５と、D/A変換器５のアナログ出力をフィードバ
ック用２次コイル７にフィードバック磁界Hf発生用の電
流として供給する電流ブースタ６とが接続され、且つア
ップ／ダウンカウンタ４のディジタル出力Odを電流検出
信号として取り出すようにして、フィードバック形電流
検出系と追従比較型A/D変換器を同一のフィードバック
ループの中で構成した。
上記構成によれば、被検出電流の作る磁界Hiを磁気検
出素子１が検出すると、フィードバックループのアンプ
2,電圧コンパレータ3,アップ／ダウンカウンタ4,D/A変
換器5,電流ブースタ6,フィードバック用の２次コイル７
を介して磁界Hiを打ち消す方向のフィードバック磁界Hf
が磁気回路（第２図の磁性体1Aに相当）に生じる。この
時の磁気検出素子１の後段のアンプ２の出力は、フィー
ドバック磁界Hf出力の基になるが、磁界Hiひいては被検
出電流に相当するものとして電圧コンパレータ３及びア
ップ／ダウンカウンタ４を介してディジタル値として取
り出せる。被検出電流が変化すると、磁界HiとHfとの差
ΔＨが生じるが、この場合も上記フィードバックループ
により磁界ΔＨに見合ったHfフィードバックがかけら
れ、これが上記アップ／ダウンカウンタ４を介してディ
ジタル出力される。
出素子１が検出すると、フィードバックループのアンプ
2,電圧コンパレータ3,アップ／ダウンカウンタ4,D/A変
換器5,電流ブースタ6,フィードバック用の２次コイル７
を介して磁界Hiを打ち消す方向のフィードバック磁界Hf
が磁気回路（第２図の磁性体1Aに相当）に生じる。この
時の磁気検出素子１の後段のアンプ２の出力は、フィー
ドバック磁界Hf出力の基になるが、磁界Hiひいては被検
出電流に相当するものとして電圧コンパレータ３及びア
ップ／ダウンカウンタ４を介してディジタル値として取
り出せる。被検出電流が変化すると、磁界HiとHfとの差
ΔＨが生じるが、この場合も上記フィードバックループ
により磁界ΔＨに見合ったHfフィードバックがかけら
れ、これが上記アップ／ダウンカウンタ４を介してディ
ジタル出力される。
例えば、ΔＨが零になるようにHfのフィードバックを
かけるとすれば、電圧コンパレータの基準電圧Erは零に
設定されるが、この場合、コンパレータ３の入力電圧Ez
がΔＨの変化によって、Ez＜０の場合は、アップ／ダウ
ンカウンタ４が現状よりもダウンカウント（或いはアッ
プカウント）し、Ez＞０の場合は、アップカウント（或
いはダウンカウント）する。このようにして、上記コン
パレータ３及びアップ／ダウンカウンタ４が追従比較型
のA/D変換器となり、そのディジタル出力より被検出電
流が検出される。
かけるとすれば、電圧コンパレータの基準電圧Erは零に
設定されるが、この場合、コンパレータ３の入力電圧Ez
がΔＨの変化によって、Ez＜０の場合は、アップ／ダウ
ンカウンタ４が現状よりもダウンカウント（或いはアッ
プカウント）し、Ez＞０の場合は、アップカウント（或
いはダウンカウント）する。このようにして、上記コン
パレータ３及びアップ／ダウンカウンタ４が追従比較型
のA/D変換器となり、そのディジタル出力より被検出電
流が検出される。
上記のように、フィードバック形電流検出系のアナロ
グ回路要素と追従比較型A/D変換器を同一のフィードバ
ックループの中で構成したので、外乱，オフセット，ド
リフトについても補償する。例えば、アンプ２の出力に
オフセット電圧が重畳している場合は、本来の被検出電
流ｉに相当の電圧Ezにオフセット電圧eOが加わり、２次
コイル７には、フィードバック電流icとして被検出電流
ｉ相当の電流とeOに相当の微小電流iOが流れるが（ic＝
ｉ＋iOであり、iOを流すためにはアンプ２の増幅率を大
きくしておけばよい）、このフィードバック電流ic中の
iOが磁気検出素子１で電圧変換された後，アンプ２に負
帰還することで結果的にオフセット電圧eOを打ち消すこ
とになり、オフセット電圧補償がなされる。このこと
は、アナログ信号伝達系のドリフト，外乱に対しても同
様にして補償され、このような補償のなされているフィ
ードバックループ系から被検出電流ｉ相当のディジタル
信号Odをアップ／ダウンカウンタ４（比較型電流検出
器）を介して取り出せるので、電流検出精度を高める。
グ回路要素と追従比較型A/D変換器を同一のフィードバ
ックループの中で構成したので、外乱，オフセット，ド
リフトについても補償する。例えば、アンプ２の出力に
オフセット電圧が重畳している場合は、本来の被検出電
流ｉに相当の電圧Ezにオフセット電圧eOが加わり、２次
コイル７には、フィードバック電流icとして被検出電流
ｉ相当の電流とeOに相当の微小電流iOが流れるが（ic＝
ｉ＋iOであり、iOを流すためにはアンプ２の増幅率を大
きくしておけばよい）、このフィードバック電流ic中の
iOが磁気検出素子１で電圧変換された後，アンプ２に負
帰還することで結果的にオフセット電圧eOを打ち消すこ
とになり、オフセット電圧補償がなされる。このこと
は、アナログ信号伝達系のドリフト，外乱に対しても同
様にして補償され、このような補償のなされているフィ
ードバックループ系から被検出電流ｉ相当のディジタル
信号Odをアップ／ダウンカウンタ４（比較型電流検出
器）を介して取り出せるので、電流検出精度を高める。
本発明の実施例を第１図〜第３図により説明する。
第１図は、本発明の一実施例に係るブロック回路構成
図である。
図である。
第１図において、Hiは被検出電流により発生する磁界
である。この磁界Hiに対して、以下に述べるフィードバ
ック形電流検出系を介してフィードバック用２次コイル
７がHiを打ち消す方向のフィードバック磁界Hfを作るよ
うにしてある。
である。この磁界Hiに対して、以下に述べるフィードバ
ック形電流検出系を介してフィードバック用２次コイル
７がHiを打ち消す方向のフィードバック磁界Hfを作るよ
うにしてある。
フィードバック磁界Hfを発生させるためのフィードバ
ックループ内にて、ホール素子（磁気検出素子）１と、
アンプ２と、零クロスコンパレータ（電圧コンパレー
タ）３と、アップ／ダウンカウンタ４と、D/A変換器５
と、電流ブースタ６と、フィードバック用２次コイル７
とが接続される。ホール素子１は、磁界HiとHfの差ΔＨ
を検出するもので、磁界ΔＨに見合った出力を発生す
る。この出力をアンプ２で増幅して零クロスコンパレー
タ３に入力する。零クロスコンパレータ３は入力電圧Ez
（アンプ２の出力電圧Ez）が基準電圧Er（ここでは、Er
＝０）と比較して、Ez＜０又はEz＞０かを判定する。そ
して、Ez＜０の時は出力EcをＬレベルにし、Ez＞０の時
はＨレベルとする。この出力Ecはアップ／ダウンカウン
タ４のアップ／ダウンの切替信号として、クロック発振
器９からのクロックCLをアップ又はダウンカウントす
る。このアップ／ダウンカウンタ４のディジタル出力Od
をD/Aコンバータ５を通してアナログ値に変換した後、
電流ブース６を通して２次コイル７に電流を流し、それ
によって発生する磁界Hfを作る。
ックループ内にて、ホール素子（磁気検出素子）１と、
アンプ２と、零クロスコンパレータ（電圧コンパレー
タ）３と、アップ／ダウンカウンタ４と、D/A変換器５
と、電流ブースタ６と、フィードバック用２次コイル７
とが接続される。ホール素子１は、磁界HiとHfの差ΔＨ
を検出するもので、磁界ΔＨに見合った出力を発生す
る。この出力をアンプ２で増幅して零クロスコンパレー
タ３に入力する。零クロスコンパレータ３は入力電圧Ez
（アンプ２の出力電圧Ez）が基準電圧Er（ここでは、Er
＝０）と比較して、Ez＜０又はEz＞０かを判定する。そ
して、Ez＜０の時は出力EcをＬレベルにし、Ez＞０の時
はＨレベルとする。この出力Ecはアップ／ダウンカウン
タ４のアップ／ダウンの切替信号として、クロック発振
器９からのクロックCLをアップ又はダウンカウントす
る。このアップ／ダウンカウンタ４のディジタル出力Od
をD/Aコンバータ５を通してアナログ値に変換した後、
電流ブース６を通して２次コイル７に電流を流し、それ
によって発生する磁界Hfを作る。
この磁界Hfは被検出電流ｉが作った磁界Hiを丁度打消
ように動作してこの両者の加算された磁界ΔＨが零にな
るようにフィードバックをかけている。従って、被検出
電流に追従したディジタル出力Odが、アップ／ダウンカ
ウンタ４の出力から得られる。このようにして、フィー
ドバック形電流検出系と追従比較型A/D変換器（コンパ
レータ3,アップ／ダウンカウンタ４）を同一のフィード
バックループの中で構成してある。８はホール素子駆動
用の電源である。
ように動作してこの両者の加算された磁界ΔＨが零にな
るようにフィードバックをかけている。従って、被検出
電流に追従したディジタル出力Odが、アップ／ダウンカ
ウンタ４の出力から得られる。このようにして、フィー
ドバック形電流検出系と追従比較型A/D変換器（コンパ
レータ3,アップ／ダウンカウンタ４）を同一のフィード
バックループの中で構成してある。８はホール素子駆動
用の電源である。
第２図は検出メカニズムをモデル化した本発明構成の
具体例であり、第３図は第２図を説明するための各部の
波形である。
具体例であり、第３図は第２図を説明するための各部の
波形である。
第２図、第３図により、本発明を具体的に説明する。
電流端子I1,I2に被検出電流ｉを流すと磁性体1Aに巻か
れたコイルC1により起磁力が発生し、磁性体1Aの空隙分
GPに磁界Hiが発生する。この空隙部GPには定電流i0で駆
動されるホール素子１を配置している。ホール素子１の
出力e0はアンプ２で増幅され、その出力を電圧コンパレ
ータ３′で基準電圧Erと比較する。出力e0が基準電圧Er
より高い場合は出力EcをＨレベルにし、基準電圧Erより
低い場合は出力EcをＬレベルにする。この電圧Ecによ
り、アップ／ダウンカウンタ４は基準クロックCLをアッ
プ又はダウンカウントする。このカウンタ４の出力はデ
ィジタル量であり、これをディジタル出力Odとして取り
出すことができると共に、更にディジタル／アナログ変
換して、その出力をアナログ出力Oaとして取出すことが
できる。さらに、アンプ10で増幅し、その出力を抵抗Ｒ
を介して磁性体1Aに巻いた２次コイル７に接続し、２次
コイル７に電流を流して被検出電流ｉの作る起磁力と逆
向きの起磁力を作り、空隙GPに被検出電流ｉの作る磁界
Hiと逆向きの磁界Hfを生成するようにされ、全体として
フィードバック回路を構成している。
電流端子I1,I2に被検出電流ｉを流すと磁性体1Aに巻か
れたコイルC1により起磁力が発生し、磁性体1Aの空隙分
GPに磁界Hiが発生する。この空隙部GPには定電流i0で駆
動されるホール素子１を配置している。ホール素子１の
出力e0はアンプ２で増幅され、その出力を電圧コンパレ
ータ３′で基準電圧Erと比較する。出力e0が基準電圧Er
より高い場合は出力EcをＨレベルにし、基準電圧Erより
低い場合は出力EcをＬレベルにする。この電圧Ecによ
り、アップ／ダウンカウンタ４は基準クロックCLをアッ
プ又はダウンカウントする。このカウンタ４の出力はデ
ィジタル量であり、これをディジタル出力Odとして取り
出すことができると共に、更にディジタル／アナログ変
換して、その出力をアナログ出力Oaとして取出すことが
できる。さらに、アンプ10で増幅し、その出力を抵抗Ｒ
を介して磁性体1Aに巻いた２次コイル７に接続し、２次
コイル７に電流を流して被検出電流ｉの作る起磁力と逆
向きの起磁力を作り、空隙GPに被検出電流ｉの作る磁界
Hiと逆向きの磁界Hfを生成するようにされ、全体として
フィードバック回路を構成している。
第３図は、被検出電流ｉが図示のような正弦波の例を
示す。この電流ｉが流れることにより、これに比例した
磁界Hiが発生するので、フィードバックがない場合はホ
ール素子１の出力e0も図示e01のような波形となる。し
かし、フィードバックがあるためホール素子１の出力e0
は図示e0のようにほぼ一定値となる。次に電圧コンパレ
ータ３′の基準電圧Erを仮りに零とするとホール素子１
の出力e0が零より大きい場合は、電圧コンパレータ３′
の出力EcはＨレベルになり、小さい場合はＬレベルとな
るので、図示EcのようにH,Lを繰り返す。その結果、基
準クロックが図示CLと仮定すると、アップ／ダウンカウ
ンタCUN4のディジタル出力Odの大きさを表わすと、図示
Od1（ディジタル量を疑似的に示している）のようにな
る。すなわち、アップ／ダウンカウンタは電圧EcがＨレ
ベル（イ）点の時はクロックCL毎にアップカウントして
出力が増加し、電圧EcがＬレベル（ロ）点ではクロック
CL毎にダウンカウントして出力が減少する。
示す。この電流ｉが流れることにより、これに比例した
磁界Hiが発生するので、フィードバックがない場合はホ
ール素子１の出力e0も図示e01のような波形となる。し
かし、フィードバックがあるためホール素子１の出力e0
は図示e0のようにほぼ一定値となる。次に電圧コンパレ
ータ３′の基準電圧Erを仮りに零とするとホール素子１
の出力e0が零より大きい場合は、電圧コンパレータ３′
の出力EcはＨレベルになり、小さい場合はＬレベルとな
るので、図示EcのようにH,Lを繰り返す。その結果、基
準クロックが図示CLと仮定すると、アップ／ダウンカウ
ンタCUN4のディジタル出力Odの大きさを表わすと、図示
Od1（ディジタル量を疑似的に示している）のようにな
る。すなわち、アップ／ダウンカウンタは電圧EcがＨレ
ベル（イ）点の時はクロックCL毎にアップカウントして
出力が増加し、電圧EcがＬレベル（ロ）点ではクロック
CL毎にダウンカウントして出力が減少する。
このディジタル出力Odをディジタル／アナログ変換器
５に加えてそのアナログ出力Oaをフィルタを通すと図示
のOaになる。この出力Oaをアンプ10を通して抵抗Ｒと２
次コイル７に加えるとそのコイル７の電流icは図示のよ
うに正弦波状になる。
５に加えてそのアナログ出力Oaをフィルタを通すと図示
のOaになる。この出力Oaをアンプ10を通して抵抗Ｒと２
次コイル７に加えるとそのコイル７の電流icは図示のよ
うに正弦波状になる。
ここでは、被検出電流ｉの周波数に対して基準クロッ
クCLの周波数を約60倍で示したが、この倍率を高くすれ
ばディジタル出力Odの値もスムーズな正弦波になると共
に被検出電流ｉに追従する応答速度を早くなるものであ
る。
クCLの周波数を約60倍で示したが、この倍率を高くすれ
ばディジタル出力Odの値もスムーズな正弦波になると共
に被検出電流ｉに追従する応答速度を早くなるものであ
る。
さらに、上記実施例では電圧コンパレータ３′の基準
電圧Erを零としたので、被検出電流ｉの作る磁界Hiと２
次コイル７に電流icで生成される磁界Hfが等しくなるよ
うに動作するが、基準電圧Erにある値をもたせると前記
磁界HiとHfの間に所定の一定差が生じるように動作する
ので、基準電圧を調整することでホール素子１の動作点
に常にバイアス磁界をもたせるようにでき、ホール素子
１の感度及び直線性に優れた点を選んで使用することが
できる。また、フィードバック形電流検出系のアナログ
回路要素と追従比較型A/D変換器を同一のフィードバッ
クループの中で構成したので、外乱，オフセット，ドリ
フト等についても補償する。例えば、アンプ２の出力に
オフセット電圧が重畳している場合は、本来の被検出電
流ｉに相当の電圧Ezにオフセット電圧eOが加わり、２次
コイル７には、フィードバック電流icとして被検出電流
ｉ相当の電流とeOに相当の微小電流iOが流れるが（ic＝
ｉ＋iO）、このフィードバック電流ic中のiOが磁気検出
素子１で電圧変換された後，アンプ２に負帰還すること
で結果的にオフセット電圧eOを打ち消すことになり、オ
フセット電圧補償がなされる。このことは、アナログ信
号伝達系のドリフト，外乱に対しても同様にして補償さ
れ、このような補償のなされているフィードバックルー
プ系から被検出電流ｉ相当のディジタル信号Odをアップ
／ダウンカウンタ４（比較型電流検出器）を介して取り
出せるので、電流検出精度を高める。
電圧Erを零としたので、被検出電流ｉの作る磁界Hiと２
次コイル７に電流icで生成される磁界Hfが等しくなるよ
うに動作するが、基準電圧Erにある値をもたせると前記
磁界HiとHfの間に所定の一定差が生じるように動作する
ので、基準電圧を調整することでホール素子１の動作点
に常にバイアス磁界をもたせるようにでき、ホール素子
１の感度及び直線性に優れた点を選んで使用することが
できる。また、フィードバック形電流検出系のアナログ
回路要素と追従比較型A/D変換器を同一のフィードバッ
クループの中で構成したので、外乱，オフセット，ドリ
フト等についても補償する。例えば、アンプ２の出力に
オフセット電圧が重畳している場合は、本来の被検出電
流ｉに相当の電圧Ezにオフセット電圧eOが加わり、２次
コイル７には、フィードバック電流icとして被検出電流
ｉ相当の電流とeOに相当の微小電流iOが流れるが（ic＝
ｉ＋iO）、このフィードバック電流ic中のiOが磁気検出
素子１で電圧変換された後，アンプ２に負帰還すること
で結果的にオフセット電圧eOを打ち消すことになり、オ
フセット電圧補償がなされる。このことは、アナログ信
号伝達系のドリフト，外乱に対しても同様にして補償さ
れ、このような補償のなされているフィードバックルー
プ系から被検出電流ｉ相当のディジタル信号Odをアップ
／ダウンカウンタ４（比較型電流検出器）を介して取り
出せるので、電流検出精度を高める。
以上述べたように本発明によれば、フィードバック形
電流検出系のアナログ回路要素と追従比較型A/D変換器
を同一のフィードバックループの中で構成したので、ア
ナログ信号伝達系で生じる外乱，オフセット，ドリフト
についても簡単な回路構成で補償し、その結果、調整箇
所も少なくして、高精度なディジタル出力が得られるデ
ィジタル電流検出装置を提供することができる。さら
に、高価で複雑なアナログ／ディジタル変換器を必要と
せず、安価にして簡易なカウンタを用いてディジタル電
流検出系を構成できる。
電流検出系のアナログ回路要素と追従比較型A/D変換器
を同一のフィードバックループの中で構成したので、ア
ナログ信号伝達系で生じる外乱，オフセット，ドリフト
についても簡単な回路構成で補償し、その結果、調整箇
所も少なくして、高精度なディジタル出力が得られるデ
ィジタル電流検出装置を提供することができる。さら
に、高価で複雑なアナログ／ディジタル変換器を必要と
せず、安価にして簡易なカウンタを用いてディジタル電
流検出系を構成できる。
また、磁界／電圧変換素子の動作点を自由に選択でき
るので、高特性でない変換素子であって充分に使用でき
るといった効果を奏する。
るので、高特性でない変換素子であって充分に使用でき
るといった効果を奏する。
第１図ないし第３図は本発明の一実施例の構成を示すも
ので、第１図は本発明の一実施例を示す回路図、第２図
は検出メカニズムをモデル化した本発明の他の実施例を
示す構成図、第３図は第２図の動作説明図、第４図は従
来例の構成図である。 Hi……被検出電流が作る磁界、Hf……２次巻線が作る磁
界、１……ホール素子、1A……磁性体、２……アンプ、
３……零クロスコンパレータ、３′……電圧コンパレー
タ、４……アップ／ダウンカウンタ、５……ディジタル
／アナログ変換器、６……電流ブースタ、７……２次コ
イル、８……ホール素子用電源、９……クロック発信
器、10……アンプ、GP……磁性体の空隙、C1……１次コ
イル、CL……クロック、Er……基準電圧。
ので、第１図は本発明の一実施例を示す回路図、第２図
は検出メカニズムをモデル化した本発明の他の実施例を
示す構成図、第３図は第２図の動作説明図、第４図は従
来例の構成図である。 Hi……被検出電流が作る磁界、Hf……２次巻線が作る磁
界、１……ホール素子、1A……磁性体、２……アンプ、
３……零クロスコンパレータ、３′……電圧コンパレー
タ、４……アップ／ダウンカウンタ、５……ディジタル
／アナログ変換器、６……電流ブースタ、７……２次コ
イル、８……ホール素子用電源、９……クロック発信
器、10……アンプ、GP……磁性体の空隙、C1……１次コ
イル、CL……クロック、Er……基準電圧。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−213783（ＪＰ，Ａ) 特開 昭61−225663（ＪＰ，Ａ) 特開 昭53−15170（ＪＰ，Ａ) 実開 昭57−168075（ＪＰ，Ｕ) 実開 昭51−6840（ＪＰ，Ｕ) 特公 昭49−5183（ＪＰ，Ｂ１) 特公 昭53−34706（ＪＰ，Ｂ２) 特公 昭52−14069（ＪＰ，Ｂ２)
Claims (3)
- 【請求項１】被検出電流の作る磁界Hiに対してフィード
バック磁界Hfを打ち消す方向に加えるフィードバック用
２次コイルを備え、 前記フィードバック磁界Hfを発生させるためのフィード
バックループ内にて、磁界検出用の磁気検出素子と、磁
気検出素子の出力を増幅するアンプと、前記アンプの出
力電圧を予め定めた基準電圧と比較する電圧コンパレー
タと、前記電圧コンパレータの出力電圧が前記基準電圧
より高い場合には基準クロックをアップ（ダウン）カウ
ントし、低い場合はダウン（アップ）カウントするアッ
プ／ダウンカウンタと、前記アップ／ダウンカウンタの
ディジタル出力をアナログ変換するD/A変換器と、前記D
/A変換器のアナログ出力を前記フィードバック用２次コ
イルに前記フィードバック磁界Hf発生用の電流として供
給する電流ブースタとが接続され、且つ前記アップ／ダ
ウンカウンタのディジタル出力を電流検出信号として取
り出すようにして、フィードバック形電流検出系と追従
比較型A/D変換器を同一のフィードバックループの中で
構成したことを特徴とするディジタル電流検出装置。 - 【請求項２】前記電圧コンパレータの基準電圧が可変で
ある請求項１記載のディジタル電流検出装置。 - 【請求項３】前記アップ／ダウンカウンタの出力端子よ
りディジタル出力を取り出すほかに、前記D/A変換器の
出力端子よりアナログ出力を取り出す構成とした請求項
１又は請求項２記載のディジタル電流検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219662A JPH087243B2 (ja) | 1990-08-20 | 1990-08-20 | ディジタル電流検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219662A JPH087243B2 (ja) | 1990-08-20 | 1990-08-20 | ディジタル電流検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04102070A JPH04102070A (ja) | 1992-04-03 |
| JPH087243B2 true JPH087243B2 (ja) | 1996-01-29 |
Family
ID=16739014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2219662A Expired - Lifetime JPH087243B2 (ja) | 1990-08-20 | 1990-08-20 | ディジタル電流検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087243B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011106891A (ja) * | 2009-11-14 | 2011-06-02 | Mitsubishi Materials Corp | 電流センサ装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5214069A (en) * | 1975-07-22 | 1977-02-02 | Asou Cement Kk | Method of treatment of hexavalent chrome with exhaust combustion gas |
| JPS5334706A (en) * | 1976-09-08 | 1978-03-31 | Shichirou Ikezawa | Method of producing olefin glycol and olefin bromhydrin |
| JPS57168075U (ja) * | 1981-04-20 | 1982-10-22 | ||
| JPH07101223B2 (ja) * | 1985-03-29 | 1995-11-01 | 富士通株式会社 | ピ−ク値検出回路 |
-
1990
- 1990-08-20 JP JP2219662A patent/JPH087243B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04102070A (ja) | 1992-04-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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