JPH087682B2

JPH087682B2 - 知識ベ−ス処理装置

Info

Publication number: JPH087682B2
Application number: JP62057483A
Authority: JP
Inventors: 立片山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1987-03-12
Filing date: 1987-03-12
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: JPS63223832A

Description

【発明の詳細な説明】イ）産業上の利用分野本発明は、知識ベースとしてフレーム型のものを有す
る知識ベース処理装置に関する。

ロ）従来の技術知識工学の発達に併い、人工知能技術の産業への適用
が著しく広がっており、特に知識ベースシステムはその
代表的なものである。知識ベースシステムは、問題領域
固有の専門知識を一定の形式で格納した知識ベースと、
知識ベースとは分離され知識ベース内の知識を使って推
論を実行するための制御機構である推論機構から構成さ
れる。知識ベースを構築するための知識の表現をモデル
としてミンスキーによって提案されたフレームモデル
は、ルールモデルと並んで代表的なものである（「知識
工学入門」上野晴樹著、オーム社発行参照）。

フレームモデルを知識表現モデルとして用いたフレー
ム型知識ベースシステムでは、知識や概念の名前はフレ
ームで、１つのフレームにおける知識や概念の種々の属
性および他のフレーム（知識や概念）との関係はスロツ
トで、スロツトの様々な側面（属性、構造的な性質な
ど）はフアセツトで、フアセツトに対応した実際の値は
バリユーで表わされる。つまり、フレーム、スロツト、
フアセツト、バリユーの４つの組で知識あるいは概念が
表現される。フレーム型知識ベースの特徴は、知識・概
念の階属関係をスロツトの継承によって表現できるの
で、抽象的な性質は上位のフレームにおいて記述し、個
別のフレームにはそのフレーム固有の属性や性質のみを
記述すれば良いという差分プログラミングが可能な点に
ある。

フレーム型知識ベースにおいては、多くの場合、複数
のフレーム型データが第４図のようにリンクリストで表
現される。このため、種々の属性を持つデータをスロツ
ト値やフアセツト値に埋め込んだり、フレームやスロツ
ト、フアセツトの新規追加・削除の処理に柔軟なフレー
ム型のデータ構造が実現される。

ハ）発明が解決しようとする問題点しかし、第４図に示すようなフレーム型データの表現
は、フレーム、スロツト、フアセツトといった各フイー
ルドの参照や変更時に、リンクリストのポインタを順に
たどる（例えばフアセツト222の値（バリユー222）を参
照するには、フレーム１→フレーム２→スロツト21→ス
ロツト22→フアセツト221→フアセツト222と順にたど
る）必要がある（なぜならば、フレームやスロツト、フ
アセツトは単なる数値ではなく文字列やリンクリストで
表されるため、フアセツト222の値を参照するなら、与
えられるフアセツト222名と同じ文字列を有するフイー
ルドを順々に検索していかなければならない）。このた
め、各フイールドの参照や変更は非常に低速であるとい
う難点を有しており、このリストたどりの操作はフレー
ム型データにおける基本的演算処理の大きな比重を占め
ているので、フレーム型知識ベースシステム全体の処理
効率を低下させる大きな原因となっていた。

ニ）問題点を解決するための手段本発明は、知識ベースとしてフレーム、スロツト、フ
アセツト、バリユーから成るフレーム型のものを有する
知識ベース処理装置であって、任意のフレーム、スロツ
ト、フアセツトの３つから検索子を生成する検索子生成
手段と、検索子と対応して即値データもしくはポインタ
データであるバリユーのデータを記憶する記憶手段と、
バリユーのデータが即値データかポインタデータか判定
する判定手段と、バリユーのポインタデータと対応して
具体的なデータを記憶する補助記憶手段を有するもので
ある。

ホ）作用フレーム、スロツト、フアセツトの３つから生成され
る検索子と対応して、即値データもしくはポインタデー
タであるバリユーのデータを記憶手段に記憶し、ポイン
タデータで示されるバリユーのデータに対しては、具体
的なデータを補助記憶手段に記憶することにより、フレ
ーム、スロツト、フアセツトなどの参照やバリユーの変
更時の各フイールドの検索処理が、従来のリンクリスト
のみによってフレーム型データを保持していた場合のリ
ニアサーチの一種であるリストたどりが不要になり、高
速化される。

ヘ）実施例第１図は本発明装置の一実施例である概略構成図、第
２図はフレーム、スロツト、フアセツト、バリユーから
成るフレーム型データを格納するフレームデータ構造メ
モリ（３）の概略構成図である。

（１）は知識ベース処理装置としてのフレーム型知識
処理を行うCPU、（２）はフレーム型知識ベース解釈・
実行プログラムとユーザ定義のプログラムを格納するシ
ステムメモリ、（３）はフレーム、スロツト、フアセツ
ト、バリユーから成るフレーム型データを格納するフレ
ームデータ構造メモリで、フレーム、スロツト、フアセ
ツトの３つから検索子を生成する検索子生成手段と、検
索子と対応して即値データもしくはポインタデータであ
るバリユーのデータを格納する記憶手段を含んでいる。

（４）はリンクリストを記憶する補助記憶手段として
のリンクリストデータ格納メモリ、（５）は文字列やベ
クトル・配列などの構造体データを格納するベクトルデ
ータ格納メモリ、（６）はCPU（１）が構造メモリ
（３）に対してコマンドを発行するための命令レジス
タ、（７）、（８）、（９）は夫々ベクトルデータ格納
メモリ（５）に記憶され、フレーム型データの検索キー
となる任意の文字列で表現されたフレーム名、スロツト
名、フアセツト名に対応したベクトルデータ格納メモリ
（５）内のアドレス情報を保持するフレームポインタレ
ジスタ、スロツトポインタレジスタ、フアセツトポイン
タレジスタ、（10）はスロツト値、フアセツト値の変更
時に用いるバリユーレジスタである。

（11）は構造メモリ（３）の出力であるバリユーデー
タのデータ型を示すタグ部とアドレス情報であるポイン
タデータもしくは即値データを示す情報フイールドの分
離を行うタグ・情報フイールド分離回路、（12）は該分
離回路（11）によって分離されたタグ部により情報フイ
ールドのデータ型を判定しシステムデータバスへの出力
制御を行う判定手段としての判定出力制御回路、（13）
は分離回路（11）によって分離された情報フイールドデ
ータを一時的に格納する出力データラツチである。

（14）、（15）は夫々リンクリストデータ格納メモリ
（４）、ベクトルデータ格納メモリ（５）に対するアド
レスを選択するアドレスマルチプレクサ１、アドレスマ
ルチプレクサ２、（16）、（17）、（18）は夫々出力デ
ータラツチ（13）、リンクリストデータ格納メモリ
（４）、ベクトルデータ格納メモリ（５）とシステムデ
ータバスとの間のデータバツフア１、データバツフア
２、データバツフア３である。また、（Ｃ）、（Ｄ）、
（Ａ）は夫々CPU（１）がシステムメモリ（２）、リン
クリストデータ格納メモリ（４）、ベクトルデータ格納
メモリ（５）に対し直接読み書きするためのシステムコ
マンドバス、システムデータバス、システムアドレスバ
スである。

いま、あるフアセツトの値（すなわちバリユー）を参
照する場合について説明する。このフアセツトバリユー
は（frame−ａ、slot−ｂ、facet−ｃ）の３つで表され
る。まずCPU（１）はフアセツト参照処理をフレームデ
ータ構造メモリ（３）に依頼するためにフアセツト参照
関数get−facetに対応した命令コードを命令レジスタ
（６）にセツトする。更にCPU（１）は、検索キーとな
るframe−ａ、slot−ｂ、facet−ｃの３つの文字列夫々
に対応したベクトルデータ格納メモリ（５）内のアドレ
ス情報を、システムメモリ（２）内に登録されている文
字アトムの名前表から、システムコマンドバス（Ｃ）、
システムデータバス（Ｄ）、システムアドレスバス
（Ａ）を用いて読み込み、フレームポインタレジスタ
（７）、スロツトポインタレジスタ（８）、フアセツト
ポインタレジスタ（９）にセツトする。

而して、フレームデータ構造メモリ（３）は、内蔵さ
れた連想型データ検索機構によって検索キー（frame−
ａ、slot−ｂ、facet−ｃ）から検索子（アドレス）を
生成し、この検索子に対応したフアセツトバリユーを検
索し、タグ・情報フイールド分離回路（11）に出力す
る。このフレームデータ構造メモリ（３）については後
で詳述する。

出力されるフアセツトバリユーのデータは、例えば第
３図Ａの如く、データの実体を示す情報フイールド
（ｉ）と、第３図Ｂの様に情報フイールドの属性（デー
タ型、即値データ、ポインタ情報の区別）を示すタグフ
イールド（ｔ）から構成されており、タグ・情報フイー
ルド分離回路（11）によって２つのフイールドが分離さ
れる。

分離されたタグ情報は判定出力制御回路（12）に送ら
れ、一方情報フイールドのデータはいったん、出力デー
タラツチ（13）にラツチされる。判定出力制御回路（1
2）はタグ情報をデコードし情報フイールドのデータが
即値である場合にはデータバツフア１（16）をイネーブ
ルにすることによって、出力データラツチ（13）に保持
されている即値データがシステムデータバス（Ｄ）に出
力される。同時に、出力制御回路（12）によってデコー
ドされたタグ情報（この場合は即値データであるという
こと）はシステムコマンドバス（Ｃ）経由でCPU（１）
に送られるので、CPU（１）はシステムデータバス
（Ｄ）に出力されているデータを即値データとして１回
読み込むことだけでフアセツト参照関数get−facetの実
行を終了する。なおCPU（１）がシステムデータバス
（Ｄ）上のデータを読み込むべきタイミングは、判定出
力制御回路（12）からのシステムコマンドバス（Ｃ）に
含まれるack信号によってCPU（１）に知らされる。

一方、情報フイールドのデータがリンクリストデータ
のポインタである場合には、判定出力制御回路（12）に
よってデコードされたタグ情報（この場合はリンクリス
トデータポインタであるということ）がシステムコマン
ドバス（Ｃ）経由でCPU（１）に送られるとともに、出
力データラツチ（13）に保持されているリンクリストポ
インタ値が、アドレスマルチプレクサ１（14）に送ら
れ、さらに判定出力制御回路（12）からアドレスマルチ
プレクサ１（14）に対するSELLIST信号がオンとなっ
て、アドレスマルチプレクサ１（14）への２のアドレス
入力（システムアドレスバス（Ａ）からの入力と出力デ
ータラツチ（12）からの入力）のうち、出力データラツ
チ（12）からの入力が選択され、リンクリスト格納メモ
リ（４）に出力される。リンクリストデータ格納メモリ
（４）内にはフアセツトバリユーに対応したリンクリス
トデータが記憶されており、アドレスマルチプレクサ１
（14）からのリンクリストポインタ値に対応したセルな
内容がリンクリストデータ格納メモリ（４）からデータ
バツファ２（17）に出力される。判定出力制御回路（1
2）はこの時点でデータバツファ２（17）をイネーブル
にするとともに、CPU（１）にack信号を送る。CPU
（１）はシステムデータバス（Ｄ）に出力されるデータ
がリンクリストデータの先頭のセルということをあらか
じめ判定出力制御回路（12）から知らされているので、
データバツファ２（17）からシステムデータバス（Ｄ）
に出力されたデータを二進木セルとして読み込む。その
後、リンクリスト読み出しはシステムデータバス（Ｄ）
経由で、CPU（１）からデータバツファ２（17）を介し
て直接行なわれる。ただしこのときのリンクリストデー
タ格納メモリ（４）に対するアドレスは、CPU（１）か
らのSELLISTD信号がオンとなることによってシステムア
ドレスバス（Ａ）からのアドレスがアドレスマルチプレ
クサ１（14）によって選択され、リンクリストデータ格
納メモリ（４）に与えられる。

また情報フイールドのデータがベクトルデータのポイ
ンタである場合には、判定出力制御回路（12）によって
デコードされたタグ情報（この場合はベクトルデータポ
インタであるということ）がシステムコマンドバス
（Ｃ）経由でCPU（１）に送られ、さらに出力データラ
ツチ（13）に保持されているベクトルポインタ値が、デ
ータバツファ１（16）を経由してシステムデータバス
（Ｄ）に出力されCPU（１）が読み込むとともに、出力
データラツチ（13）に保持されているベクトルポインタ
値がアドレスマルチプレクサ２（15）に送られる。さら
に判定出力制御回路（12）からアドレスマルチプレクサ
２（15）に対するSelvector信号がオンとなって、アド
レスマルチプレクサ２（15）への２つのアドレス入力
（システムアドレスバス（Ａ）からの入力と出力データ
ラツチ（13）からの入力）のうち、出力データラツチ
（13）からの入力が選択され、ベクトルデータ格納メモ
リ（５）に出力される。ベクトルデータ格納メモリ
（５）内にはフアセツトバリユーに対応したベクトルデ
ータ（ベクトルデータヘツダ情報としてのベクトルデー
タ数ｎ、それ以下にｎ個のベクトルデータ列）が記憶さ
れている。アドレスマルチプレクサ２（15）からのベク
トルポインタ値がセツトされた時点で、これに対応した
ベクトルデータヘツダ情報（ベクトルデータ数ｎ）がベ
クトルデータ格納メモリ（５）からデータバツフア３
（18）に出力される。判定出力制御回路（12）はこの
時、データバツフア３（18）をイネーブルにするととも
に、CPU（１）にack信号を送る。CPU（１）はシステム
データバス（Ｄ）に出力されるデータがベクトルデータ
数ｎであるということをあらかじめ判定出力制御回路
（12）から知らされているので、データバツフア３（1
8）からシステムデータバス（Ｄ）に出力されたデータ
をベクトルデータ数ｎとして読み込む。その後、CPU
（１）は先にデータバツフア１（16）経由で読み込んだ
ベクトルポインタ値（ベクトルデータ先頭アドレス値）
と、次にデータバツフア３（18）経由で読み込んだベク
トルデータ数ｎをもとに、ｎ個のベクトルデークをシス
テムデータバス（Ｄ）経由で、データバツフア３（18）
を介して連続的に直接読み込む（バーストデータ転
送）。ただしこのときのベクトルデータ格納メモリ
（５）に対するアドレスは、CPU（１）からのSELVECTOR
D信号がオンとなることによってシステムアドレスバス
（Ａ）からのアドレスがアドレスマルチプレクサ２（1
5）によって選択されベクトルデータ格納メモリ（５）
に与えられる。

以上、フアセツトバリユーの参照処理について説明し
たが、フアセツトバリユーの代入（変更）処理（たとえ
ば３つ組みの検索キー（frame−ａ slot−ｂ facet−
ｃ）に対応したフアセツトにバリユー“facet−value"
を代入する関数（put−facet frame−ａ slot−ｂ facet−ｃ “fa
cet−value"）の実行）の場合でも、CPU（１）が第３図Ａのようにタ
グ表現されたフアセツトバリユーをバリユーレジスタ
（10）にセツトし、具体的なフレーム型データに対する
代入処理をフレームデータ構造メモリ（３）に依頼する
ことで、フアセツト参照処理の場合と全く同様に高速に
実現することが可能である。フアセツトバリユー代入処
理の場合には、書き込み終了信号がフレームデータ構造
メモリ（３）からCPU（１）に送られた時点で処理が終
了する。

次に第２図を参照しつつフレームデータ構造メモリ
（３）について説明する。（19）は命令レジスタ（６）
からの命令をデコードしフレームデータ構造メモリ
（３）全体の制御を行う構造メモリ制御回路、（20）、
（21）、（22）、（23）は構造メモリ（３）に対する入
力レジスタであるフレームポインタレジスタ（７）、ス
ロツトポインタレジスタ（８）、フアセツトポインタレ
ジスタ（９）、バリユーレジスタ（10）の値を一旦保持
するキーバツフアA1、キーバツフアA2、キーバツフアA
3、バリユーバツフアＡ、（24）はキーバツフアA1（2
0）、キーバツフアA2（21）、キーバツフアA3（22）に
格納された検索キーであるフレームポインタ、スロツト
ポインタ、フアセツトポインタから検索子としてのアド
レスを生成する検索子生成手段であるハツシユアドレス
生成回路、（25）はハツシユアドレス生成回路（24）で
生成されるハツシユアドレス（検索子）と対応してフア
セツトバリユーが記憶されている記憶手段としてのバル
クメモリで、１つのハツシユアドレスによってアクセス
されるバケツトはステイタス（各バケツト内の状態を示
すコードで空白状態、削除状態、キーが格納されている
占有状態のいずれかをとる）、フレームポインタ値、ス
ロツトポインタ値、フアセツトポインタ値、フアセツト
バリユー値の５つから構成される。（26）、（27）、
（28）、（29）、（30）は夫々、バルクメモリ（25）か
ら読み出された１バケツト内のステイタス、フレームポ
インタ値（格納キー）、スロツトポインタ値（格納キ
ー）、フアセツトポインタ値（格納キー）、フアセツト
バリユー値を一旦保持するスタイタスバツフア、キーバ
ツフアB1、キーバツフアB2、キーバツフアB3、バリユー
バツフアＢであり、（31）はステイタスバツフア（26）
に保持されたステイタス（空白状態、削除状態、占有状
態）を検出する語検出回路、（32）はキーバツフアA1
（20）、キーバツフアA2（21）、キーバツフアA3（22）
に保持された検索キーと、キーバツフアB1（27）、キー
バツフアB2（28）、キーバツフアB3（29）に保持された
格納キーとの夫々を比較し、一致検出を行うキー一致検
出回路、（33）は語検出回路（31）とキー一致検出回路
（32）の出力状態によってフレーム型構造データの登
録、削除、再配置、キー衝突時のリハツシユ処理やハツ
シユアドレス生成回路（24）の制御を行うハツシユ演算
制御回路である。

さて、前述と同様にframe−ａ、slot−ｂ、facet−ｃ
で表わされるフアセツトバリユーを参照するフアセツト
参照処理について説明する。CPU（１）によって命令コ
ードが命令レジスタ（６）に、検索キーデータとしての
frame−ａ、slot−ｂ、facet−ｃに対応したフレームポ
インタ値、スロツトポインタ値、フアセツトポインタ値
がフレームポインタレジスタ（７）、スロツトポインタ
レジスタ（８）、フアセツトポインタレジスタ（９）に
格納されると、夫々構造メモリ制御回路（19）、キーバ
ツフアA1（20）、キーバツフアA2（21）、キーバツフア
A3（22）に入力される。命令レジスタ（６）からの命令
コードは構造メモリ制御回路（19）でデコードされ、構
造メモリ内の各ブロツクに対する制御信号を生成するた
めに用いられる。

キーバツフアA1（20）、キーバツフアA2（21）、キー
バツフアA3（22）に保持されたキーデータはハツシユア
ドレス生成回路（24）に送られ、ここでフレームポイン
タ値、スロツトポインタ値、フアセツトポインタ値の３
つの組みデータから生成されるハツシユアドレスが計算
される（ハツシユアドレスの具体的な計算方法は例えば
「情報処理」Vol.24.No.4、1983の第391頁乃至第395頁
の“ハツシユ法”井田哲夫著参考）。

ハツシユアドレス生成回路（24）で計算されたハツシ
ユアドレスはバルクメモリ（25）に与えられ、与えられ
たハツシユアドレスに対応したバケツト（（ステイタ
ス、フレームポインタ値、スロツトポインタ値、フアセ
ツトポインタ値、フアセツトバリユー値）の５つの組）
がバルクメモリ（25）からまとめて読み出されそれぞれ
ステイタスバツフア（26）、キーバツフアB1（27）、キ
ーバツフアB2（28）、キーバツフアB3（29）、およびバ
リユーバツフアＢ（30）に保持される。ステイタスバツ
フア（26）に保持されたステイタスコードは語検出回路
（31）によってデコードされ、もし空白状態もしくは削
除状態であれば、フアセツト値参照処理（get−facet frame−ａ slot−ｂ facet−ｃ）の検索キー（frame−ａ slot−ｂ facet−ｃ）に対応
した、フアセツトがフレーム型データ内に存在しないと
いうことであるので、そのことを示すエラーコードが語
検出回路（31）から構造メモリ制御回路（19）経由でCP
U（１）に送られる。

ステイタスコードが占有状態の場合には、検索キー
（キーバツフアA1（20）、キーバツフアA2（21）、キー
バツフアA3（22）の内容）と格納キー（キーバツフアB1
（27）、キーバツフアB2（28）、キーバツフアB3（29）
の内容）がキー一致検出回路（32）によって比較され
る。これは、検索キーとハツシユアドレス値との単射性
（１対１対応）が必ずしもとられないからである。キー
一致検出回路（32）により、検索キーと格納キーが一致
している場合にはキーの衝突が生じていないので一致検
出信号が構造メモリ制御回路（19）に送られる。同時に
バリユーバツフアＢ（30）に対する出力イネーブル信号
OUTENがキー一致検出回路（32）から送られ、バリユー
バツフア（30）に保持されているフアセツトバリユーが
タグ・情報フイールド分離回路（11）に出力されるとと
もに、データレデイ信号がタグ・情報フイールド分離回
路（11）に送られ、フアセツトバリユーが取り込まれ
る。

一方、キー一致検出回路（32）により、検索キーと格
納キーが一致していない場合には、検索キーとハツシユ
アドレス値との１対１対応がとれていない状態（これを
キーの衝突状態と呼ぶ）なので、キー一致検出回路（3
2）はキー不一致検出信号を構造メモリ制御回路（19）
とハツシユ演算制御回路（33）に送る。ハツシユ演算制
御回路（33）はリハツシユ（ハツシユアドレス値の再計
算）の指示をハツシユアドレス生成回路（24）に対して
送る。ハツシユアドレス生成回路（24）は直前に計算さ
れたハツシユアドレス値とリハツシユの回数をもとに、
次のハツシユアドレス値を計算し、バルクメモリ（25）
に与える。この処理は、検索キーと格納キーが一致する
まで行なわれる。このような検索処理をリハツシユ法と
呼ぶ。

リハツシユ法による検索処理において、平均探索回数
（参照値が発見されるまでのハツシユ回数probの平均）
Ｅ（prob）は、例えば「日本経営工学会誌」Vol.30,No.
3,1979の第224頁乃至第230頁の“コンパクトな処理系が
可能な連想情報モデルについて”井田昌之著に記載され
ているようなリハツシユ法のアルゴニズムを用いると、Ｅ（prob）＝−（1/ρ）ln（１−ρ）で与えられる。

但しρはハツシユ領域中のすべてのバケツトの占める
比率である。

上式よりρが80％以上であっても平均探索回数は約２
回で済む。

以上はフアセツト参照処理について述べたが、フアセ
ツト値代入処理についてもほぼ同様に行われる。

ト）発明の効果本発明は、フレーム、スロット、フアセツトの３つか
ら検索子を生成し、この検索子と対応させて即値データ
もしくはポインタデータであるバリユーのデータをバル
クメモリに記憶させ、バリユーのポインタデータが指し
示す基本的なデータをリンクリストデータ格納メモリや
ベクトルデータ格納メモリに記憶させることにより、リ
ンクリストデータやベクトルデータなどの任意のデータ
構造をバリユーに埋め込むことができ、リンクリスト表
現の利点である情報の任意性や柔軟性を備えたまま、従
来リンクスリストのみによってフレーム型データを保持
していた場合に必要であった各フイールドの参照や変更
時のリストたどり処理を不要にすることができる。そし
て、各フイールドの参照処理やバリユーの変更処理をCP
Uからの命令により、高速の連想型データ検索機構を内
蔵するフレームデータ構造メモリ内で処理させてCPU
（１）の負担を軽減させつつ、フレームの生成・消去や
スロツト、フアセツト値の参照や変更などの基本的な処
理が高速で行なえる。結果として知識ベースシステム全
体の処理効率の向上が図れる。

【図面の簡単な説明】

第１図は本発明装置の一実施例を示す概略構成図、第２
図は本発明に係るフレームデータ構造メモリの概略構成
図、第３図Ａ、Ｂはフアセツトバリユーのデータ構造を
示す図、第４図はリンクリスト表現の説明図である。（１）……CPU、（２）……システムメモリ、（３）…
…フレームデータ構造メモリ、（４）……リンクリスト
データ格納メモリ（補助記憶手段）、（５）……ベクト
ルデータ格納メモリ（補助記憶手段）、（11）……タグ
・情報フイールド分離回路、（12）……判定出力制御回
路（判定手段）、（19）……構造メモリ制御回路、（2
4）……ハツシユアドレス生成回路（検索子生成手
段）、（25）……バルクメモリ（記憶手段）、（32）…
…キー一致検出回路、（33）……ハツシユ演算制御回
路。

Claims

【特許請求の範囲】

【請求項１】知識ベースとしてフレーム、スロツト、フ
アセツト、バリユーから成るフレーム型のものを有する
知識ベース処理装置において、任意のフレーム、スロツト、フアセツトの３つから検索
子を生成する検索子生成手段と、検索子と対応して即値
データもしくはポインタデータであるバリユーのデータ
を記憶する記憶手段と、バリユーのデータが即値データ
かポインタデータか判定する判定手段と、バリユーのポ
インタデータと対応して具体的なデータを記憶する補助
記憶手段とを有することを特徴とする知識ベース処理装
置。