JPH088466B2 - シンセサイザ受信機のロ−タリ−選局方式 - Google Patents
シンセサイザ受信機のロ−タリ−選局方式Info
- Publication number
- JPH088466B2 JPH088466B2 JP16585986A JP16585986A JPH088466B2 JP H088466 B2 JPH088466 B2 JP H088466B2 JP 16585986 A JP16585986 A JP 16585986A JP 16585986 A JP16585986 A JP 16585986A JP H088466 B2 JPH088466 B2 JP H088466B2
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- JP
- Japan
- Prior art keywords
- rotary
- microcomputer
- rotary encoder
- time
- synthesizer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 238000010187 selection method Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、局部発振回路をPLLシンセサイザで構成し
たシンセサイザ受信機のロータリー選局方式に関するも
のである。
たシンセサイザ受信機のロータリー選局方式に関するも
のである。
従来の技術 従来、シンセサイザ受信機のロータリー選局方式は、
ロータリーエンコーダのパルス出力をマイクロコンピュ
ータの割込入力に入力し、計数、演算し、PLLシンセサ
イザを構成するプログラマブル分周器の分周比を設定す
るものが知られている。
ロータリーエンコーダのパルス出力をマイクロコンピュ
ータの割込入力に入力し、計数、演算し、PLLシンセサ
イザを構成するプログラマブル分周器の分周比を設定す
るものが知られている。
以下、図面を参照しながら従来のシンセサイザ受信機
のロータリー選局方式について説明する。第３図、第４
図は従来のシンセサイザ受信機のロータリー選局装置の
構成およびマイクロコンピュータのプログラムのフロー
チャートを示すものである。第３図において、３−１は
ロータリーエンコーダである。３−２はマイクロコンピ
ュータであり、ロータリーエンコーダ３−１からのパル
ス出力を割込入力にもち、ロータリーエンコーダ３−１
の正転、反転の各信号出力を入力にもつ。３−３はPLL
シンセサイザを構成するプログラマブル分周器であり、
マイクロコンピュータ３−２によって分周比が設定され
る。第４図はマイクロコンピュータの動作を示すフロー
チャートである。以上のように構成されたシンセサイザ
受信機のロータリー選局方式について、以下その動作に
ついて説明する。
のロータリー選局方式について説明する。第３図、第４
図は従来のシンセサイザ受信機のロータリー選局装置の
構成およびマイクロコンピュータのプログラムのフロー
チャートを示すものである。第３図において、３−１は
ロータリーエンコーダである。３−２はマイクロコンピ
ュータであり、ロータリーエンコーダ３−１からのパル
ス出力を割込入力にもち、ロータリーエンコーダ３−１
の正転、反転の各信号出力を入力にもつ。３−３はPLL
シンセサイザを構成するプログラマブル分周器であり、
マイクロコンピュータ３−２によって分周比が設定され
る。第４図はマイクロコンピュータの動作を示すフロー
チャートである。以上のように構成されたシンセサイザ
受信機のロータリー選局方式について、以下その動作に
ついて説明する。
ロータリーエンコーダ３−１より出力されるパルス出
力はマイクロコンピュータ３−２の割込入力に入力され
る。マイクロコンピュータ３−２において、第４図Ａの
割込処理フローに示されるように、ロータリーエンコー
ダから入力される正転逆転信号に基づいてカウンタを加
減算する。一方、メインプログラムにおいて第４図Ｂの
メインフローに示すように、時間を計測し、所定時間の
経過後に割込プログラムにおいて加減算されたカウンタ
の数値を読み、カウンタの値を０にする。次によみとっ
たカウンタの値を現在のPLLデータに加算し、プログラ
マブル分周比を設定及び表示データの出力を行う。
力はマイクロコンピュータ３−２の割込入力に入力され
る。マイクロコンピュータ３−２において、第４図Ａの
割込処理フローに示されるように、ロータリーエンコー
ダから入力される正転逆転信号に基づいてカウンタを加
減算する。一方、メインプログラムにおいて第４図Ｂの
メインフローに示すように、時間を計測し、所定時間の
経過後に割込プログラムにおいて加減算されたカウンタ
の数値を読み、カウンタの値を０にする。次によみとっ
たカウンタの値を現在のPLLデータに加算し、プログラ
マブル分周比を設定及び表示データの出力を行う。
発明が解決しようとする問題点 しかしながら、上記のような構成では、カウンタの計
数値をよみ、プログラマブル分周器の分周比を設定し、
周波数を設定する時間は、よみとった計数値からPLLデ
ータを演算し、周波数範囲のチェックを行い、表示デー
タを演算処理するのに必要な時間よりも長く、一定時間
間隔であるので、実際の使用上、ロータリーチューニン
グツマミを回してから周波数が設定されるまで時間遅れ
が生じ、操作性が悪いという問題点を有していた。本発
明は上記問題点に鑑み、ロータリーチューニングツマミ
を回してから周波数の設定までの時間遅れを少なくし、
操作性を向上させたシンセサイザ受信機のロータリー選
局方式を提供するものである。
数値をよみ、プログラマブル分周器の分周比を設定し、
周波数を設定する時間は、よみとった計数値からPLLデ
ータを演算し、周波数範囲のチェックを行い、表示デー
タを演算処理するのに必要な時間よりも長く、一定時間
間隔であるので、実際の使用上、ロータリーチューニン
グツマミを回してから周波数が設定されるまで時間遅れ
が生じ、操作性が悪いという問題点を有していた。本発
明は上記問題点に鑑み、ロータリーチューニングツマミ
を回してから周波数の設定までの時間遅れを少なくし、
操作性を向上させたシンセサイザ受信機のロータリー選
局方式を提供するものである。
問題点を解決するための手段 上記問題点を解決するために本発明のシンセサイザ受
信機のロータリー選局方式は、マイクロコンピュータの
割込入力に入力されたロータリーエンコーダのパルス出
力の計数値によって、上記パルス出力を計数する時間を
増減するようにしたことを特徴とするものである。
信機のロータリー選局方式は、マイクロコンピュータの
割込入力に入力されたロータリーエンコーダのパルス出
力の計数値によって、上記パルス出力を計数する時間を
増減するようにしたことを特徴とするものである。
作用 本発明は上記した方式によって、マイクロコンピュー
タの割込入力によって入力されたロータリーエンコーダ
からのパルス出力が、設定された一定時間間隔内になけ
れば、次にロータリーエンコーダの出力パルスを計数す
るカウンタを見る時間を、PLLデータの演算および周波
数範囲チェック、表示データの出力にマイクロコンピュ
ータが必要とするとして設定された前記時間間隔よりも
短くすることによって、ロータリーチューニングツマミ
が回わされてから周波数設定がなされるまでの時間遅れ
を短くし操作性を向上することができることになる。
タの割込入力によって入力されたロータリーエンコーダ
からのパルス出力が、設定された一定時間間隔内になけ
れば、次にロータリーエンコーダの出力パルスを計数す
るカウンタを見る時間を、PLLデータの演算および周波
数範囲チェック、表示データの出力にマイクロコンピュ
ータが必要とするとして設定された前記時間間隔よりも
短くすることによって、ロータリーチューニングツマミ
が回わされてから周波数設定がなされるまでの時間遅れ
を短くし操作性を向上することができることになる。
実 施 例 以下、本発明の実施例のシンセサイザ受信機のロータ
リー選局方式について、図面を参照しながら説明する。
第１図、第２図は本発明の一実施例におけるシンセサイ
ザ受信機のロータリー選局方式の構成およびマイクロコ
ンピュータのフローチャートを示すものである。第１図
において、１−１はロータリーエンコーダである。１−
２はマイクロコンピュータであり、ロータリーエンコー
ダ１−１のパルス出力を割込入力にもち、ロータリーエ
ンコーダ１−１の正転，反転の各信号出力を別の入力に
もつ。１−３はPLLシンセサイザを構成するプログラマ
ブル分周器であり、マイクロコンピュータ１−２によっ
て分周比が設定される。第２図はマイクロコンピュータ
の動作を示すフローチャートである。
リー選局方式について、図面を参照しながら説明する。
第１図、第２図は本発明の一実施例におけるシンセサイ
ザ受信機のロータリー選局方式の構成およびマイクロコ
ンピュータのフローチャートを示すものである。第１図
において、１−１はロータリーエンコーダである。１−
２はマイクロコンピュータであり、ロータリーエンコー
ダ１−１のパルス出力を割込入力にもち、ロータリーエ
ンコーダ１−１の正転，反転の各信号出力を別の入力に
もつ。１−３はPLLシンセサイザを構成するプログラマ
ブル分周器であり、マイクロコンピュータ１−２によっ
て分周比が設定される。第２図はマイクロコンピュータ
の動作を示すフローチャートである。
以上のように構成されたシンセサイザ受信機のロータ
リー選局方式について、以下第１図及び第２図を用いて
その動作を説明する。
リー選局方式について、以下第１図及び第２図を用いて
その動作を説明する。
まず、第１図において、ロータリーエンコーダ１−１
からパルスが出力されると、マイクロコンピュータ１−
２の割込入力に入力される。マイクロコンピュータ１−
２では、第２図Ａに示すように割込処理が行なわれる。
ステップ２−１においてロータリーエンコーダ１−１か
らの正転，反転信号を判別し、正転ならばステップ２−
２へ至りパルス出力を計数するカウンタが加算され、反
転ならばステップ２−３に至りカウンタが減算され、割
込処理を終了しメインプログラムに戻る。一方、メイン
プログラムでは、第２図Ｂに示すように、ステップ２−
５であらかじめ設定された時間を計測する。ステップ２
−５において時間が経過すると、ステップ２−６に至
り、割込ルーチンにおいて加減算されたカウンタ値を読
む。カウンタ値が０でなければ、ステップ２−７に至り
カウンタ値を現在のPLLデータに加算し、周波数の範囲
チェックを行ないプログラマブル分周器に出力する。次
にステップ２−８に至り表示データ演算を行ない出力す
る。次にステップ２−９に至りステップ２−５で計測す
べき時間T2を設定した後、ステップ２−５に至る。ステ
ップ２−６においてカウンタ値が０ならば、ステップ２
−10に至りステップ２−５で計測すべき時間T1を設定し
た後ステップ２−５に至る。ここでステップ２−９にお
ける時間T2とステップ２−10における時間T1とは、T1＜
T2の関係がある。このようにすると、ロータリーチュー
ニングツマミを回していない時は、短い時間間隔でカウ
ンタ値を読んでおり、ロータリーチューニングツマミを
回してから、PLLデータの変更に至るまでの時間を短く
することができ、ロータリー選局における操作性を向上
することができる。またロータリーチューニングツマミ
を回している間は、PLLデータの演算、周波数の範囲チ
ェック、表示データの演算、出力のために必要な時間が
あるために、本来の動作に影響を与えることはない。ロ
ータリーチューニングツマミをまわしつづけている時
は、従来と同様の時間間隔で周波数が変更されるが、実
際にロータリーチューニングツマミの操作と周波数変化
の遅れは操作の開始時しか認識することができないため
に問題となるものではない。
からパルスが出力されると、マイクロコンピュータ１−
２の割込入力に入力される。マイクロコンピュータ１−
２では、第２図Ａに示すように割込処理が行なわれる。
ステップ２−１においてロータリーエンコーダ１−１か
らの正転，反転信号を判別し、正転ならばステップ２−
２へ至りパルス出力を計数するカウンタが加算され、反
転ならばステップ２−３に至りカウンタが減算され、割
込処理を終了しメインプログラムに戻る。一方、メイン
プログラムでは、第２図Ｂに示すように、ステップ２−
５であらかじめ設定された時間を計測する。ステップ２
−５において時間が経過すると、ステップ２−６に至
り、割込ルーチンにおいて加減算されたカウンタ値を読
む。カウンタ値が０でなければ、ステップ２−７に至り
カウンタ値を現在のPLLデータに加算し、周波数の範囲
チェックを行ないプログラマブル分周器に出力する。次
にステップ２−８に至り表示データ演算を行ない出力す
る。次にステップ２−９に至りステップ２−５で計測す
べき時間T2を設定した後、ステップ２−５に至る。ステ
ップ２−６においてカウンタ値が０ならば、ステップ２
−10に至りステップ２−５で計測すべき時間T1を設定し
た後ステップ２−５に至る。ここでステップ２−９にお
ける時間T2とステップ２−10における時間T1とは、T1＜
T2の関係がある。このようにすると、ロータリーチュー
ニングツマミを回していない時は、短い時間間隔でカウ
ンタ値を読んでおり、ロータリーチューニングツマミを
回してから、PLLデータの変更に至るまでの時間を短く
することができ、ロータリー選局における操作性を向上
することができる。またロータリーチューニングツマミ
を回している間は、PLLデータの演算、周波数の範囲チ
ェック、表示データの演算、出力のために必要な時間が
あるために、本来の動作に影響を与えることはない。ロ
ータリーチューニングツマミをまわしつづけている時
は、従来と同様の時間間隔で周波数が変更されるが、実
際にロータリーチューニングツマミの操作と周波数変化
の遅れは操作の開始時しか認識することができないため
に問題となるものではない。
発明の効果 以上のように本発明は、ロータリーエンコーダからマ
イクロコンピュータの割込入力に入力され計数された計
数値を読みだしPLLシンセサイザのプログラマブル分周
比を演算する時間間隔を、計数値によって加減すること
により、ロータリーチューニグツマミを操作し始めてか
ら周波数が変更されるまでの時間遅れを短くすることが
でき、操作性を向上することができる。
イクロコンピュータの割込入力に入力され計数された計
数値を読みだしPLLシンセサイザのプログラマブル分周
比を演算する時間間隔を、計数値によって加減すること
により、ロータリーチューニグツマミを操作し始めてか
ら周波数が変更されるまでの時間遅れを短くすることが
でき、操作性を向上することができる。
【図面の簡単な説明】 第１図は本発明の一実施例を示すシンセサイザ受信機の
ブロック図、第２図は本発明の一実施例を示すマイクロ
コンピュータの動作を示すメイン及び割込みのフローチ
ャート、第３図は従来のシンセサイザ受信機を示すブロ
ック図、第４図は従来のマイクロコンピュータの動作を
示すメイン及び割込みのフローチャートである。 １−１……ロータリーエンコーダ、１−２……マイクロ
コンピュータ、１−３……プログラマブル分周器、３−
１……ロータリーエンコーダ、３−２……マイクロコン
ピュータ、３−３……プログラマブル分周器。
ブロック図、第２図は本発明の一実施例を示すマイクロ
コンピュータの動作を示すメイン及び割込みのフローチ
ャート、第３図は従来のシンセサイザ受信機を示すブロ
ック図、第４図は従来のマイクロコンピュータの動作を
示すメイン及び割込みのフローチャートである。 １−１……ロータリーエンコーダ、１−２……マイクロ
コンピュータ、１−３……プログラマブル分周器、３−
１……ロータリーエンコーダ、３−２……マイクロコン
ピュータ、３−３……プログラマブル分周器。
Claims (1)
- 【請求項１】局部発振回路をPLLシンセサイザで構成し
てなり、ロータリーエンコーダと、このロータリーエン
コーダの出力パルスを割込入力にもち、所定時間上記出
力パルスを計数後に計数値を演算し、PLLシンセサイザ
のプログラマブル分周比を設定するマイクロコンピュー
タでなる制御手段を備え、この制御手段は計数値の値に
よって上記ロータリーエンコーダからの出力パルスを計
数する時間を増減するように構成したことを特徴とする
シンセサイザ受信機のロータリー選局方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16585986A JPH088466B2 (ja) | 1986-07-15 | 1986-07-15 | シンセサイザ受信機のロ−タリ−選局方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16585986A JPH088466B2 (ja) | 1986-07-15 | 1986-07-15 | シンセサイザ受信機のロ−タリ−選局方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6320911A JPS6320911A (ja) | 1988-01-28 |
| JPH088466B2 true JPH088466B2 (ja) | 1996-01-29 |
Family
ID=15820350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16585986A Expired - Lifetime JPH088466B2 (ja) | 1986-07-15 | 1986-07-15 | シンセサイザ受信機のロ−タリ−選局方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088466B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0672302B2 (ja) * | 1985-09-19 | 1994-09-14 | 住友電気工業株式会社 | 硬質炭素膜被覆超硬合金の製造法 |
| JP2924989B2 (ja) * | 1992-01-28 | 1999-07-26 | 日本特殊陶業株式会社 | ダイヤモンド膜被覆窒化珪素基部材及びその製造方法 |
| EP0628642B1 (en) | 1992-12-08 | 2001-03-21 | Osaka Diamond Industrial Co. | Superhard film-coated material and method of producing the same |
| JPH10138027A (ja) * | 1996-11-11 | 1998-05-26 | Shinko Kobelco Tool Kk | ドリル用超硬合金および該合金を用いたプリント基板穿孔用ドリル |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814728A (ja) * | 1981-07-20 | 1983-01-27 | Shoichi Teraoka | 多段重ね合せ式成形金型 |
| JPS5942167A (ja) * | 1982-03-31 | 1984-03-08 | Shoichi Teraoka | 多段併設式成形金型 |
-
1986
- 1986-07-15 JP JP16585986A patent/JPH088466B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6320911A (ja) | 1988-01-28 |
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