JPH088482B2

JPH088482B2 - Ｃｍｏｓ回路とｇｐｉ回路とのインターフエース回路

Info

Publication number: JPH088482B2
Application number: JP1058070A
Authority: JP
Inventors: デルバート・レイモンド・セツチイ; ハイユング・サン・キム; ジヨン・ステイブン・ミツトバイ; デヴイド・ピイター・スワート; バルシヤ・ロバート・スタニスイツク; フイリツプ・タング・ウ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-04-11
Filing date: 1989-03-13
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: EP0337911B1; EP0337911A3; DE68916094T2; US4866308A; EP0337911A2; DE68916094D1; JPH0213119A

Description

【発明の詳細な説明】 A.産業上の利用分野本発明はデータ処理の分野に関し、具体的にはCMOS論
理回路とGPI（General Purpose Interface:汎用インタ
ーフェース）論理回路の間のインターフェース回路に関
する。

B.従来技術 CMOS論理回路は、通常３ないし５ボルトの電源電圧で
給電される。CMOS論理回路の出力が高レベル（論理レベ
ル“1"）のとき、出力電圧は３ないし５ボルトの電源電
圧に近づく。CMOS論理回路の出力が低レベル（論理レベ
ル“0"）のときは、出力電圧は０ボルトに近い。したが
って、CMOS回路では、低論理レベルと高論理レベルの間
の比較的大きな範囲の電圧が供給される。その上、３か
ら５ボルトという正の最低レベルの電圧と正の最高レベ
ルの電圧の間で自由な電圧範囲が許容される。

しかし、GPI回路は、CMOS論理回路よりも高レベル電
圧要件がずっと厳格である。GPI回路の低論理レベル
は、CMOS論理回路の場合と同じく約０ボルトであるが、
GPI回路の高論理レベルは1.51と2.20ボルトの間の狭い
範囲になければならない。

いくつかの参照文献で、CMOSとTTLやECLなど他の技術
による回路との間のインターフェース回路が開示されて
きたが、それらのインターフェース回路は、CMOS/GPIイ
ンターフェース回路の極めて厳格な要件に合致できな
い。適切なCMOS/GPIインターフェース回路を開示しよう
と試みた参照文献が二、三ある。ひとつのそうした試み
は、IBM テクニカル・ディスクロージャー・ブルテ
ン、Vol.29、No.4、1986年９月、pp.1760−1761に所載
のI.W.キム（Kim）の論文１に開示されている。この論
文は、FETの他に抵抗やコンデンサなどの非標準的CMOS
素子を使った、CMOS/GPIインターフェース回路を開示し
ている。これは、高レベル出力電圧の正確な制御が一層
難しくなるので望ましくない。この非標準的素子を使用
すると、適正な動作に必要な許容差で回路を作成するの
が非常に難しくなる。この論文ではフィードバック経路
を開示しているが、それは典型的なオーバーシュートが
起こったときに妥当な高レベルを制御することができな
い。さらに、このフィードバック経路は、反射性負荷を
ドライブできる高性能インターフェース回路を実現する
際に極めて望ましい特性である、濾波またはスルーレー
トの制御を欠いている。

IBM Technical Disclosure Bulletin、Vol.30、No.
2、1987年７月、pp.770−771に所載のミトビー（Mitb
y）等の論文も、CMOS/GPIインターフェース回路を開示
している。この開示の回路は、FETのみを含み、上記キ
ムの回路のように抵抗やコンデンサなどの非標準的素子
を含まない点で望ましい。さらに、この開示のフィード
バック経路は、２極濾波回路、単方向（Ｎ FETのみ）
利得、スルーレート制御を含んでいるが、そのいずれも
インターフェース回路の設計で望ましいものである。こ
の論文ではCMOS/GPIインターフェース回路を開示してい
るが、最小数の回路素子を用いて高性能（高速、低コス
ト）を実現してはいない。さらに、この開示の回路は、
適正な動作のために９個の低閾値FETを必要とする。低
閾値FETは非標準的CMOS加工が必要であり、高い信頼性
で生産するのが非常に難しい。最後に、この開示の回路
は、ラッチアップを受けやすく、チップの突発的故障を
起こす恐れがある。

C.発明が解決しようとする問題点本発明の主目的は、低コスト、高性能、高速のCMOS/G
PIインターフェース回路を提供することにある。

本発明の第２の目的は、高性能CMOS/GPIインターフェ
ース回路に必要な回路素子の数を減らすことにある。

本発明の第３の目的は、両方向利得を有するフィード
バック経路を提供することにある。

本発明の第４の目的は、改善された濾波及びスルーレ
ート制御を有するフィードバック経路を提供することに
ある。

本発明の第５の目的は、標準CMOS工程で生産される標
準閾値FETのみを使用することにある。

本発明の第６の目的は、ラッチアップ防止用の放電回
路を含めることにある。

D.問題点を解決するための手段本発明の目的は、本明細書で開示するCMOS/GPIインタ
ーフェース回路によって達成される。このインターフェ
ース回路は、入力段、クランプ回路、出力段、及びフィ
ードバック回路を含んでいる。クランプ回路は、CMOS回
路からの入力が高論理レベルのとき、出力段に提示され
る電圧レベルを電源電圧よりも低いレベルにクランプす
る。GPI回路に提示される信号の電圧レベルが上昇する
と、フィードバック回路はこの信号をクランプ回路にフ
ィードバックし、クランプ回路は出力段に提示される電
圧レベルを下げる。これにより、GPI回路に提示される
信号が1.51から2.2ボルトの指定電圧レベルの範囲内に
納まる。フィードバック回路は、フィードバック回路に
提示される高周波反射を濾波して除去する単極フィルタ
と、出力段に提示される電圧レベルの昇降を遅くして電
力供給線及び接地線上のノイズを減少させるスルーレー
ト制限器を含んでいる。フィードバック回路は、両方向
（プッシュ・プル）利得技法を用いて、CMOS回路からの
入力信号が低論理レベルから高論理レベルへスイングす
るとき、出力段に提示される電圧レベルを制御する。こ
のインターフェース回路は、標準閾値FETのみから構成
される。このインターフェース回路はまた、CMOS回路か
らの入力が高レベルから低レベルに変化するとき、フィ
ードバック回路の電圧レベルを放電させて、ラッチアッ
プ状態を防止する放電回路をも含んでいる。

本発明の構成は、次の通りである。

1.CMOS回路10に接続されそこからの入力信号レベルを反
転して第１の中間出力ノードＡに出力する入力段21と、供給電位Ｖ及び接地間に直列接続されその共通接続点
が出力ノード41としてGPI回路40に接続されている１対
のプルアップFET N3及びプルダウンFET N14から成る
出力段23と、上記第１の中間出力ノードＡに接続されたCMOSインバ
ータ回路P5、N2を含み、第２の中間出力ノードＢにおけ
る出力レベルを、上記入力信号レベルが高レベルのとき
上記供給電位より低い所定の高レベルに、維持するため
のクランプ手段22と、上記出力ノード41及びクランプ手段に接続され上記第
２の中間出力ノードＢの電圧レベルを上記出力ノードの
電圧レベルの関数として調節するためのフィードバック
手段26と、より成り、上記入力信号レベルの高低に応じて上記供
給電位よりも低い高レベル及び接地電位近傍の低レベル
の出力信号を上記出力ノードに発生するCMOS回路とGPI
回路とのインターフェース回路であって、上記クランプ手段は、上記第２の中間出力ノードＢ及
び接地間に結合されゲートが第３のFET N8を介して出
力ノード41に接続されている第１のFET N7と、上記供
給電位及び上記CMOSインバータ回路間に接続されゲート
が上記第１のFETのゲートに共通接続されている第２のF
ET P4と、上記出力ノード及び接地間に結合されゲート
が上記第２の中間出力ノードＢに結合されている第４の
FET N4とを含み、上記フィードバック手段は、第１のFET、第２のFET及
びゲートを上記第２の中間出力ノードＢに接続した上記
第３のFETを含み、第１及び第２のFETにより両方向性利得を生じるイン
ターフェース回路。

2.CMOS回路10に接続されそこからの入力信号レベルを反
転して第１の中間出力ノードＡに出力する入力段21と、供給電位Ｖ及び接地間に直列接続されその共通接続点
が出力ノード41としてGPI回路40に接続されている１対
のプルアップFET N3及びプルダウンFET N14から成る
出力段23と、上記第１の中間出力ノードＡに接続されたCMOSインバ
ータ回路P5、N2を含み、第２の中間出力ノードＢにおけ
る出力レベルを、上記入力信号レベルが高レベルのとき
上記供給電位より低い所定の高レベルに、維持するため
のクランプ手段22と、上記出力ノード41及びクランプ手段に接続され上記第
２の中間出力ノードＢの電圧レベルを上記出力ノードの
電圧レベルの関数として調節するためのフィードバック
手段26と、より成り、上記入力信号レベルの高低に応じて上記供
給電位よりも低い高レベル及び接地電位近傍の低レベル
の出力信号を上記出力ノードに発生するCMOS回路とGPI
回路とのインターフェース回路であって、上記クランプ手段は、上記第２の中間出力ノードＢ及
び接地間に接続されている第１のFET N7と、上記供給
電位及び上記CMOSインバータ回路間に接続されている第
２のFET P4とを含み、上記フィードバック手段は、上記第１のFETと、第２
のFETと、これらの両FETのゲート共通接続ノードＧ及び
上記出力ノード41間に接続されゲートが上記第２の中間
出力ノードＢに接続されている第３のFET N8とを含
み、上記ゲート共通接続ノードＧ及び接地間に結合されゲ
ートが上記第１の中間出力ノードＡに結合されている放
電回路用FET N6を設け、フィードバック手段のラッチアップ状態を防止してい
るインターフェース回路。

E.実施例第１図に、本発明のCMOS/GPIインターフェース回路の
全体的構成図を示す。CMOS回路10は、入力線11を介して
インターフェース回路20に接続されている。同様にGPI
回路40も、出力線41を介してインターフェース回路20に
接続されている。通常、複数個のCMOS回路10、インター
フェース回路20、GPI回路40を用いて、複数の並列デー
タ経路のバスを構成する。その場合は、バス上のデータ
経路１つごとに本明細書で開示するインターフェース回
路が設けられることになる。

次に、インターフェース回路20の機能ブロックについ
てより詳しく説明する。CMOS回路10からの入力線11は、
入力段21に接続されている。入力段21はノードＡを介し
てクランプ回路22に接続され、クランプ回路22はノード
Ｂを介して出力段23に接続されている。出力段23は出力
線41に接続され、出力線41はGPI回路40に接続されてい
る。フィードバック回路26が、GPI回路40、出力段23、
クランプ回路22に接続され、出力線41で正確な高レベル
を維持するのに必要なフィードバック経路27をもたらし
ている。入力線11が低論理レベルの間に経路27が負電圧
に浮動するのを防止するため、放電回路24がフィードバ
ック経路27に接続されている。

第２図は、好ましい実施例の高性能高速インターフェ
ース回路20を示したものである。インターフェース回路
20は標準閾値FETのみから構成され、抵抗やコンデンサ
などの素子を含まないことに留意されたい。入力段21
は、９個のＰチャネルFET P1、P2、P3、P5、P6、P7、P
8、P9、P10と、７個のＮチャネルFET N1、N2、N9、N1
0、N11、N12、N13から構成され、クランプ回路22に接続
されている。クランプ回路22は、１個のＰチャネルFET
P4と、３個のＮチャネルFET N4、N5、N7から構成さ
れ、出力段23に接続されている。出力段23は２個のＮチ
ャネルFETN3とN14から構成され、出力線41に接続されて
いる。フィードバック回路26は出力段23をクランプ回路
22に接続し、１個のＰチャネルFET P4と、２個のＮチ
ャネルFET N7とN8から構成される。FET P4とN7はクラ
ンプ回路22の構成要素でもあることに留意されたい。こ
れらのFETは２重の機能を実行する。放電回路24はノー
ドＡとノードＧの間に接続され、１個のＮチャネルFET
N6から構成される。

動作次に、インターフェース回路20の動作についてより詳
しく説明する。インターフェース回路は、給電レール＋
Ｖに電力が供給され、B0及びDIが動作可能になったと
き、活動状態になる。好ましい実施例では、DIはウェハ
検査専用である。通常の動作の際は、DIは＋Ｖ給電線に
接続され、したがって常時動作可能である。B0が動作可
能になり、入力線11が（CMOS回路10から２進値０が入力
されたことを示す）低論理レベルのとき、FET P1はオ
ンになり、ノードＡは＋Ｖ電圧レベル（好ましい実施例
では５ボルト）になる。ノードＡが高レベルのとき、FE
T N2とN6はオンになり、ノードＢ及びノードＧに対す
る放電経路をもたらす。同時にFET P6がオンになって
Ｃが上昇し、そのためにノードＤが下降しノードＥが上
昇する。ノードＥが上昇すると、FET N14がオンになっ
て出力線41をプルダウンする。

放電回路24は、ノードＢの下降電圧がFET N7のドレ
インからゲートに結合してノードＧを大地に対して負の
電圧にドライブすることを防止する。ノードＧが負の電
圧にドライブされるとするならば、FET N8のＮ型ソー
スも接地電位より低くドライブされて、チップの基板へ
電流を流すので、ラッチアップが起こる恐れがある。チ
ップ中でラッチアップが起こると、チップの突発的故障
を招く恐れがある。ノードＧを接地電位にまで放電させ
ることにより、ノードＧの電圧は接地電位より下の負の
電圧までは下降しなくなる。したがって、放電回路24の
構成要素であるFET N6の動作によってラッチアップ耐
性が保持される。

インターフェース回路20が動作可能になり、入力線11
が（CMOS回路10から２進数１が入力されたことを示す）
高論理レベルのとき、ノードＡは強制的に低レベルにさ
れ、FET P5をオンにする。FET P4とP5を介してFET N
3に電流が流れるため、ノードＢと出力線41の電圧が強
制的に上昇する。ノードＢが接地電位より閾値電域の２
倍上まで上昇すると、FET N4とN5が導通を開始して、
出力線41上で起こるオーバーシュートをクランプできる
ようになる。出力線41の出力電圧が上昇すると、ノード
Ｇの電圧レベルも上昇して、FET P4が流す電流を減ら
し、FET N7が流す電流を増やす。これが前記の両方向
利得効果である。このようにして、ノードＢの電圧レベ
ルがクランプされ、それによって、出力線41の電圧レベ
ルが、GPI回路40が必要とするパラメータの範囲内に保
持される。

FET N8のゲート／基板反転層のキャパシタンスを利
用して、ノードＢでの電圧の昇降を遅くする。このよう
にして、FET N8は、インターフェース回路20用のスル
ーレート制限器として働く。これによって、入力線11の
速い切替えによって電力供給線及び接地線で発生するノ
イズの量が減少する。

FET N8、N7、N6、N4のキャパシタンスが、ノードＧ
で大きなキャパシタンスを形成する。このキャパシタン
スは、N8の高いオン抵抗とあいまって単極フィルタを形
成する。このフィルタは、非成端伝送線から返される高
周波反射をフィルタして除去する。本発明の多くの応用
例では、線41は非成端伝送線である。これらの高周波反
射を除去すると、フィードバック経路27でのリンギング
や発振を抑えるのに効果がある。２極フィルタの代わり
に単極フィルタを使うと、インターフェース回路の速度
が上がり、また必要部品の数が減るために回路のコスト
が下がる。インターフェース回路20の最大伝播遅延は、
約25ナノ秒である。

フィードバック回路26は、両方向利得技法を使って、
出力線41の電圧に応じてノードＢの電圧を調節すること
に留意されたい。出力線41の電圧はFET N8を介してFET
P4とN7のゲートに結合されているので、FET P4とN7
の抵抗はノードＧのフィードバック電圧によって修正さ
れる。ノードＧの電圧レベルが高レベルの場合、FET P
4とN7は、ノードＢの電圧レベルを下げるのに必要な線
形利得をもたらす。ノードＧの電圧レベルが低レベルの
場合は、FET N7とP4は、ノードＢの電圧レベルを上げ
るのに必要な線形利得をもたらす。すなわち、FET P
4、P5、N7は、出力線41の電圧に応じてノードＢの電圧
を調節する分圧器として働く。

次に、第３図を参照して、別の実施例の高性能でやや
低速のインターフェース回路30について考察する。イン
ターフェース回路30は、FET N5がない以外は、好まし
い実施例のインターフェース回路20と同じであることに
留意されたい。その代わりに、FET N4が直接接地され
ている。インターフェース回路30は、入力線11が高論理
レベルに切り替わる（それによって、強制的にノードＡ
を低レベルにし、ノードＢを高レベルにし）、ノードＢ
が接地レベルから好ましい実施例の場合のように閾値電
圧レベルの２倍ではなく１倍だけ上昇した後で、FET N
4が出力線41の出力電圧を放電し始める点以外は、好ま
しい実施例のインターフェース回路20と同様に動作す
る。

インターフェース回路20のタイミング図を第４図に示
す。時間T1で、線B0が低レベルなので、インターフェー
ス回路20は出力線41に高インピーダンスを提示する。

時間T2で、線B0は高レベルになって、インターフェー
ス回路20が出力線41に電圧をドライブできるようにな
る。入力線11は低レベルであり、したがってノードＡは
高レベルに保たれ、ノードＢは低レベルに保たれる。ノ
ードＥが高レベルで、FET N14がオンになったので、出
力線41も低レベルである。ノードＧは低レベルで、フィ
ードバック経路27が活動状態でないことを示す。

時間T3で、入力線11が高レベルになり、CMOS回路10か
ら２進数１が入力されたことを示す。ノードＡが低レベ
ルになって、ノードＢを（約4.3ボルトの）高レベルに
過剰ドライブする。出力線41も（約2.7ボルトの）高レ
ベルになって、フィードバック経路27のノードＧを強制
的に高レベルにし、クランプ回路22を活動化させる。次
いで、ノードＢの電圧が約4.3ボルトの高レベルから3.5
ボルトまで下がる（クランプされる）。その結果、出力
線11の電圧が2.7ボルトから、GPI回路40の高レベル電圧
として適切な1.8ボルトに下がる。フィードバック経路2
7の活動によって、このレベルが比較的一定に保たれ
る。

時間T4で、入力線11が再び低レベルに下降して、CMOS
回路10から２進数０（ゼロ）が入力されたことを示す。
その結果、ノードＡが高１レベル、ノードＢが低レベ
ル、ノードＥが高レベル、ノードＧが低レベル、出力線
41が低レベルになり、すべてのレベルが時間T2のときの
レベルに戻る。

時間T5で、線B0が低レベルで、インターフェース回路
20が時間T1の高インピーダンス状態に戻ったことを示
す。出力線41はGPI回路40に対して開路となっている。

F.発明の効果上述のように本発明によれば、低コスト、高性能、高
速のCMOS/GPIインターフェース回路を提供できる。

【図面の簡単な説明】

第１図は、CMOSとGPI回路の間に接続した、本発明のCMO
S/GPIインターフェース回路の構成図である。第２図は、好ましい実施例の高速高性能CMOS/GPIインタ
ーフェース回路の構成図である。第３図は、別の実施例のやや低速な高性能CMOS/GPIイン
ターフェース回路の構成図である。第４図は、第２図に示した好ましい実施例のCMOS/GPIイ
ンターフェース回路のタイミング図である。 10……CMOS回路、11……入力線、20、30……インターフ
ェース回路、21……入力段、22……クランプ回路、23…
…出力段、24……放電回路、26……フィードバック回
路、27……フィードバック経路、40……GPI回路、41…
…出力線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジヨン・ステイブン・ミツトバイアメリカ合衆国ミネソタ州ロチエスター、ノース・ウエスト・スイツクステイーンス・アヴエニユー6430番地 (72)発明者デヴイド・ピイター・スワートアメリカ合衆国ミネソタ州パイン・アイランド、ボツクス645、アール・アール１番地 (72)発明者バルシヤ・ロバート・スタニスイツクアメリカ合衆国ミネソタ州ロチエスター、アパートメント13、ノース・ウエスト・ナインテイーンス・アヴエニユー3820番地 (72)発明者フイリツプ・タング・ウアメリカ合衆国ニユーヨーク州ワツピンガーズ・フオールズ、フアームビユー・ロード18番地

Claims

【特許請求の範囲】

【請求項１】CMOS回路10に接続されそこからの入力信号
レベルを反転して第１の中間出力ノードＡに出力する入
力段21と、供給電位Ｖ及び接地間に直列接続されその共通接続点が
出力ノード41としてGPI回路40に接続されている１対の
プルアップFET N3及びプルダウンFET N14から成る出
力段23と、上記第１の中間出力ノードＡに接続されたCMOSインバー
タ回路P5、N2を含み、第２の中間出力ノードＢにおける
出力レベルを、上記入力信号レベルが高レベルのとき上
記供給電位より低い所定の高レベルに、維持するための
クランプ手段22と、上記出力ノード41及びクランプ手段に接続され上記第２
の中間出力ノードＢの電圧レベルを上記出力ノードの電
圧レベルの関数として調節するためのフィードバック手
段26と、より成り、上記入力信号レベルの高低に応じて上記供給
電位よりも低い高レベル及び接地電位近傍の低レベルの
出力信号を上記出力ノードに発生するCMOS回路とGPI回
路とのインターフェース回路であって、上記クランプ手段は、上記第２の中間出力ノードＢ及び
接地間に結合されゲートが第３のFET N8を介して出力
ノード41に接続されている第１のFET N7と、上記供給
電位及び上記CMOSインバータ回路間に接続されゲートが
上記第１のFETのゲートに共通接続されている第２のFET
P4と、上記出力ノード及び接地間に結合されゲートが
上記第２の中間出力ノードＢに結合されている第４のFE
T N4とを含み、上記フィードバック手段は、第１のFET、第２のFET及び
ゲートを上記第２の中間出力ノードＢに接続した上記第
３のFETを含み、第１及び第２のFETにより両方向性利得を生じるインタ
ーフェース回路。
【請求項２】CMOS回路10に接続されそこからの入力信号
レベルを反転して第１の中間出力ノードＡに出力する入
力段21と、供給電位Ｖ及び接地間に直列接続されその共通接続点が
出力ノード41としてGPI回路40に接続されている１対の
プルアップFET N3及びプルダウンFET N14から成る出
力段23と、上記第１の中間出力ノードＡに接続されたCMOSインバー
タ回路P5、N2を含み、第２の中間出力ノードＢにおける
出力レベルを、上記入力信号レベルが高レベルのとき上
記供給電位より低い所定の高レベルに、維持するための
クランプ手段22と、上記出力ノード41及びクランプ手段に接続され上記第２
の中間出力ノードＢの電圧レベルを上記出力ノードの電
圧レベルの関数として調節するためのフィードバック手
段26と、より成り、上記入力信号レベルの高低に応じて上記供給
電位よりも低い高レベル及び接地電位近傍の低レベルの
出力信号を上記出力ノードに発生するCMOS回路とGPI回
路とのインターフェース回路であって、上記クランプ手段は、上記第２の中間出力ノードＢ及び
接地間に接続されている第１のFET N7と、上記供給電
位及び上記CMOSインバータ回路間に接続されている第２
のFET P4とを含み、上記フィードバック手段は、上記第１のFETと、第２のF
ETと、これらの両FETのゲート共通接続ノードＧ及び上
記出力ノード41間に接続されゲートが上記第２の中間出
力ノードＢに接続されている第３のFET N8とを含み、上記ゲート共通接続ノードＧ及び接地間に結合されゲー
トが上記第１の中間出力ノードＡに結合されている放電
回路用FET N6を設け、フィードバック手段のラッチアップ状態を防止している
インターフェース回路。