JPH11163339A - Ｍｏｓゲートショットキートンネルトランジスタおよびこれを用いた集積回路 - Google Patents
Ｍｏｓゲートショットキートンネルトランジスタおよびこれを用いた集積回路Info
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- JPH11163339A JPH11163339A JP9328378A JP32837897A JPH11163339A JP H11163339 A JPH11163339 A JP H11163339A JP 9328378 A JP9328378 A JP 9328378A JP 32837897 A JP32837897 A JP 32837897A JP H11163339 A JPH11163339 A JP H11163339A
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Abstract
(57)【要約】
【課題】超小形に形成でき、高速、かつ高入力インピー
ダンスで、相互コンダクタンスＧｍが大きく、高集積化
可能なＭＯＳトランジスタとその集積回路を提供する。 【解決手段】ショットキー金属をソースするショットキ
ートンネル接合中に、この元の接合を構成する高濃度半
導体とは異なる伝導形の極めて薄い高濃度半導体層を形
成して、この極めて薄い高濃度半導体層の障壁の高さと
幅をこのトンネル接合部上に形成したＭＯＳゲートの印
加電圧で制御するようにして、ドレイン電流の主体が、
この障壁をトンネル効果で透過するキャリアとこの障壁
を越えて移動するキャリアの流れによるようにする。Ｃ
ＭＯＳ構造も作成し、２次元または３次元集積回路を作
成する。
ダンスで、相互コンダクタンスＧｍが大きく、高集積化
可能なＭＯＳトランジスタとその集積回路を提供する。 【解決手段】ショットキー金属をソースするショットキ
ートンネル接合中に、この元の接合を構成する高濃度半
導体とは異なる伝導形の極めて薄い高濃度半導体層を形
成して、この極めて薄い高濃度半導体層の障壁の高さと
幅をこのトンネル接合部上に形成したＭＯＳゲートの印
加電圧で制御するようにして、ドレイン電流の主体が、
この障壁をトンネル効果で透過するキャリアとこの障壁
を越えて移動するキャリアの流れによるようにする。Ｃ
ＭＯＳ構造も作成し、２次元または３次元集積回路を作
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、超小形で高速かつ
高い入力インピーダンスとなり得るＭＯＳトランジスタ
として、ＵＬＳＩのＳＲＡＭやＤＲＡＭなどの高密度、
高速スイッチング回路などに使用されるものである。
高い入力インピーダンスとなり得るＭＯＳトランジスタ
として、ＵＬＳＩのＳＲＡＭやＤＲＡＭなどの高密度、
高速スイッチング回路などに使用されるものである。
【０００２】
【従来の技術】スイッチングトランジスタでは、如何に
小形かつ高速で、消費電力が小さいものが作れるかが課
題である。ＭＯＳ形ＦＥＴではゲート長が高速さを支配
し、そのチャンネル抵抗およびゲート容量が問題になて
いる。また、ゲート長を極端に短くするとドレインから
の空乏層が張り出しソース側の空乏層と一体となりパン
チスルーを起こしてしまう、いわゆる短チャンネル効果
のためにゲート長を０．１μｍ以下にすることが極めて
困難であった。
小形かつ高速で、消費電力が小さいものが作れるかが課
題である。ＭＯＳ形ＦＥＴではゲート長が高速さを支配
し、そのチャンネル抵抗およびゲート容量が問題になて
いる。また、ゲート長を極端に短くするとドレインから
の空乏層が張り出しソース側の空乏層と一体となりパン
チスルーを起こしてしまう、いわゆる短チャンネル効果
のためにゲート長を０．１μｍ以下にすることが極めて
困難であった。
【０００３】従来、ソースＳとドレインＤ間にある半導
体の表面に絶縁薄膜（酸化膜）を形成して、その上にゲ
ート金属Ｇを形成したＭＩＳ（ＭＯＳ）形ＦＥＴで二重
ドレイン構造やＬＤＤ構造、さらに絶縁ゲート長を極め
て短くしようとした静電誘導形トランジスタ（ＳＩＴ）
（ＵＳ．Ｐａｔｅｎｔ ４６４４３８６）等があり、短
チャンネル効果を和らげる試みが成されてきた。しか
し、どちらもチャンネル領域が高抵抗率（低い不純物濃
度）の層になっているため、本質的に短チャンネル効果
に悩まされることとなっていた。
体の表面に絶縁薄膜（酸化膜）を形成して、その上にゲ
ート金属Ｇを形成したＭＩＳ（ＭＯＳ）形ＦＥＴで二重
ドレイン構造やＬＤＤ構造、さらに絶縁ゲート長を極め
て短くしようとした静電誘導形トランジスタ（ＳＩＴ）
（ＵＳ．Ｐａｔｅｎｔ ４６４４３８６）等があり、短
チャンネル効果を和らげる試みが成されてきた。しか
し、どちらもチャンネル領域が高抵抗率（低い不純物濃
度）の層になっているため、本質的に短チャンネル効果
に悩まされることとなっていた。
【０００４】本質的に短チャンネル効果を無くす方法と
してＭＯＳＦＥＴのような構造をしているが、ソースと
ドレインとを金属で構成し、ドレインはオーミック電極
にして、ソースと半導体との間のショットキー接合をト
ンネル接合として利用し、ＭＯＳゲート電圧の調整でト
ンネル電流を制御しようとするトンネルトランジスタが
提案されている（ＵＳ．Ｐａｔｅｎｔ ５１７７５６
８）。
してＭＯＳＦＥＴのような構造をしているが、ソースと
ドレインとを金属で構成し、ドレインはオーミック電極
にして、ソースと半導体との間のショットキー接合をト
ンネル接合として利用し、ＭＯＳゲート電圧の調整でト
ンネル電流を制御しようとするトンネルトランジスタが
提案されている（ＵＳ．Ｐａｔｅｎｔ ５１７７５６
８）。
【０００５】しかし、この提案では、やはりチャンネル
領域が高抵抗率（低い不純物濃度）の層になっているた
め、ＭＯＳゲート金属３に電圧を印加しないとチャンネ
ル領域が低抵抗にならず、ショットキー接合のキャリア
のトンネリングが生じがたいこと、閾値電圧が大きくな
り安いこと、ドレイン領域が必ずゲート金属とオーバー
ラップしなければならない構造であること、更に、ショ
ットキー接合の障壁の高さはＭＯＳゲートの電圧印加に
よりほとんど変わらないため、相互コンダクタンスＧｍ
が本質的に大きくならないという問題を抱えていた。
領域が高抵抗率（低い不純物濃度）の層になっているた
め、ＭＯＳゲート金属３に電圧を印加しないとチャンネ
ル領域が低抵抗にならず、ショットキー接合のキャリア
のトンネリングが生じがたいこと、閾値電圧が大きくな
り安いこと、ドレイン領域が必ずゲート金属とオーバー
ラップしなければならない構造であること、更に、ショ
ットキー接合の障壁の高さはＭＯＳゲートの電圧印加に
よりほとんど変わらないため、相互コンダクタンスＧｍ
が本質的に大きくならないという問題を抱えていた。
【０００６】
【発明が解決しようとする課題】本出願人は、先にショ
ットキー接合トンネルダイオードの接合部にＭＯＳゲー
トを取り付けた構造のトンネルトランジスタを発明した
（ＵＳ．Ｐａｔｅｎｔ５５５２６２２）。しかし、この
場合もショットキー接合の障壁だけを利用していたの
で、大きなＧｍを得ることが困難であった。その後、本
出願人は、ショットキー接合の障壁だけでなく、ショッ
トキー金属７を高抵抗の材料を利用したり、ショットキ
ー接合界面に変質層を形成するなどして、実効的にショ
ットキー接合の障壁の高さをＭＯＳゲートの印加電圧で
変化できるような構造にしたＭＯＳゲートショットキー
障壁トランジスタを発明をした（特願平８ー２７１５
８）。
ットキー接合トンネルダイオードの接合部にＭＯＳゲー
トを取り付けた構造のトンネルトランジスタを発明した
（ＵＳ．Ｐａｔｅｎｔ５５５２６２２）。しかし、この
場合もショットキー接合の障壁だけを利用していたの
で、大きなＧｍを得ることが困難であった。その後、本
出願人は、ショットキー接合の障壁だけでなく、ショッ
トキー金属７を高抵抗の材料を利用したり、ショットキ
ー接合界面に変質層を形成するなどして、実効的にショ
ットキー接合の障壁の高さをＭＯＳゲートの印加電圧で
変化できるような構造にしたＭＯＳゲートショットキー
障壁トランジスタを発明をした（特願平８ー２７１５
８）。
【０００７】しかし、この場合、特にショットキー接合
の障壁を越えて流れるキャリアを問題にしたため、多少
大きなＧｍを得ることができたが、スイッチング用のト
ランジスタとして利用した場合には、オン抵抗が大き
く、高速でかつ大きな電流を流すことが困難で、未だ不
十分であった。
の障壁を越えて流れるキャリアを問題にしたため、多少
大きなＧｍを得ることができたが、スイッチング用のト
ランジスタとして利用した場合には、オン抵抗が大き
く、高速でかつ大きな電流を流すことが困難で、未だ不
十分であった。
【０００８】本発明は、本質的に短チャンネル効果がな
く単純な構造で超小形に形成でき、高速、かつ高入力イ
ンピーダンスで、消費電力の小さく、しかもオン時の相
互コンダクタンスＧｍが大きく、高密度集積化可能な高
効率のスイッチング用のトランジスタを提供することを
目的とする。
く単純な構造で超小形に形成でき、高速、かつ高入力イ
ンピーダンスで、消費電力の小さく、しかもオン時の相
互コンダクタンスＧｍが大きく、高密度集積化可能な高
効率のスイッチング用のトランジスタを提供することを
目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＭＯＳゲートショットキートンネルトラ
ンジスタは、前記のショットキー接合トンネルダイオー
ドの接合部にＭＯＳゲートを取り付けた構造のトンネル
トランジスタ（ＵＳ．Ｐａｔｅｎｔ ５５５２６２２）
およびＭＯＳゲートショットキー障壁トランジスタ（特
願平８ー２７１５８）を改良したもので、ショットキー
金属７をソース２としたショットキー接合上に絶縁薄膜
を介してゲート金属３を設けた構造のＭＯＳゲートショ
ットキートンネルトランジスタにおいて、ゲート金属３
の直下のＭＯＳ界面に当たる基板の半導体部分の表面領
域を、例えばｎ形の高濃度不純物添加した半導体層（第
１半導体層８）にすると、ショットキー金属７との間に
はトンネル接合が形成されて、トンネルコンダクタンス
が非常に大きくなるが、このショットキー金属７と第１
半導体層８との間に、極めて薄層のｐ形の高濃度不純物
層（第２半導体層９）を形成すると、この第２半導体層
９が、先のショットキー金属７と第１半導体層８との間
にはトンネル接合の障壁６が形成されたこととなり、キ
ャリアのトンネリングが極めて起こり難くなり、ソース
２とドレイン４間の電流（ドレイン電流）が非常に小さ
くなることを利用し、ゲート電圧の印加によりこの第２
半導体層９によるトンネル接合の障壁６の高さが低める
と、キャリアがこの障壁６をトンネルで通過する分のト
ンネル電流とこの障壁６を越えて移動するキャリアによ
る電流（多分、バリステックな電流と思われる）との合
算の電流が流れ、ドレイン電流が大きくなるようにした
ものであり、かつ、これらのトランジスタを集積化した
集積回路を作成しようとするものである。
めに、本発明のＭＯＳゲートショットキートンネルトラ
ンジスタは、前記のショットキー接合トンネルダイオー
ドの接合部にＭＯＳゲートを取り付けた構造のトンネル
トランジスタ（ＵＳ．Ｐａｔｅｎｔ ５５５２６２２）
およびＭＯＳゲートショットキー障壁トランジスタ（特
願平８ー２７１５８）を改良したもので、ショットキー
金属７をソース２としたショットキー接合上に絶縁薄膜
を介してゲート金属３を設けた構造のＭＯＳゲートショ
ットキートンネルトランジスタにおいて、ゲート金属３
の直下のＭＯＳ界面に当たる基板の半導体部分の表面領
域を、例えばｎ形の高濃度不純物添加した半導体層（第
１半導体層８）にすると、ショットキー金属７との間に
はトンネル接合が形成されて、トンネルコンダクタンス
が非常に大きくなるが、このショットキー金属７と第１
半導体層８との間に、極めて薄層のｐ形の高濃度不純物
層（第２半導体層９）を形成すると、この第２半導体層
９が、先のショットキー金属７と第１半導体層８との間
にはトンネル接合の障壁６が形成されたこととなり、キ
ャリアのトンネリングが極めて起こり難くなり、ソース
２とドレイン４間の電流（ドレイン電流）が非常に小さ
くなることを利用し、ゲート電圧の印加によりこの第２
半導体層９によるトンネル接合の障壁６の高さが低める
と、キャリアがこの障壁６をトンネルで通過する分のト
ンネル電流とこの障壁６を越えて移動するキャリアによ
る電流（多分、バリステックな電流と思われる）との合
算の電流が流れ、ドレイン電流が大きくなるようにした
ものであり、かつ、これらのトランジスタを集積化した
集積回路を作成しようとするものである。
【００１０】本発明のＭＯＳゲートショットキートンネ
ルトランジスタは、特に先に出願したＭＯＳゲートショ
ットキー障壁トランジスタ（特願平８ー２７１５８）の
請求項４に記載している「ショットキー接合上に絶縁薄
膜を介してゲート金属３を設けた構造のＭＯＳゲートシ
ョットキー障壁トランジスタにおいて、少なくともＭＯ
Ｓゲート直下のショットキー接合部付近に電子が容易に
トンネルできる程度の極めて薄い変質層を形成すること
により、該ゲートに電圧を印加してＭＯＳゲート直下の
ショットキー金属と半導体との双方に高いキャリア濃度
の蓄積層を形成させたとき、キャリアがショットキー障
壁を越えて移動できる程度に、ＭＯＳ界面付近のショッ
トキー障壁の電位を低めさせることにより、ショットキ
ー接合を流れる電流の主体が、このショットキー障壁を
越えて移動するキャリアの流れによる電流であるように
したことを特徴とするＭＯＳゲートショットキー障壁ト
ランジスタ。」での「電子が容易にトンネルできる程度
の極めて薄い変質層」を、基板の半導体部分の表面領域
（第１半導体層８）がｎ形の高濃度不純物添加した半導
体層の場合には、作成が非常に楽な極めて薄層のｐ形の
高濃度不純物層（第２半導体層９）に代えたＭＯＳゲー
トショットキー障壁トランジスタと見ることもできる。
ルトランジスタは、特に先に出願したＭＯＳゲートショ
ットキー障壁トランジスタ（特願平８ー２７１５８）の
請求項４に記載している「ショットキー接合上に絶縁薄
膜を介してゲート金属３を設けた構造のＭＯＳゲートシ
ョットキー障壁トランジスタにおいて、少なくともＭＯ
Ｓゲート直下のショットキー接合部付近に電子が容易に
トンネルできる程度の極めて薄い変質層を形成すること
により、該ゲートに電圧を印加してＭＯＳゲート直下の
ショットキー金属と半導体との双方に高いキャリア濃度
の蓄積層を形成させたとき、キャリアがショットキー障
壁を越えて移動できる程度に、ＭＯＳ界面付近のショッ
トキー障壁の電位を低めさせることにより、ショットキ
ー接合を流れる電流の主体が、このショットキー障壁を
越えて移動するキャリアの流れによる電流であるように
したことを特徴とするＭＯＳゲートショットキー障壁ト
ランジスタ。」での「電子が容易にトンネルできる程度
の極めて薄い変質層」を、基板の半導体部分の表面領域
（第１半導体層８）がｎ形の高濃度不純物添加した半導
体層の場合には、作成が非常に楽な極めて薄層のｐ形の
高濃度不純物層（第２半導体層９）に代えたＭＯＳゲー
トショットキー障壁トランジスタと見ることもできる。
【００１１】さらに詳しく説明するとつぎのようであ
る。普通のショットキー接合においては、ショットキー
金属７の電気抵抗が小さいので、ショットキー接合がほ
ぼゼロバイアスもしくは逆方向バイアスを印加したとき
には、このショットキー金属７側にはほとんど電圧降下
が生じないために、ショットキー接合に電圧を印加して
もショットキー障壁の高さがほとんど変化しない。
る。普通のショットキー接合においては、ショットキー
金属７の電気抵抗が小さいので、ショットキー接合がほ
ぼゼロバイアスもしくは逆方向バイアスを印加したとき
には、このショットキー金属７側にはほとんど電圧降下
が生じないために、ショットキー接合に電圧を印加して
もショットキー障壁の高さがほとんど変化しない。
【００１２】すなわち、ゲート電圧の印加では、ショッ
トキー障壁の高さの変化を調節できず、ショットキー障
壁の高さが大きいままであり、ショットキー障壁の厚み
を変化させるだけなので、熱的に励起されたキャリア
（電子または正孔）がショットキー障壁を越えて流れる
キャリアの流れ（拡散電流）は非常に少なく、ほとんど
が小さなトンネル確率のトンネル電流で非常に小さな電
流であった。このため相互コンダクタンスＧｍの大きな
ＭＯＳゲートショットキー障壁トランジスタの作成は困
難であった。
トキー障壁の高さの変化を調節できず、ショットキー障
壁の高さが大きいままであり、ショットキー障壁の厚み
を変化させるだけなので、熱的に励起されたキャリア
（電子または正孔）がショットキー障壁を越えて流れる
キャリアの流れ（拡散電流）は非常に少なく、ほとんど
が小さなトンネル確率のトンネル電流で非常に小さな電
流であった。このため相互コンダクタンスＧｍの大きな
ＭＯＳゲートショットキー障壁トランジスタの作成は困
難であった。
【００１３】しかし、本発明のＭＯＳゲートショットキ
ートンネルトランジスタは、少なくともＭＯＳゲート直
下のショットキー接合部付近に、極めて薄層の例えばｐ
形の高濃度不純物層（第２半導体層９）を形成してある
ので、ゲート金属３に正の電圧を印加してＭＯＳゲート
直下の基板の半導体部分の表面領域のｎ形の高濃度不純
物添加した半導体層（第１半導体層８）に更に高いキャ
リア濃度の蓄積層を形成させたとき、ショットキー接合
部界面付近の上記の薄層のｐ形の高濃度不純物層（第２
半導体層９）のうちＭＯＳ界面での障壁６の高さが低下
すると共に、その障壁６の幅も小さくなり、その障壁６
をトンネルで通過するキャリア（この場合は電子であ
り、サーマルフィールドエミッションも含むトンネルキ
ャリアである）および障壁６を越えて流れるキャリア
（この場合も電子である）の合算の量を極めて増大させ
ることができるものである。したがって、大きなＧｍの
ＭＯＳゲートショットキートンネルトランジスタが達成
される。
ートンネルトランジスタは、少なくともＭＯＳゲート直
下のショットキー接合部付近に、極めて薄層の例えばｐ
形の高濃度不純物層（第２半導体層９）を形成してある
ので、ゲート金属３に正の電圧を印加してＭＯＳゲート
直下の基板の半導体部分の表面領域のｎ形の高濃度不純
物添加した半導体層（第１半導体層８）に更に高いキャ
リア濃度の蓄積層を形成させたとき、ショットキー接合
部界面付近の上記の薄層のｐ形の高濃度不純物層（第２
半導体層９）のうちＭＯＳ界面での障壁６の高さが低下
すると共に、その障壁６の幅も小さくなり、その障壁６
をトンネルで通過するキャリア（この場合は電子であ
り、サーマルフィールドエミッションも含むトンネルキ
ャリアである）および障壁６を越えて流れるキャリア
（この場合も電子である）の合算の量を極めて増大させ
ることができるものである。したがって、大きなＧｍの
ＭＯＳゲートショットキートンネルトランジスタが達成
される。
【００１４】本発明の請求項１に係わるＭＯＳゲートシ
ョットキートンネルトランジスタは、少なくともＭＯＳ
ゲート直下のショットキー接合部付近の半導体部分表面
領域が高濃度不純物添加半導体層（第１半導体層８）が
あり、この第１半導体層８とは異なる伝導形の極めて薄
い（この層の障壁６が低められればキャリアのトンネリ
ングが容易にできる程度に薄い）高濃度不純物層（第２
半導体層９）を、少なくともＭＯＳゲート直下でＭＯＳ
界面付近のショットキー金属７と第１半導体層８との間
に形成させて、ゲート電圧印加により第２半導体層９の
障壁６の高さと厚みを小さくさせたとき、キャリアのト
ンネリングが容易にできると共に、キャリアがこの障壁
６を越えて流れるようにさせたものである。
ョットキートンネルトランジスタは、少なくともＭＯＳ
ゲート直下のショットキー接合部付近の半導体部分表面
領域が高濃度不純物添加半導体層（第１半導体層８）が
あり、この第１半導体層８とは異なる伝導形の極めて薄
い（この層の障壁６が低められればキャリアのトンネリ
ングが容易にできる程度に薄い）高濃度不純物層（第２
半導体層９）を、少なくともＭＯＳゲート直下でＭＯＳ
界面付近のショットキー金属７と第１半導体層８との間
に形成させて、ゲート電圧印加により第２半導体層９の
障壁６の高さと厚みを小さくさせたとき、キャリアのト
ンネリングが容易にできると共に、キャリアがこの障壁
６を越えて流れるようにさせたものである。
【００１５】また、請求項２に係わるＭＯＳゲートショ
ットキートンネルトランジスタは、請求項１の実施態様
の一つであり、第１半導体層８とドレイン４とは、同じ
伝導形であるので、ここでは第１半導体層８自体をドレ
イン４とした場合である。これにより更に単純で小型化
が可能になる。
ットキートンネルトランジスタは、請求項１の実施態様
の一つであり、第１半導体層８とドレイン４とは、同じ
伝導形であるので、ここでは第１半導体層８自体をドレ
イン４とした場合である。これにより更に単純で小型化
が可能になる。
【００１６】また、請求項３に係わるＭＯＳゲートショ
ットキートンネルトランジスタは、基板が単一の伝導形
の半導体であったり、ＳＯＩ基板やｐ形の上にｎ形層を
形成したり、ｐ形半導体の中に島状のｎ形領域（ｎ形島
状領域またはｎ−Ｗｅｌｌ）を形成してあるような場合
のような複合基板であっても良く、いずれにせよ、基板
の半導体部分のうち少なくともドレイン４を形成してい
る領域とドレイン４とが同一の伝導形である場合の実施
態様である。この場合は、１つのｎ形島状領域の中にド
レイン４を共通にした多数のＭＯＳゲートショットキー
トンネルトランジスタを形成することもできる。
ットキートンネルトランジスタは、基板が単一の伝導形
の半導体であったり、ＳＯＩ基板やｐ形の上にｎ形層を
形成したり、ｐ形半導体の中に島状のｎ形領域（ｎ形島
状領域またはｎ−Ｗｅｌｌ）を形成してあるような場合
のような複合基板であっても良く、いずれにせよ、基板
の半導体部分のうち少なくともドレイン４を形成してい
る領域とドレイン４とが同一の伝導形である場合の実施
態様である。この場合は、１つのｎ形島状領域の中にド
レイン４を共通にした多数のＭＯＳゲートショットキー
トンネルトランジスタを形成することもできる。
【００１７】また、請求項４に係わるＭＯＳゲートショ
ットキートンネルトランジスタは、請求項３とは逆に、
基板の半導体部分のうち少なくともドレイン４を形成し
ている領域とドレイン４とが異なる伝導形である場合の
実施態様である。この場合は、基板または島状領域（Ｗ
ｅｌｌ）とドレイン４とがｐｎ接合により絶縁分離され
るので、互いに絶縁分離した多くのＭＯＳゲートショッ
トキートンネルトランジスタを同一の基板または同一の
島状領域に形成しやすいと言う利点がある。
ットキートンネルトランジスタは、請求項３とは逆に、
基板の半導体部分のうち少なくともドレイン４を形成し
ている領域とドレイン４とが異なる伝導形である場合の
実施態様である。この場合は、基板または島状領域（Ｗ
ｅｌｌ）とドレイン４とがｐｎ接合により絶縁分離され
るので、互いに絶縁分離した多くのＭＯＳゲートショッ
トキートンネルトランジスタを同一の基板または同一の
島状領域に形成しやすいと言う利点がある。
【００１８】また、請求項５に係わるＭＯＳゲートショ
ットキートンネルトランジスタの集積回路は、本発明の
ＭＯＳゲートショットキートンネルトランジスタを種々
組み合わせて、集積回路を形成するものであり、特にＳ
ＲＡＭやＤＲＡＭの回路に適するものである。もちろ
ん、集積回路は、必要に応じ抵抗素子、コンデンサ素子
やダイオードなどの受動素子や他のトランジスタなどの
能動素子も一緒に組み込んで形成される。
ットキートンネルトランジスタの集積回路は、本発明の
ＭＯＳゲートショットキートンネルトランジスタを種々
組み合わせて、集積回路を形成するものであり、特にＳ
ＲＡＭやＤＲＡＭの回路に適するものである。もちろ
ん、集積回路は、必要に応じ抵抗素子、コンデンサ素子
やダイオードなどの受動素子や他のトランジスタなどの
能動素子も一緒に組み込んで形成される。
【００１９】また、請求項６に係わるＭＯＳゲートショ
ットキートンネルトランジスタの集積回路は、特に各ト
ランジスタ間の絶縁分離が容易で、かつ超小型化が容易
なＳＯＩ基板を用いた場合の集積回路についてである。
ットキートンネルトランジスタの集積回路は、特に各ト
ランジスタ間の絶縁分離が容易で、かつ超小型化が容易
なＳＯＩ基板を用いた場合の集積回路についてである。
【００２０】また、請求項７に係わるＭＯＳゲートショ
ットキートンネルトランジスタの集積回路は、３次元的
に多層化した３次元集積回路についてであり、多層化に
際し絶縁性薄膜を介して多層化半導体薄膜を形成して行
くが、これらの半導体薄膜層（実際には半導体薄膜層と
絶縁性薄膜層との対になっている）にＭＯＳゲートショ
ットキートンネルトランジスタの集積回路を形成して、
３次元的に集積回路を形成する場合である。もちろん、
多層化絶縁性薄膜層上に例えば配線だけの層やキャパシ
タ素子や抵抗素子、発光や受光素子、光導波路等の組み
合わせ層があってもよい。
ットキートンネルトランジスタの集積回路は、３次元的
に多層化した３次元集積回路についてであり、多層化に
際し絶縁性薄膜を介して多層化半導体薄膜を形成して行
くが、これらの半導体薄膜層（実際には半導体薄膜層と
絶縁性薄膜層との対になっている）にＭＯＳゲートショ
ットキートンネルトランジスタの集積回路を形成して、
３次元的に集積回路を形成する場合である。もちろん、
多層化絶縁性薄膜層上に例えば配線だけの層やキャパシ
タ素子や抵抗素子、発光や受光素子、光導波路等の組み
合わせ層があってもよい。
【００２１】また、請求項８に係わるＭＯＳゲートショ
ットキートンネルトランジスタの集積回路は、先述の集
積回路を個別に用意して、さらに、これらを例えば大容
量の個別の抵抗素子、コンデンサやインダクターなどの
他の素子と共に有機的に組み合わせたハイブリッド集積
回路である。
ットキートンネルトランジスタの集積回路は、先述の集
積回路を個別に用意して、さらに、これらを例えば大容
量の個別の抵抗素子、コンデンサやインダクターなどの
他の素子と共に有機的に組み合わせたハイブリッド集積
回路である。
【００２２】
【発明の実施の形態】以下、本発明のＭＯＳゲートショ
ットキートンネルトランジスタおよびこれを用いた集積
回路の実施の形態について、図面を参照して詳細に説明
する。
ットキートンネルトランジスタおよびこれを用いた集積
回路の実施の形態について、図面を参照して詳細に説明
する。
【００２３】図１は、本発明のＭＯＳゲートショットキ
ートンネルトランジスタの一実施の形態の断面図で、ｐ
形基板１に幾つかのｎ形島状領域（ｎ−ｗｅｌｌ）を形
成した基板１０を利用し、この内の１つのｎ形島状領域
に１個又はそれ以上のドレイン共通のＭＯＳゲートショ
ットキートンネルトランジスタを形成したときの１個分
のＭＯＳゲートショットキートンネルトランジスタを示
したものである。
ートンネルトランジスタの一実施の形態の断面図で、ｐ
形基板１に幾つかのｎ形島状領域（ｎ−ｗｅｌｌ）を形
成した基板１０を利用し、この内の１つのｎ形島状領域
に１個又はそれ以上のドレイン共通のＭＯＳゲートショ
ットキートンネルトランジスタを形成したときの１個分
のＭＯＳゲートショットキートンネルトランジスタを示
したものである。
【００２４】この実施の形態は、ｐ形のシリコン（Ｓ
ｉ）単結晶基板１の（１１１）面方位にｎ形の１×１０
16ｃｍ-3程度の不純物濃度をもつ３μｍ厚のｎ形島状領
域を形成した場合で、そこに独立したドレイン４と第１
半導体層８のどちらもｎ形の２×１０18ｃｍ-3程度の不
純物濃度をもつようにしたＭＯＳゲートショットキート
ンネルトランジスタを作成した場合である。
ｉ）単結晶基板１の（１１１）面方位にｎ形の１×１０
16ｃｍ-3程度の不純物濃度をもつ３μｍ厚のｎ形島状領
域を形成した場合で、そこに独立したドレイン４と第１
半導体層８のどちらもｎ形の２×１０18ｃｍ-3程度の不
純物濃度をもつようにしたＭＯＳゲートショットキート
ンネルトランジスタを作成した場合である。
【００２５】この実施の形態のＭＯＳゲートショットキ
ートンネルトランジスタは、例えば、つぎのようにして
形成される。ｐ形の１０Ω・ｃｍの基板１にｎ形の１×
１０ 16ｃｍ-3程度の不純物濃度をもつ２μｍ厚のエピタ
キシャル層をｐ形不純物拡散などによる絶縁分離でｎ形
島状領域１１を形成した基板１０を用い、ＭＯＳゲート
が形成される予定箇所で、このＭＯＳゲート直下の半導
体部分表面領域にｎ形の高濃度不純物添加半導体層とし
ての表面濃度が２×１０18ｃｍ-3程度の第１半導体層８
をイオン注入により約０．２μｍ程度の深さに形成する
と共に、ドレイン電極４４とｎ形島状領域１１とのオー
ム性接触のためのｎ＋領域であるドレイン４も同時に形
成する。
ートンネルトランジスタは、例えば、つぎのようにして
形成される。ｐ形の１０Ω・ｃｍの基板１にｎ形の１×
１０ 16ｃｍ-3程度の不純物濃度をもつ２μｍ厚のエピタ
キシャル層をｐ形不純物拡散などによる絶縁分離でｎ形
島状領域１１を形成した基板１０を用い、ＭＯＳゲート
が形成される予定箇所で、このＭＯＳゲート直下の半導
体部分表面領域にｎ形の高濃度不純物添加半導体層とし
ての表面濃度が２×１０18ｃｍ-3程度の第１半導体層８
をイオン注入により約０．２μｍ程度の深さに形成する
と共に、ドレイン電極４４とｎ形島状領域１１とのオー
ム性接触のためのｎ＋領域であるドレイン４も同時に形
成する。
【００２６】このようにした基板１０の表面にフィール
ド酸化膜としての約０．２μｍの厚い熱酸化ＳｉＯ2 膜
３０を形成する。つぎに、ゲート酸化膜３１のための約
０．０２μｍの薄い熱酸化ＳｉＯ2 膜を厚い熱酸化Ｓｉ
Ｏ2 膜３０の窓に形成し、ゲート金属３用の０．１μｍ
厚程度のモリブデンシリサイド（ＭｏＳｉ2 ）薄膜が少
なくともＭＯＳゲート直下の第１半導体層８に一部が重
なるように形成した後、セルフアラインゲートにするた
めに、ゲート金属３用のＭｏＳｉ2 薄膜の上からドライ
エッチによりゲート金属３を残した形でゲート酸化膜３
１用の薄い熱酸化ＳｉＯ2 膜を貫き、ｎ形島状領域１１
の表面の少なくともその一部が露出するように窓を開
け、ショットキー金属７の形成のためのコバルト（Ｃ
ｏ）を０．０２μｍ厚程度にスッパタリング形成する。
ド酸化膜としての約０．２μｍの厚い熱酸化ＳｉＯ2 膜
３０を形成する。つぎに、ゲート酸化膜３１のための約
０．０２μｍの薄い熱酸化ＳｉＯ2 膜を厚い熱酸化Ｓｉ
Ｏ2 膜３０の窓に形成し、ゲート金属３用の０．１μｍ
厚程度のモリブデンシリサイド（ＭｏＳｉ2 ）薄膜が少
なくともＭＯＳゲート直下の第１半導体層８に一部が重
なるように形成した後、セルフアラインゲートにするた
めに、ゲート金属３用のＭｏＳｉ2 薄膜の上からドライ
エッチによりゲート金属３を残した形でゲート酸化膜３
１用の薄い熱酸化ＳｉＯ2 膜を貫き、ｎ形島状領域１１
の表面の少なくともその一部が露出するように窓を開
け、ショットキー金属７の形成のためのコバルト（Ｃ
ｏ）を０．０２μｍ厚程度にスッパタリング形成する。
【００２７】その後、ショットキー金属７であり、ソー
ス２ともなるコバルトシリサイド（ＣｏＳｉ2 ）を形成
するために、５５０℃で熱処理する。未反応のＣｏは、
リン酸系のエッチャントで除去し、その後アルミニウム
（Ａｌ）を０．４μｍ厚程度にスッパタリング形成す
る。その後、４８０℃で２０分間熱処理する。このとき
のＡｌの厚みと熱処理温度は、トンネルトランジスタの
特性を左右するので重要である。４８０℃程度の温度で
熱処理すると、ＣｏＳｉ2 中をＡｌが固体拡散で通り、
ショットキー接合界面のＳｉ基板に到達し、Ｓｉと合金
化する。
ス２ともなるコバルトシリサイド（ＣｏＳｉ2 ）を形成
するために、５５０℃で熱処理する。未反応のＣｏは、
リン酸系のエッチャントで除去し、その後アルミニウム
（Ａｌ）を０．４μｍ厚程度にスッパタリング形成す
る。その後、４８０℃で２０分間熱処理する。このとき
のＡｌの厚みと熱処理温度は、トンネルトランジスタの
特性を左右するので重要である。４８０℃程度の温度で
熱処理すると、ＣｏＳｉ2 中をＡｌが固体拡散で通り、
ショットキー接合界面のＳｉ基板に到達し、Ｓｉと合金
化する。
【００２８】熱処理の冷却過程でＳｉの極めて薄い再結
晶層中にＡｌが高濃度不純物として取り残され、第２半
導体層９としての極めて薄い高濃度不純物のｐ＋層を形
成する。このときのｐ＋層の不純物濃度はこの熱処理温
度における固溶度で決まり、また、この温度でのＡｌの
中には入り得るＳｉ原子の量は、０．７０ｗｔ．％であ
り（たとえば、Ｇ．Ｊ．ｖａｎ Ｇｕｒｐ Ｊ．Ａｐｐ
ｌ．Ｐｈｙｓ．ｖｏｌ．５０，ｐ．６９２３，１９７
９）、０．４μｍ厚のＡｌの中にＳｉは３ｎｍ程度しか
入り込まない計算になる。
晶層中にＡｌが高濃度不純物として取り残され、第２半
導体層９としての極めて薄い高濃度不純物のｐ＋層を形
成する。このときのｐ＋層の不純物濃度はこの熱処理温
度における固溶度で決まり、また、この温度でのＡｌの
中には入り得るＳｉ原子の量は、０．７０ｗｔ．％であ
り（たとえば、Ｇ．Ｊ．ｖａｎ Ｇｕｒｐ Ｊ．Ａｐｐ
ｌ．Ｐｈｙｓ．ｖｏｌ．５０，ｐ．６９２３，１９７
９）、０．４μｍ厚のＡｌの中にＳｉは３ｎｍ程度しか
入り込まない計算になる。
【００２９】したがって、ＡｌとＳｉとの合金後の再結
晶Ｓｉ層である第２半導体層９の極めて薄い高濃度不純
物のｐ＋層の厚みも、Ａｌが全部Ｓｉと反応したとして
も３ｎｍ程度となり、このＳｉの再結晶層のＡｌ不純物
原子の濃度は約５×１０18ｃｍ-3程度の高濃度不純物の
ｐ＋層となる。ここで大切なのは、このような極めて薄
い高濃度不純物のｐ＋層の厚みと濃度を、これに比べれ
ば極めて厚いので制御しやすいＡｌの厚みとその合金温
度の制御により微細に決定できるところにある。もちろ
ん、アルミニウムばかりでなく、ｐ＋層の形成では、例
えばスズにガリウムを合金化したものをアルミニウムの
代わりにしても良い。
晶Ｓｉ層である第２半導体層９の極めて薄い高濃度不純
物のｐ＋層の厚みも、Ａｌが全部Ｓｉと反応したとして
も３ｎｍ程度となり、このＳｉの再結晶層のＡｌ不純物
原子の濃度は約５×１０18ｃｍ-3程度の高濃度不純物の
ｐ＋層となる。ここで大切なのは、このような極めて薄
い高濃度不純物のｐ＋層の厚みと濃度を、これに比べれ
ば極めて厚いので制御しやすいＡｌの厚みとその合金温
度の制御により微細に決定できるところにある。もちろ
ん、アルミニウムばかりでなく、ｐ＋層の形成では、例
えばスズにガリウムを合金化したものをアルミニウムの
代わりにしても良い。
【００３０】その後、未反応のＡｌ層をエッチング除去
しておく。以上の工程で、ＬＳＩ製作工程で従来から用
いられているその後の工程であるパッシベーッション膜
３５のＰＳＧ膜、Ａｌ膜を用いたソース電極４２、ゲー
ト電極４３、ドレイン電極４４や他の素子や回路の配線
を除けば、基本的な本発明のＭＯＳゲートショットキー
トンネルトランジスタ素子が完成する。
しておく。以上の工程で、ＬＳＩ製作工程で従来から用
いられているその後の工程であるパッシベーッション膜
３５のＰＳＧ膜、Ａｌ膜を用いたソース電極４２、ゲー
ト電極４３、ドレイン電極４４や他の素子や回路の配線
を除けば、基本的な本発明のＭＯＳゲートショットキー
トンネルトランジスタ素子が完成する。
【００３１】以上の工程により、ショットキー金属７で
ソース２となるコバルトシリサイドＣｏＳｉ2 （実際に
は、Ａｌが多少合金化されるので、この組成からは多少
ずれ、Ｃｏ2 Ａｌ9 が形成されるとの報告がある。）
は、５５０℃のコバルトシリサイド化の熱処理で、ゲー
ト酸化膜３１の直下で、ゲート金属３端から０．０３μ
ｍ程度入り込み、ここで元ののショットキー金属７と第
１半導体層８のｎ＋層からなるショットキートンネル接
合中に極めて薄い第２半導体層９を有するトンネル接合
がＭＯＳゲート直下に存在しゲート金属３とオーバーラ
ップすることとなり、トンネル接合部がゲート金属３の
電界の影響を充分受けることになる。
ソース２となるコバルトシリサイドＣｏＳｉ2 （実際に
は、Ａｌが多少合金化されるので、この組成からは多少
ずれ、Ｃｏ2 Ａｌ9 が形成されるとの報告がある。）
は、５５０℃のコバルトシリサイド化の熱処理で、ゲー
ト酸化膜３１の直下で、ゲート金属３端から０．０３μ
ｍ程度入り込み、ここで元ののショットキー金属７と第
１半導体層８のｎ＋層からなるショットキートンネル接
合中に極めて薄い第２半導体層９を有するトンネル接合
がＭＯＳゲート直下に存在しゲート金属３とオーバーラ
ップすることとなり、トンネル接合部がゲート金属３の
電界の影響を充分受けることになる。
【００３２】また、このゲート金属３端から０．０３μ
ｍ程度潜り込み、すなわちゲート金属３の端からトンネ
ル接合５の部分までのオーバーラップ寸法は、ショット
キー電極２の形成のためのＣｏ金属層の厚みの制御で決
まる。すなわち、Ｃｏ金属層とＳｉ基板１０とが合金化
して、すべて反応してＣｏＳｉ2 が形成されると、Ｃｏ
原子の１個に対して、Ｓｉ原子が２個の割合で合金化す
るので、その溶け込んだＳｉ層分だけＳｉ基板１０に潜
り込むが、酸化膜界面では多少Ｓｉ原子の溶け込み分が
少ないと予想され、０．０２μｍのＣｏ金属層の厚みに
対してゲート酸化膜直下の界面では０．０３μｍ程度の
潜り込みとなると予想される。
ｍ程度潜り込み、すなわちゲート金属３の端からトンネ
ル接合５の部分までのオーバーラップ寸法は、ショット
キー電極２の形成のためのＣｏ金属層の厚みの制御で決
まる。すなわち、Ｃｏ金属層とＳｉ基板１０とが合金化
して、すべて反応してＣｏＳｉ2 が形成されると、Ｃｏ
原子の１個に対して、Ｓｉ原子が２個の割合で合金化す
るので、その溶け込んだＳｉ層分だけＳｉ基板１０に潜
り込むが、酸化膜界面では多少Ｓｉ原子の溶け込み分が
少ないと予想され、０．０２μｍのＣｏ金属層の厚みに
対してゲート酸化膜直下の界面では０．０３μｍ程度の
潜り込みとなると予想される。
【００３３】一般にフォトリソグラフィによる横方向の
寸法精度は、非常に高度の技術や設備が必要であるが、
膜厚の制御は単純な技術で高精度になり得るので、上述
のゲート酸化膜直下の界面での潜り込み寸法の高精度の
制御は比較的容易である。ショットキー金属７の下部に
おいては、ショットキー金属７とｎ形島状領域１１との
間に、また、ＭＯＳゲート直下においては、ショットキ
ー金属７と第１半導体層８との間に、３ｎｍ程度の厚み
で５×１０18ｃｍ-3程度の濃度の第２半導体層９の極め
て薄い高濃度不純物のｐ＋層が形成される。
寸法精度は、非常に高度の技術や設備が必要であるが、
膜厚の制御は単純な技術で高精度になり得るので、上述
のゲート酸化膜直下の界面での潜り込み寸法の高精度の
制御は比較的容易である。ショットキー金属７の下部に
おいては、ショットキー金属７とｎ形島状領域１１との
間に、また、ＭＯＳゲート直下においては、ショットキ
ー金属７と第１半導体層８との間に、３ｎｍ程度の厚み
で５×１０18ｃｍ-3程度の濃度の第２半導体層９の極め
て薄い高濃度不純物のｐ＋層が形成される。
【００３４】従って、もし、この極めて薄い高濃度不純
物をもつ第２半導体層９としてのｐ＋層が存在していな
ければ、ショットキー金属７とｎ形表面濃度が２×１０
18ｃｍ-3程度である高濃度不純物の第１半導体層８との
間は、極めて狭いショットキートンネル接合となってお
り、キャリアとしての電子のトンネル効果によりほぼオ
ーム性接触している。
物をもつ第２半導体層９としてのｐ＋層が存在していな
ければ、ショットキー金属７とｎ形表面濃度が２×１０
18ｃｍ-3程度である高濃度不純物の第１半導体層８との
間は、極めて狭いショットキートンネル接合となってお
り、キャリアとしての電子のトンネル効果によりほぼオ
ーム性接触している。
【００３５】しかし、第２半導体層９であるｐ＋層の存
在により、このｐ＋層がキャリアとしての電子のトンネ
ル透過を妨げる障壁６となり、ゲート金属３に電圧を印
加して第２半導体層９による障壁６を低めるようにしな
ければ、ソース２とドレイン４間にドレイン電圧がゼロ
の付近では、ドレイン電流がほとんど流れない状態にあ
る。このようなｐ＋層が存在しているときの空乏層はシ
ョットキー金属と第２半導体層９（ｐ＋層）との接合で
は第２半導体層９に、また第２半導体層９と第１半導体
層８との間の接合では、これらの両側に形成されること
になる。
在により、このｐ＋層がキャリアとしての電子のトンネ
ル透過を妨げる障壁６となり、ゲート金属３に電圧を印
加して第２半導体層９による障壁６を低めるようにしな
ければ、ソース２とドレイン４間にドレイン電圧がゼロ
の付近では、ドレイン電流がほとんど流れない状態にあ
る。このようなｐ＋層が存在しているときの空乏層はシ
ョットキー金属と第２半導体層９（ｐ＋層）との接合で
は第２半導体層９に、また第２半導体層９と第１半導体
層８との間の接合では、これらの両側に形成されること
になる。
【００３６】以上のようにして形成したＭＯＳゲートシ
ョットキートンネルトランジスタの極めて薄いｐ＋層を
挿むショットキー金属７とｎ＋層である第１半導体層８
からなるダイオードが逆方向バイアスになるように、ア
ース電位のソース電極４２とドレイン電極４４に負荷抵
抗ＲＬを通して電源電圧ＶDDを印加しておき、ゲート電
極４３にソース電極４２に対して正の電圧になるような
ゲート電圧Ｖｇをパラメータとしたドレイン電圧ＶD 対
ドレイン電流ＩD の特性を図２に示す。
ョットキートンネルトランジスタの極めて薄いｐ＋層を
挿むショットキー金属７とｎ＋層である第１半導体層８
からなるダイオードが逆方向バイアスになるように、ア
ース電位のソース電極４２とドレイン電極４４に負荷抵
抗ＲＬを通して電源電圧ＶDDを印加しておき、ゲート電
極４３にソース電極４２に対して正の電圧になるような
ゲート電圧Ｖｇをパラメータとしたドレイン電圧ＶD 対
ドレイン電流ＩD の特性を図２に示す。
【００３７】このようにして、例えば、図２から解るよ
うにソース２であるショットキー金属７をアース電位に
して、ドレイン４に正のドレイン電圧ＶD を２Ｖ印加し
ても、ゲート電圧Ｖｇが０Ｖのときには、ドレイン電流
ＩD がほとんど流れない。しかし、ゲート電圧Ｖｇが＋
２Ｖ、＋４Ｖのように印加していくと、同一のドレイン
電圧ＶD である２Ｖにおいても、ドレイン電流ＩD が急
激に上昇することになる。
うにソース２であるショットキー金属７をアース電位に
して、ドレイン４に正のドレイン電圧ＶD を２Ｖ印加し
ても、ゲート電圧Ｖｇが０Ｖのときには、ドレイン電流
ＩD がほとんど流れない。しかし、ゲート電圧Ｖｇが＋
２Ｖ、＋４Ｖのように印加していくと、同一のドレイン
電圧ＶD である２Ｖにおいても、ドレイン電流ＩD が急
激に上昇することになる。
【００３８】これは上述のように、正のゲート電圧Ｖｇ
の印加により、第２半導体層９であるｐ＋層の障壁６が
ＭＯＳゲート界面付近で低められ、ソース２からｐ＋層
の障壁６をトンネルで通るキャリアの電子と障壁６を熱
的に越えて第１半導体層８の方に移動するキャリアの電
子による電流、すなわちドレイン電流が増大するからで
ある。もちろん、第１半導体層８とドレイン４とは同一
のｎ形不純物のｎ形島状領域１１を介してオーム性特性
となっている。
の印加により、第２半導体層９であるｐ＋層の障壁６が
ＭＯＳゲート界面付近で低められ、ソース２からｐ＋層
の障壁６をトンネルで通るキャリアの電子と障壁６を熱
的に越えて第１半導体層８の方に移動するキャリアの電
子による電流、すなわちドレイン電流が増大するからで
ある。もちろん、第１半導体層８とドレイン４とは同一
のｎ形不純物のｎ形島状領域１１を介してオーム性特性
となっている。
【００３９】上記のＭＯＳゲートショットキートンネル
トランジスタでは、ドレイン４をｎ形のエピタキシャル
層からなるｎ形島状領域１１をｐ形の基板１に形成した
場合であるが、ｎ形島状領域１１として、エピタキシャ
ル層ではなく不純物を拡散して形成しても良い。また、
ｎ形島状領域１１が基板１の全体であるとしてｎ形の基
板１を用いて、これにドレイン４を形成してもよい。こ
の場合は、ドレイン４はｎ形の基板１のうち、どこに形
成してもよく、例えば、ｎ形の基板１の裏面に形成して
もよい。
トランジスタでは、ドレイン４をｎ形のエピタキシャル
層からなるｎ形島状領域１１をｐ形の基板１に形成した
場合であるが、ｎ形島状領域１１として、エピタキシャ
ル層ではなく不純物を拡散して形成しても良い。また、
ｎ形島状領域１１が基板１の全体であるとしてｎ形の基
板１を用いて、これにドレイン４を形成してもよい。こ
の場合は、ドレイン４はｎ形の基板１のうち、どこに形
成してもよく、例えば、ｎ形の基板１の裏面に形成して
もよい。
【００４０】また、図１の実施の形態では第１半導体層
８とドレイン４が離れている場合の例であるが、図３の
実施の形態のように第１半導体層８とドレイン４とを一
体にしても良い。
８とドレイン４が離れている場合の例であるが、図３の
実施の形態のように第１半導体層８とドレイン４とを一
体にしても良い。
【００４１】また、図１および図３の実施の形態では、
ｐ形の基板１にｎ形のエピタキシャル層からなるｎ形島
状領域１１を形成している基板１０を用いた場合である
が、これとは逆に図４の実施の形態に示すようにｎ形の
基板１にｐ形島状領域２１を形成して良く、このｐ形島
状領域２１にソース２、ゲート金属３やドレイン４など
を形成すればよい。この場合、一つのｐ形島状領域２１
に多くのＭＯＳゲートショットキートンネルトランジス
タ素子を形成したときには、ソース２を共通にする集積
回路が作りやすい。
ｐ形の基板１にｎ形のエピタキシャル層からなるｎ形島
状領域１１を形成している基板１０を用いた場合である
が、これとは逆に図４の実施の形態に示すようにｎ形の
基板１にｐ形島状領域２１を形成して良く、このｐ形島
状領域２１にソース２、ゲート金属３やドレイン４など
を形成すればよい。この場合、一つのｐ形島状領域２１
に多くのＭＯＳゲートショットキートンネルトランジス
タ素子を形成したときには、ソース２を共通にする集積
回路が作りやすい。
【００４２】また、上述のＭＯＳゲートショットキート
ンネルトランジスタの作成工程では、（Ａ−２）形成
に、先ずショットキー金属７であるコバルトシリサイド
を形成後、アルミニウム膜（Ａｌ膜）を堆積させて、こ
れを熱処理によりコバルトシリサイドを拡散または合金
させながらコバルトシリサイドとＳｉとの界面に到達さ
せてＡｌとＳｉとの合金反応を生じさせ、その後の冷却
過程でＡｌを高濃度不純物として残存させるＳｉの再結
晶層を形成させて極めて薄いｐ＋層を作成していた。
ンネルトランジスタの作成工程では、（Ａ−２）形成
に、先ずショットキー金属７であるコバルトシリサイド
を形成後、アルミニウム膜（Ａｌ膜）を堆積させて、こ
れを熱処理によりコバルトシリサイドを拡散または合金
させながらコバルトシリサイドとＳｉとの界面に到達さ
せてＡｌとＳｉとの合金反応を生じさせ、その後の冷却
過程でＡｌを高濃度不純物として残存させるＳｉの再結
晶層を形成させて極めて薄いｐ＋層を作成していた。
【００４３】しかし、逆に先ず、極めて薄いｐ＋層が少
なくともゲート酸化膜の下で第１半導体層８と接するよ
うにＡｌ膜を合金形成しておき、未反応のＡｌ膜をを除
去後、ＣＶＤ等によりコバルトシリサイド薄膜を堆積さ
せてショットキー金属７を作成し、ショットキー金属７
と第１半導体層８との間に第２半導体層９である極めて
薄いｐ＋層を形成するようにしてＭＯＳゲートショット
キートンネルトランジスタを作成してもよい。
なくともゲート酸化膜の下で第１半導体層８と接するよ
うにＡｌ膜を合金形成しておき、未反応のＡｌ膜をを除
去後、ＣＶＤ等によりコバルトシリサイド薄膜を堆積さ
せてショットキー金属７を作成し、ショットキー金属７
と第１半導体層８との間に第２半導体層９である極めて
薄いｐ＋層を形成するようにしてＭＯＳゲートショット
キートンネルトランジスタを作成してもよい。
【００４４】本発明のＭＯＳゲートショットキートンネ
ルトランジスタの動作原理について、エネルギーバンド
図である図５を用いて説明する。
ルトランジスタの動作原理について、エネルギーバンド
図である図５を用いて説明する。
【００４５】図５（Ａ）は、本発明のＭＯＳゲートショ
ットキートンネルトランジスタのゲート電圧Ｖｇ＝０Ｖ
のときで、ソース２であるショットキー金属７と第２半
導体層９であるｐ＋層および第１半導体層８であるｎ＋
層のうち、ＭＯＳゲート直下のＭＯＳ界面付近のエネル
ギーバンド図で、（Ａ−１）は、更にドレイン電圧Ｖ D
＝０Ｖの場合であり、（Ａ−２）は、ＶD ＝＋ＶD １
（例えば＋ＶD １＝２Ｖ）の場合である。
ットキートンネルトランジスタのゲート電圧Ｖｇ＝０Ｖ
のときで、ソース２であるショットキー金属７と第２半
導体層９であるｐ＋層および第１半導体層８であるｎ＋
層のうち、ＭＯＳゲート直下のＭＯＳ界面付近のエネル
ギーバンド図で、（Ａ−１）は、更にドレイン電圧Ｖ D
＝０Ｖの場合であり、（Ａ−２）は、ＶD ＝＋ＶD １
（例えば＋ＶD １＝２Ｖ）の場合である。
【００４６】図５（Ｂ）は、ゲート電圧Ｖｇがソース２
に対して正の電圧Ｖｇ＝＋Ｖｇ１（例えば、Ｖｇ１＝２
Ｖ）を印加したとのときの（Ａ）と同様のエネルギーバ
ンド図で、（Ｂ−１）は、更にドレイン電圧ＶD ＝０Ｖ
の場合であり、（Ｂ−２）は、ＶD ＝＋ＶD １（例えば
＋ＶD １＝２Ｖ）の場合である。
に対して正の電圧Ｖｇ＝＋Ｖｇ１（例えば、Ｖｇ１＝２
Ｖ）を印加したとのときの（Ａ）と同様のエネルギーバ
ンド図で、（Ｂ−１）は、更にドレイン電圧ＶD ＝０Ｖ
の場合であり、（Ｂ−２）は、ＶD ＝＋ＶD １（例えば
＋ＶD １＝２Ｖ）の場合である。
【００４７】図５（Ａ）の（Ａ−１）と（Ａ−２）に示
すように、ゲート電圧Ｖｇ＝０Ｖのときは、第２半導体
層９であるｐ＋層の電子に対する高い障壁６のために、
ショットキー金属７と第１半導体層８であるｎ＋層との
間の電子のトンネリング確率が極めて小さく、例えばｐ
Ａ程度の極めて小さなドレイン電流ＩD しか流れない。
しかし、ゲート電圧Ｖｇ＝０Ｖでも、例えばドレイン電
圧ＶD を大きくして行くと、（Ａ−２）に示すように、
ｐ＋層の障壁６が下がり出すので、例えば、Ｖ D ＝５Ｖ
になると、ドレイン電流ＩD も例えばμＡからｍＡ程度
の大きさになる。
すように、ゲート電圧Ｖｇ＝０Ｖのときは、第２半導体
層９であるｐ＋層の電子に対する高い障壁６のために、
ショットキー金属７と第１半導体層８であるｎ＋層との
間の電子のトンネリング確率が極めて小さく、例えばｐ
Ａ程度の極めて小さなドレイン電流ＩD しか流れない。
しかし、ゲート電圧Ｖｇ＝０Ｖでも、例えばドレイン電
圧ＶD を大きくして行くと、（Ａ−２）に示すように、
ｐ＋層の障壁６が下がり出すので、例えば、Ｖ D ＝５Ｖ
になると、ドレイン電流ＩD も例えばμＡからｍＡ程度
の大きさになる。
【００４８】また、図５（Ｂ）の（Ｂ−１）と（Ｂ−
２）に示すように、ゲート電圧Ｖｇが例えばＶｇ＝＋４
Ｖのときは、第２半導体層９であるｐ＋層の電子に対す
る高い障壁６がゲートの電界効果のために下がると共
に、第１半導体層８であるｎ＋層の伝導帯がＭＯＳゲー
ト界面で蓄積層を形成するために、縮退が強くなり、ｐ
＋層の障壁６の幅が狭くなるので、ショットキー金属７
と第１半導体層８であるｎ＋層との間の電子のトンネリ
ング確率が極めて大きくなるし、室温付近の温度では熱
的に励起されているキャリアである電子はｐ＋層の障壁
６を越えて移動できるようになる。
２）に示すように、ゲート電圧Ｖｇが例えばＶｇ＝＋４
Ｖのときは、第２半導体層９であるｐ＋層の電子に対す
る高い障壁６がゲートの電界効果のために下がると共
に、第１半導体層８であるｎ＋層の伝導帯がＭＯＳゲー
ト界面で蓄積層を形成するために、縮退が強くなり、ｐ
＋層の障壁６の幅が狭くなるので、ショットキー金属７
と第１半導体層８であるｎ＋層との間の電子のトンネリ
ング確率が極めて大きくなるし、室温付近の温度では熱
的に励起されているキャリアである電子はｐ＋層の障壁
６を越えて移動できるようになる。
【００４９】このようにして、（Ｂ−１）のようにドレ
イン電圧ＶD ＝０Ｖにおいては、キャリアである電子は
左右打ち消されて、ドレイン電流ＩD が流れないが、例
えばＶD ＝２Ｖになるとトンネル成分と熱励起成分の障
壁６を越えて移動する電子による大きなドレイン電流Ｉ
D が観測されることになる。
イン電圧ＶD ＝０Ｖにおいては、キャリアである電子は
左右打ち消されて、ドレイン電流ＩD が流れないが、例
えばＶD ＝２Ｖになるとトンネル成分と熱励起成分の障
壁６を越えて移動する電子による大きなドレイン電流Ｉ
D が観測されることになる。
【００５０】なお、トンネル電子は、液体窒素の温度７
７Ｋのような極低温でない限り必ずしもフェルミエネル
ギーＥｆ付近における成分ばかりでなく、熱的に励起さ
れてｐ＋層の障壁６の頂上より少し下の障壁のエネルギ
ー領域部分をトンネルする、いわゆる、サーマルフィー
ルドエミッション（ＴＦＥ）による電流成分が多いと考
えられる。
７Ｋのような極低温でない限り必ずしもフェルミエネル
ギーＥｆ付近における成分ばかりでなく、熱的に励起さ
れてｐ＋層の障壁６の頂上より少し下の障壁のエネルギ
ー領域部分をトンネルする、いわゆる、サーマルフィー
ルドエミッション（ＴＦＥ）による電流成分が多いと考
えられる。
【００５１】図６の実施の形態は、ｎ形のシリコン（Ｓ
ｉ）単結晶基板１にｎ形の１×１０ 16ｃｍ-3程度の不純
物濃度をもつ３μｍ厚のｐ形島状領域２１にＭＯＳゲー
トショットキートンネルトランジスタを形成した場合で
ある。
ｉ）単結晶基板１にｎ形の１×１０ 16ｃｍ-3程度の不純
物濃度をもつ３μｍ厚のｐ形島状領域２１にＭＯＳゲー
トショットキートンネルトランジスタを形成した場合で
ある。
【００５２】特にこの実施の形態では、ショットキー金
属７とｐ形島状領域２１との間にもショットキー障壁ダ
イオードが形成され、ＭＯＳゲートショットキートンネ
ルトランジスタの通常動作では、このショットキー障壁
ダイオードは逆バイアスされるので、リーク電流は無視
されるほど小さい状態であり、しかも第１半導体層８で
あるｎ＋層とドレイン４とが一体となっており、第２半
導体層９のｐ＋層は、この第１半導体層８であるｎ＋層
とその周辺に形成されたｎ形領域１２およびソース２で
あるショットキー金属７に囲まれているように形成され
る場合である。
属７とｐ形島状領域２１との間にもショットキー障壁ダ
イオードが形成され、ＭＯＳゲートショットキートンネ
ルトランジスタの通常動作では、このショットキー障壁
ダイオードは逆バイアスされるので、リーク電流は無視
されるほど小さい状態であり、しかも第１半導体層８で
あるｎ＋層とドレイン４とが一体となっており、第２半
導体層９のｐ＋層は、この第１半導体層８であるｎ＋層
とその周辺に形成されたｎ形領域１２およびソース２で
あるショットキー金属７に囲まれているように形成され
る場合である。
【００５３】したがって、ｐ形島状領域２１に形成され
る複数のＭＯＳゲートショットキートンネルトランジス
タのそれぞれが、互いに絶縁分離されるようにした実施
の形態であり、図６（Ａ）は、その平面図の概略図、
（Ｂ）はそのソース２、第２半導体層９のｐ＋層、第１
半導体層８のｎ＋層およびその周辺の断面図の拡大概略
図である。
る複数のＭＯＳゲートショットキートンネルトランジス
タのそれぞれが、互いに絶縁分離されるようにした実施
の形態であり、図６（Ａ）は、その平面図の概略図、
（Ｂ）はそのソース２、第２半導体層９のｐ＋層、第１
半導体層８のｎ＋層およびその周辺の断面図の拡大概略
図である。
【００５４】ここで、第１半導体層８であるｎ＋層は、
その周辺に形成される深く拡散したｎ形領域１２の内側
に浅くイオン注入技術により形成することができるし、
逆に、第１半導体層８であるｎ＋層の表面濃度を高く保
ったまま、その周辺にまで拡散させてｎ形領域１２を形
成させることもできる。また、ｎ形領域１２などに囲ま
れた第２半導体層９のｐ＋層は、ショットキー金属７の
ゲート酸化膜３１側のほんの一部に例えばＡｌ膜を選択
的に形成し、熱処理することにより形成できる。
その周辺に形成される深く拡散したｎ形領域１２の内側
に浅くイオン注入技術により形成することができるし、
逆に、第１半導体層８であるｎ＋層の表面濃度を高く保
ったまま、その周辺にまで拡散させてｎ形領域１２を形
成させることもできる。また、ｎ形領域１２などに囲ま
れた第２半導体層９のｐ＋層は、ショットキー金属７の
ゲート酸化膜３１側のほんの一部に例えばＡｌ膜を選択
的に形成し、熱処理することにより形成できる。
【００５５】図７の実施の形態は、図６の実施の形態の
ｎ形領域１２がショットキー金属７の全体を囲む構造に
した場合の例で、ショットキー金属７周辺の拡大断面図
の概略図である。一般にショットキー障壁ダイオードの
逆方向耐圧は、低不純物濃度のｎ形半導体に形成した方
がｐ形半導体に形成したときよりも大きいからである。
ｎ形領域１２がショットキー金属７の全体を囲む構造に
した場合の例で、ショットキー金属７周辺の拡大断面図
の概略図である。一般にショットキー障壁ダイオードの
逆方向耐圧は、低不純物濃度のｎ形半導体に形成した方
がｐ形半導体に形成したときよりも大きいからである。
【００５６】図８の実施の形態は、複数のＭＯＳゲート
ショットキートンネルトランジスタのそれぞれを互いに
絶縁分離しやすいＳＯＩの基板１０を利用し、例えば
０．１μｍ厚程度の非常に高抵抗のｐ形の半導体層（ｐ
−層）２２に、図６の実施の形態のようなｎ形領域１２
と第１半導体層８であるｎ＋層、更に第２半導体層９の
ｐ＋層がショットキー金属７とこれらの層に囲まれて、
１個のＭＯＳゲートショットキートンネルトランジスタ
が絶縁分離されるようにした実施の形態である。もちろ
ん、図７の実施の形態のようにｎ形領域１２で第１半導
体層８の反対側のショットキー金属７も囲むようにして
も良い。
ショットキートンネルトランジスタのそれぞれを互いに
絶縁分離しやすいＳＯＩの基板１０を利用し、例えば
０．１μｍ厚程度の非常に高抵抗のｐ形の半導体層（ｐ
−層）２２に、図６の実施の形態のようなｎ形領域１２
と第１半導体層８であるｎ＋層、更に第２半導体層９の
ｐ＋層がショットキー金属７とこれらの層に囲まれて、
１個のＭＯＳゲートショットキートンネルトランジスタ
が絶縁分離されるようにした実施の形態である。もちろ
ん、図７の実施の形態のようにｎ形領域１２で第１半導
体層８の反対側のショットキー金属７も囲むようにして
も良い。
【００５７】図９の実施の形態は、図８の実施の形態と
同様のＳＯＩの基板１０に集積回路として、補償形のＭ
ＯＳ（ＣＭＯＳ）ゲートショットキートンネルトランジ
スタを複数形成したときのその１組のＣＭＯＳゲートシ
ョットキートンネルトランジスタの構造の実施の形態を
示したもので、これらの１組を酸化膜（ＳｉＯ2 膜）で
他の素子と絶縁分離した場合である。
同様のＳＯＩの基板１０に集積回路として、補償形のＭ
ＯＳ（ＣＭＯＳ）ゲートショットキートンネルトランジ
スタを複数形成したときのその１組のＣＭＯＳゲートシ
ョットキートンネルトランジスタの構造の実施の形態を
示したもので、これらの１組を酸化膜（ＳｉＯ2 膜）で
他の素子と絶縁分離した場合である。
【００５８】上述までのｎ形の第１半導体層８でｐ形の
第２半導体層９を持つＭＯＳゲートショットキートンネ
ルトランジスタをｎチャンネル形と呼ぶこととし、それ
ぞれの符号に添字ｎを例えば８ｎ、９ｎのように付け
る。また、これに対して逆のｐ形の第１半導体層８でｎ
形の第２半導体層９を持つＭＯＳゲートショットキート
ンネルトランジスタをｐチャンネル形と呼ぶこととし、
それぞれの符号に添字ｐを例えば８ｐ、９ｐのように付
ける。
第２半導体層９を持つＭＯＳゲートショットキートンネ
ルトランジスタをｎチャンネル形と呼ぶこととし、それ
ぞれの符号に添字ｎを例えば８ｎ、９ｎのように付け
る。また、これに対して逆のｐ形の第１半導体層８でｎ
形の第２半導体層９を持つＭＯＳゲートショットキート
ンネルトランジスタをｐチャンネル形と呼ぶこととし、
それぞれの符号に添字ｐを例えば８ｐ、９ｐのように付
ける。
【００５９】ｐチャンネル形のＭＯＳゲートショットキ
ートンネルトランジスタのｎ形の第２半導体層９ｐは、
上述のｐ形の第２半導体層９ｎの作成時のＡｌ膜の代わ
りに、例えば、スズ（Ｓｎ）や金（Ａｕ）に砒素（Ａ
ｓ）やアンチモン（Ｓｂ）を数％程度混入させた金属を
真空蒸着した後熱処理すればよい。このとき例えば砒素
入りスズを用いると、これとＳｉとが合金を作り、再結
晶Ｓｉには高濃度の砒素が残存し、極めて薄い高濃度の
第２半導体層９ｎが形成される。他のソース２ｎ、２ｐ
やドレイン４ｎ、４ｐ、さらにゲート金属３ｎ、３ｐ、
パッシベーション膜３５、電極や配線など、従来の集積
回路技術で作成される。
ートンネルトランジスタのｎ形の第２半導体層９ｐは、
上述のｐ形の第２半導体層９ｎの作成時のＡｌ膜の代わ
りに、例えば、スズ（Ｓｎ）や金（Ａｕ）に砒素（Ａ
ｓ）やアンチモン（Ｓｂ）を数％程度混入させた金属を
真空蒸着した後熱処理すればよい。このとき例えば砒素
入りスズを用いると、これとＳｉとが合金を作り、再結
晶Ｓｉには高濃度の砒素が残存し、極めて薄い高濃度の
第２半導体層９ｎが形成される。他のソース２ｎ、２ｐ
やドレイン４ｎ、４ｐ、さらにゲート金属３ｎ、３ｐ、
パッシベーション膜３５、電極や配線など、従来の集積
回路技術で作成される。
【００６０】もちろん、各ＣＭＯＳゲートショットキー
トンネルトランジスタを１組ずつ絶縁分離しないで、例
えば１個または１組のドレインを外部配線に依らずに半
導体の共通ドレインにして複数個のＭＯＳゲートショッ
トキートンネルトランジスタやＣＭＯＳゲートショット
キートンネルトランジスタを一まとめにする事もでき
る。
トンネルトランジスタを１組ずつ絶縁分離しないで、例
えば１個または１組のドレインを外部配線に依らずに半
導体の共通ドレインにして複数個のＭＯＳゲートショッ
トキートンネルトランジスタやＣＭＯＳゲートショット
キートンネルトランジスタを一まとめにする事もでき
る。
【００６１】上述のＭＯＳゲートショットキートンネル
トランジスタのゲート電極３として、作成の容易さから
シリサイドを用いた例であったが、普通の金属であるＰ
ｔ、Ａｌ、Ａｕなどの純金属や２層金属、さらには、純
金属同士の合金でも良い。
トランジスタのゲート電極３として、作成の容易さから
シリサイドを用いた例であったが、普通の金属であるＰ
ｔ、Ａｌ、Ａｕなどの純金属や２層金属、さらには、純
金属同士の合金でも良い。
【００６２】図１０の実施の形態は、上記の図９に示し
た１組のＣＭＯＳゲートショットキートンネルトランジ
スタの等価回路である。ｐチャンネルとｎチャンネルの
ＭＯＳゲートショットキートンネルトランジスタは、そ
れぞれのドレインＤｐとＤｎおよびゲートＧｐとＧｎと
が金属電極でそれぞれ短絡されており、直列に接続さ
れ、ｐチャンネルのソースＳｐに外部直流電源ＶDDに接
続され、ｎチャンネルのソースＳｎが接地されている場
合の実施の形態の等価回路である。
た１組のＣＭＯＳゲートショットキートンネルトランジ
スタの等価回路である。ｐチャンネルとｎチャンネルの
ＭＯＳゲートショットキートンネルトランジスタは、そ
れぞれのドレインＤｐとＤｎおよびゲートＧｐとＧｎと
が金属電極でそれぞれ短絡されており、直列に接続さ
れ、ｐチャンネルのソースＳｐに外部直流電源ＶDDに接
続され、ｎチャンネルのソースＳｎが接地されている場
合の実施の形態の等価回路である。
【００６３】図１１の実施の形態は、本発明のＭＯＳゲ
ートショットキートンネルトランジスタを従来のダイナ
ミックメモリセルの転送用トランジスタとして利用した
実施の形態を示したものである。ビット線をドレイン
に、ワード線をゲートに、メモリ用キャパシタＣｓｔを
ソースに接続する。
ートショットキートンネルトランジスタを従来のダイナ
ミックメモリセルの転送用トランジスタとして利用した
実施の形態を示したものである。ビット線をドレイン
に、ワード線をゲートに、メモリ用キャパシタＣｓｔを
ソースに接続する。
【００６４】本発明のＭＯＳゲートショットキートンネ
ルトランジスタを高密度集積回路として、２次元ばかり
ではなく、図示しないが絶縁層を介して３次元的に積み
上げた構造にすることも容易である。特に構造が単純な
ので、ＭＯＳゲートショットキートンネルトランジスタ
を形成する半導体層を単結晶はもちろんのこと、多結晶
半導体あるいはアモルファス半導体とすることもでき
る。
ルトランジスタを高密度集積回路として、２次元ばかり
ではなく、図示しないが絶縁層を介して３次元的に積み
上げた構造にすることも容易である。特に構造が単純な
ので、ＭＯＳゲートショットキートンネルトランジスタ
を形成する半導体層を単結晶はもちろんのこと、多結晶
半導体あるいはアモルファス半導体とすることもでき
る。
【００６５】また、これらの個別の集積回路を他の種類
のトランジスタ、インダクタや大容量コンデンサ等と共
にハイブリッド構造として組み立てて、一つの機能デバ
イスとすることができる。
のトランジスタ、インダクタや大容量コンデンサ等と共
にハイブリッド構造として組み立てて、一つの機能デバ
イスとすることができる。
【００６６】また、ショットキー金属７の代わりに、極
めて高濃度の半導体を用いても同様のトランジスタ特性
が得られるがトンネル確率が小さく、やはり空乏層がほ
とんど広がらないショットキー金属７を用いた方がトン
ネル接合が狭くなり好適である。
めて高濃度の半導体を用いても同様のトランジスタ特性
が得られるがトンネル確率が小さく、やはり空乏層がほ
とんど広がらないショットキー金属７を用いた方がトン
ネル接合が狭くなり好適である。
【００６７】本発明のＭＯＳゲートショットキートンネ
ルトランジスタは、本実施の形態に限定されるものでは
なく、本発明の主旨および作用・効果が同様ならば如何
様にも変形してもよいことはもちろんである。
ルトランジスタは、本実施の形態に限定されるものでは
なく、本発明の主旨および作用・効果が同様ならば如何
様にも変形してもよいことはもちろんである。
【００６８】
【発明の効果】以上説明したように、本発明のＭＯＳゲ
ートショットキートンネルトランジスタは、高濃度の半
導体と金属の接合であるショットキートンネル接合中に
高濃度不純物の極めて薄い層で、元のショットキートン
ネル接合を構成していた高濃度の半導体とは異なる伝導
形の高濃度の半導体層を少なくともＭＯＳ界面に設け、
この半導体層の障壁の高さと幅をＭＯＳゲートの印加電
圧による電界効果により変化させて、ドレイン電流を制
御するようにしたトランジスタで、本出願人が先に発明
したトンネルトランジスタ（ＵＳ．Ｐａｔｅｎｔ ５５
５２６２２）とＭＯＳゲートショットキー障壁トランジ
スタ（特願平８ー２７１５８）を更に改良したもので、
先の発明のようにゲート印加電圧の調節でショットキー
障壁の幅を変化させたり、等価的なショットキー障壁高
さを変化させるのではなく、挿入した極めて薄い濃度の
半導体層の障壁の高さと幅とを同時に変化できるように
して、同一の寸法でも相互コンダクタンスＧmを大きく
できるようにしたものである。
ートショットキートンネルトランジスタは、高濃度の半
導体と金属の接合であるショットキートンネル接合中に
高濃度不純物の極めて薄い層で、元のショットキートン
ネル接合を構成していた高濃度の半導体とは異なる伝導
形の高濃度の半導体層を少なくともＭＯＳ界面に設け、
この半導体層の障壁の高さと幅をＭＯＳゲートの印加電
圧による電界効果により変化させて、ドレイン電流を制
御するようにしたトランジスタで、本出願人が先に発明
したトンネルトランジスタ（ＵＳ．Ｐａｔｅｎｔ ５５
５２６２２）とＭＯＳゲートショットキー障壁トランジ
スタ（特願平８ー２７１５８）を更に改良したもので、
先の発明のようにゲート印加電圧の調節でショットキー
障壁の幅を変化させたり、等価的なショットキー障壁高
さを変化させるのではなく、挿入した極めて薄い濃度の
半導体層の障壁の高さと幅とを同時に変化できるように
して、同一の寸法でも相互コンダクタンスＧmを大きく
できるようにしたものである。
【００６９】疑似単一のトンネル接合を持つ単純な構造
で、接合部も０．０１μｍ以下の極めて小形の接合にす
ることができると共に、低電圧駆動が可能で、絶縁層上
の極めて薄い半導体層に集積化できるので容易に３次元
的集積回路も製作できる。また、トンネル電流と極めて
薄い障壁を越えて移動するキャリアの流れによる電流の
合成電流となるので、スイッチングトランジスタ、ＣＭ
ＯＳトランジスタなどとして超小形で高速化が可能にな
り、高入力インピーダンスで高密度集積化可能な高効率
のトランジスタおよび集積回路となる。
で、接合部も０．０１μｍ以下の極めて小形の接合にす
ることができると共に、低電圧駆動が可能で、絶縁層上
の極めて薄い半導体層に集積化できるので容易に３次元
的集積回路も製作できる。また、トンネル電流と極めて
薄い障壁を越えて移動するキャリアの流れによる電流の
合成電流となるので、スイッチングトランジスタ、ＣＭ
ＯＳトランジスタなどとして超小形で高速化が可能にな
り、高入力インピーダンスで高密度集積化可能な高効率
のトランジスタおよび集積回路となる。
【図１】本発明のＭＯＳゲートショットキートンネルト
ランジスタの一実施の形態の断面の概略図で、ｎチャン
ネル形として実施し、ドレイン４と第１半導体層８とが
分離している場合である。
ランジスタの一実施の形態の断面の概略図で、ｎチャン
ネル形として実施し、ドレイン４と第１半導体層８とが
分離している場合である。
【図２】本発明のＭＯＳゲートショットキートンネルト
ランジスタのゲート電圧Ｖｇをパラメータとしたドレイ
ン電圧ＶD 対ドレイン電流ＩD の特性の一例である。
ランジスタのゲート電圧Ｖｇをパラメータとしたドレイ
ン電圧ＶD 対ドレイン電流ＩD の特性の一例である。
【図３】本発明のＭＯＳゲートショットキートンネルト
ランジスタの他の一実施の形態を示したもので、ｎチャ
ンネル形で、ドレイン４と第１半導体層８とが一体にな
っている場合である。
ランジスタの他の一実施の形態を示したもので、ｎチャ
ンネル形で、ドレイン４と第１半導体層８とが一体にな
っている場合である。
【図４】本発明のＭＯＳゲートショットキートンネルト
ランジスタの他の一実施の形態を示したものである。
ランジスタの他の一実施の形態を示したものである。
【図５】本発明のＭＯＳゲートショットキートンネルト
ランジスタの動作を説明するためのＭＯＳ界面付近のエ
ネルギーバンド図であり、図５（Ａ）はゲート電圧Ｖｇ
＝０Ｖのときのエネルギーバンド図で、図５（Ｂ）はゲ
ート電圧Ｖｇに正の電圧Ｖｇ＝＋Ｖｇ１を印加したとき
のエネルギーバンド図である。
ランジスタの動作を説明するためのＭＯＳ界面付近のエ
ネルギーバンド図であり、図５（Ａ）はゲート電圧Ｖｇ
＝０Ｖのときのエネルギーバンド図で、図５（Ｂ）はゲ
ート電圧Ｖｇに正の電圧Ｖｇ＝＋Ｖｇ１を印加したとき
のエネルギーバンド図である。
【図６】本発明のＭＯＳゲートショットキートンネルト
ランジスタの他の一実施の形態を示したもので、第２半
導体層９がショットキー金属７、ｎ形領域１２と第１半
導体層８に囲まれ、それぞれのＭＯＳゲートショットキ
ートンネルトランジスタ互いに絶縁分離し易いように実
施した場合である。図６（Ａ）は平面概略図、図６
（Ｂ）は図６（Ａ）のＭＯＳ界面付近の拡大図である。
ランジスタの他の一実施の形態を示したもので、第２半
導体層９がショットキー金属７、ｎ形領域１２と第１半
導体層８に囲まれ、それぞれのＭＯＳゲートショットキ
ートンネルトランジスタ互いに絶縁分離し易いように実
施した場合である。図６（Ａ）は平面概略図、図６
（Ｂ）は図６（Ａ）のＭＯＳ界面付近の拡大図である。
【図７】本発明のＭＯＳゲートショットキートンネルト
ランジスタの他の一実施の形態を示したもので、前図６
のｎ形領域１２がショットキー金属７をも囲むようにし
た場合の例である。
ランジスタの他の一実施の形態を示したもので、前図６
のｎ形領域１２がショットキー金属７をも囲むようにし
た場合の例である。
【図８】本発明のＭＯＳゲートショットキートンネルト
ランジスタの他の一実施の形態を示したもので、ＳＯＩ
基板にトランジスタを形成した場合の例である。
ランジスタの他の一実施の形態を示したもので、ＳＯＩ
基板にトランジスタを形成した場合の例である。
【図９】本発明のＭＯＳゲートショットキートンネルト
ランジスタをＣＭＯＳゲートショットキートンネルトラ
ンジスタとして実施した一実施の形態を示したもので、
ＳＯＩ基板にトランジスタを形成した場合の例である。
ランジスタをＣＭＯＳゲートショットキートンネルトラ
ンジスタとして実施した一実施の形態を示したもので、
ＳＯＩ基板にトランジスタを形成した場合の例である。
【図１０】図９に示したＣＭＯＳゲートショットキート
ンネルトランジスタの等価回路である。
ンネルトランジスタの等価回路である。
【図１１】本発明のＭＯＳゲートショットキートンネル
トランジスタをダイナミックメモリセルとして利用した
一実施の形態を示したものである。
トランジスタをダイナミックメモリセルとして利用した
一実施の形態を示したものである。
１，１０ 基板 ２，２ｎ，２ｐ ソース ３，３ｎ，３ｐ ゲート金属 ４，４ｎ，４ｐ ドレイン ５ トンネル接合 ６ 障壁 ７，７ｎ，７ｐ ショットキー金属 ８，８ｎ，８ｐ 第１半導体層 ９，９ｎ，９ｐ 第２半導体層 １１ ｎ形島状領域 １２ ｎ形領域 ２１ ｐ形島状領域 ２２ ｐ形領域 ３０ フィールド酸化膜 ３１，３１ｎ，３１ｐ ゲート酸化膜 ４２，４２ｎ，４２ｐ ソース電極 ４３，４３ｎ，４３ｐ ゲート電極 ４４，４４ｎ，４４ｐ ドレイン電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１２月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】上記のＭＯＳゲートショットキートンネル
トランジスタでは、ドレイン４をｎ形のエピタキシャル
層からなるｎ形島状領域１１をｐ形の基板１に形成した
場合であるが、ｎ形島状領域１１として、エピタキシャ
ル層ではなく不純物を拡散して形成しても良い。また、
図示しないが、ｎ形島状領域１１が基板１の全体である
としてｎ形の基板１を用いて、これにドレイン４を形成
してもよい。この場合は、ドレイン４はｎ形の基板１の
うち、どこに形成してもよく、例えば、ｎ形の基板１の
裏面に形成してもよい。この場合、ｎ形の基板裏面のド
レイン４の面積を大きくし、基板表面のソース２を沢山
形成して、大電力用のＭＯＳゲートショットキートンネ
ルトランジスタにすることもできる。また、ｐ形の基板
１は、そのままにして、従来のＭＯＳＦＥＴの基板電極
のように、このｐ形基板１にｐ形のオーム性電極を取り
付けたり、更にこのｐ形基板１に更にｎ形層を熱拡散な
どで形成しておき、ここからも電極を取り出すなどし
て、サイリスタ構造にしておいてもよい。このように伝
導形の異なる半導体層を多く持つ基板１０を用い、各層
に電極を形成しておいても良い。
トランジスタでは、ドレイン４をｎ形のエピタキシャル
層からなるｎ形島状領域１１をｐ形の基板１に形成した
場合であるが、ｎ形島状領域１１として、エピタキシャ
ル層ではなく不純物を拡散して形成しても良い。また、
図示しないが、ｎ形島状領域１１が基板１の全体である
としてｎ形の基板１を用いて、これにドレイン４を形成
してもよい。この場合は、ドレイン４はｎ形の基板１の
うち、どこに形成してもよく、例えば、ｎ形の基板１の
裏面に形成してもよい。この場合、ｎ形の基板裏面のド
レイン４の面積を大きくし、基板表面のソース２を沢山
形成して、大電力用のＭＯＳゲートショットキートンネ
ルトランジスタにすることもできる。また、ｐ形の基板
１は、そのままにして、従来のＭＯＳＦＥＴの基板電極
のように、このｐ形基板１にｐ形のオーム性電極を取り
付けたり、更にこのｐ形基板１に更にｎ形層を熱拡散な
どで形成しておき、ここからも電極を取り出すなどし
て、サイリスタ構造にしておいてもよい。このように伝
導形の異なる半導体層を多く持つ基板１０を用い、各層
に電極を形成しておいても良い。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】図６の実施の形態は、ｎ形のシリコン（Ｓ
ｉ）単結晶基板１にｎ形の１×１０ 16ｃｍ-3程度の不純
物濃度をもつ３μｍ厚のｎ形島状領域１１にＭＯＳゲー
トショットキートンネルトランジスタを形成した場合で
ある。
ｉ）単結晶基板１にｎ形の１×１０ 16ｃｍ-3程度の不純
物濃度をもつ３μｍ厚のｎ形島状領域１１にＭＯＳゲー
トショットキートンネルトランジスタを形成した場合で
ある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】特にこの実施の形態では、ショットキー金
属７とｎ形島状領域１１との間にもショットキー障壁ダ
イオードが形成され、ＭＯＳゲートショットキートンネ
ルトランジスタの通常動作では、このショットキー障壁
ダイオードは逆バイアスされるので、リーク電流は無視
されるほど小さい状態であり、しかも第１半導体層８で
あるｎ＋層とドレイン４とが一体となっており、第２半
導体層９のｐ＋層は、この第１半導体層８であるｎ＋層
とその周辺に形成されたｎ形領域１２およびソース２で
あるショットキー金属７に囲まれているように形成され
る場合である。
属７とｎ形島状領域１１との間にもショットキー障壁ダ
イオードが形成され、ＭＯＳゲートショットキートンネ
ルトランジスタの通常動作では、このショットキー障壁
ダイオードは逆バイアスされるので、リーク電流は無視
されるほど小さい状態であり、しかも第１半導体層８で
あるｎ＋層とドレイン４とが一体となっており、第２半
導体層９のｐ＋層は、この第１半導体層８であるｎ＋層
とその周辺に形成されたｎ形領域１２およびソース２で
あるショットキー金属７に囲まれているように形成され
る場合である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】したがって、ｎ形島状領域１１に形成され
る複数のＭＯＳゲートショットキートンネルトランジス
タのそれぞれが、互いに絶縁分離されるようにした実施
の形態であり、図６（Ａ）は、その平面図の概略図、図
６（Ｂ）は、図６（Ａ）のｘ−ｘにおける断面図、図６
（Ｃ）はそのソース２、第２半導体層９のｐ＋層、第１
半導体層８のｎ＋層およびその周辺の断面図の拡大概略
図である。
る複数のＭＯＳゲートショットキートンネルトランジス
タのそれぞれが、互いに絶縁分離されるようにした実施
の形態であり、図６（Ａ）は、その平面図の概略図、図
６（Ｂ）は、図６（Ａ）のｘ−ｘにおける断面図、図６
（Ｃ）はそのソース２、第２半導体層９のｐ＋層、第１
半導体層８のｎ＋層およびその周辺の断面図の拡大概略
図である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】本発明のＭＯＳゲートショットキートンネルト
ランジスタの他の一実施の形態を示したもので、第２半
導体層９がショットキー金属７、ｎ形領域１２と第１半
導体層８に囲まれ、それぞれのＭＯＳゲートショットキ
ートンネルトランジスタ互いに絶縁分離し易いように実
施した場合である。図６（Ａ）は平面概略図、図６
（Ｂ）は図６（Ａ）のｘ−ｘにおける断面概略図、図６
（Ｃ）は、そのＭＯＳ界面付近の拡大図である。
ランジスタの他の一実施の形態を示したもので、第２半
導体層９がショットキー金属７、ｎ形領域１２と第１半
導体層８に囲まれ、それぞれのＭＯＳゲートショットキ
ートンネルトランジスタ互いに絶縁分離し易いように実
施した場合である。図６（Ａ）は平面概略図、図６
（Ｂ）は図６（Ａ）のｘ−ｘにおける断面概略図、図６
（Ｃ）は、そのＭＯＳ界面付近の拡大図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 29/78 ３０１Ｂ 21/8242 29/43
Claims (8)
- 【請求項１】 ソース２となるショットキー金属７と第
１半導体層８との間に形成されるショットキー接合上に
絶縁薄膜を介してゲート金属３を設けた構造のＭＯＳゲ
ートショットキートンネルトランジスタにおいて、 少なくともゲート金属３の直下のＭＯＳ界面に当たる基
板の半導体部分の表面領域にドレイン４と同一の伝導形
の高不純物濃度の第１半導体層８があること、少なくと
もゲート金属３の直下のＭＯＳ界面付近における第１半
導体層８とショットキー金属７との間に第１半導体層８
とは異なる伝導形の高不純物濃度の極めて薄い第２半導
体層９を有すること、 第１半導体層８は、もし第２半導体層９がなければショ
ットキー金属７と第１半導体層８とが形成するショット
キー接合がショットキートンネル接合となり、ゲート金
属３に電圧印加しない状態でもトンネル電流による大き
なドレイン電流が流れる程度の大きな不純物濃度である
こと、 高不純物濃度の第２半導体層９は、ショットキー金属７
と第１半導体層８間のトンネル接合の障壁６となり、第
２半導体層９が存在しない元のショットキートンネル接
合のドレイン電流に比べ桁違いに小さなドレイン電流し
か流れないような程度の障壁６の高さと厚みを有してい
ること、 ゲート金属３の電圧印加により第２半導体層９の障壁６
の高さを低めたとき、第２半導体層９の障壁６をトンネ
ルにより透過するキャリアと第２半導体層９の障壁６を
越えて流れるキャリアにより、大きなドレイン電流が流
れるように構成してあること、 を特徴とするＭＯＳゲートショットキートンネルトラン
ジスタ。 - 【請求項２】 第１半導体層８とドレイン４とが同一で
ある請求項１記載のＭＯＳゲートショットキートンネル
トランジスタ。 - 【請求項３】 基板の半導体部分のうち少なくともドレ
イン４を形成している領域とドレイン４とが同一の伝導
形である請求項１または２記載のＭＯＳゲートショット
キートンネルトランジスタ。 - 【請求項４】 基板の半導体部分のうち少なくともドレ
イン４を形成している領域とドレイン４とが異なる伝導
形である請求項１または２記載のＭＯＳゲートショット
キートンネルトランジスタ。 - 【請求項５】 請求項３または４記載、または請求項３
と４記載の複数のＭＯＳゲートショットキートンネルト
ランジスタの組み合わせを有する集積回路。 - 【請求項６】 ＳＯＩ基板に形成した請求項５記載の集
積回路。 - 【請求項７】 少なくとも３次元的に多層化した３次元
集積回路のうち、１つ以上の半導体層に請求項５記載の
集積回路を形成してある３次元集積回路。 - 【請求項８】 請求項５、６または７記載の集積回路、
もしくはこれらの組み合わせの集積回路を、抵抗素子や
コンデンサなどの他の素子と共に有機的に組み合わせた
ハイブリッド集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32837897A JP4213776B2 (ja) | 1997-11-28 | 1997-11-28 | Ｍｏｓゲートショットキートンネルトランジスタおよびこれを用いた集積回路 |
| US09/198,367 US6353251B1 (en) | 1997-11-28 | 1998-11-24 | MOS gate Schottky tunnel transistor and an integrated circuit using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32837897A JP4213776B2 (ja) | 1997-11-28 | 1997-11-28 | Ｍｏｓゲートショットキートンネルトランジスタおよびこれを用いた集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163339A true JPH11163339A (ja) | 1999-06-18 |
| JP4213776B2 JP4213776B2 (ja) | 2009-01-21 |
Family
ID=18209589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32837897A Expired - Fee Related JP4213776B2 (ja) | 1997-11-28 | 1997-11-28 | Ｍｏｓゲートショットキートンネルトランジスタおよびこれを用いた集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6353251B1 (ja) |
| JP (1) | JP4213776B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004079827A1 (ja) * | 2003-03-07 | 2006-06-08 | 独立行政法人科学技術振興機構 | スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ |
| JP2012069662A (ja) * | 2010-09-22 | 2012-04-05 | National Institute Of Advanced Industrial & Technology | 電界効果トランジスタ |
| JP2013153151A (ja) * | 2011-12-21 | 2013-08-08 | Imec | トンネル電界効果トランジスタ及びその製造方法 |
| US9059235B2 (en) | 2011-11-25 | 2015-06-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US10103226B2 (en) | 2012-04-30 | 2018-10-16 | International Business Machines Corporation | Method of fabricating tunnel transistors with abrupt junctions |
| WO2024128030A1 (ja) * | 2022-12-15 | 2024-06-20 | 東京エレクトロン株式会社 | 半導体装置の製造方法及び半導体装置 |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303479B1 (en) * | 1999-12-16 | 2001-10-16 | Spinnaker Semiconductor, Inc. | Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts |
| US20030235936A1 (en) * | 1999-12-16 | 2003-12-25 | Snyder John P. | Schottky barrier CMOS device and method |
| JP2001244469A (ja) * | 2000-03-02 | 2001-09-07 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP3699910B2 (ja) * | 2000-10-31 | 2005-09-28 | 株式会社東芝 | データ伝送装置、データ伝送方法及びプログラム |
| US6590800B2 (en) * | 2001-06-15 | 2003-07-08 | Augustine Wei-Chun Chang | Schottky diode static random access memory (DSRAM) device, a method for making same, and CFET based DTL |
| WO2003015181A1 (en) * | 2001-08-10 | 2003-02-20 | Spinnaker Semiconductor, Inc. | Transistor having high dielectric constant gate insulating layer and source and drain forming schottky contact with substrate |
| US20060079059A1 (en) * | 2001-08-10 | 2006-04-13 | Snyder John P | Transistor having high dielectric constant gate insulating layer and source and drain forming schottky contact with substrate |
| US6974737B2 (en) * | 2002-05-16 | 2005-12-13 | Spinnaker Semiconductor, Inc. | Schottky barrier CMOS fabrication method |
| US7098472B2 (en) * | 2002-06-28 | 2006-08-29 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6847562B2 (en) * | 2002-06-28 | 2005-01-25 | Progressant Technologies, Inc. | Enhanced read and write methods for negative differential resistance (NDR) based memory device |
| US6795337B2 (en) * | 2002-06-28 | 2004-09-21 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6567292B1 (en) | 2002-06-28 | 2003-05-20 | Progressant Technologies, Inc. | Negative differential resistance (NDR) element and memory with reduced soft error rate |
| US6853035B1 (en) | 2002-06-28 | 2005-02-08 | Synopsys, Inc. | Negative differential resistance (NDR) memory device with reduced soft error rate |
| US6912151B2 (en) * | 2002-06-28 | 2005-06-28 | Synopsys, Inc. | Negative differential resistance (NDR) based memory device with reduced body effects |
| US6864104B2 (en) * | 2002-06-28 | 2005-03-08 | Progressant Technologies, Inc. | Silicon on insulator (SOI) negative differential resistance (NDR) based memory device with reduced body effects |
| US7095659B2 (en) * | 2002-06-28 | 2006-08-22 | Progressant Technologies, Inc. | Variable voltage supply bias and methods for negative differential resistance (NDR) based memory device |
| US6980467B2 (en) * | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Method of forming a negative differential resistance device |
| US6812084B2 (en) * | 2002-12-09 | 2004-11-02 | Progressant Technologies, Inc. | Adaptive negative differential resistance device |
| US7012833B2 (en) * | 2002-12-09 | 2006-03-14 | Progressant Technologies, Inc. | Integrated circuit having negative differential resistance (NDR) devices with varied peak-to-valley ratios (PVRs) |
| US6806117B2 (en) * | 2002-12-09 | 2004-10-19 | Progressant Technologies, Inc. | Methods of testing/stressing a charge trapping device |
| US6979580B2 (en) * | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Process for controlling performance characteristics of a negative differential resistance (NDR) device |
| US6849483B2 (en) * | 2002-12-09 | 2005-02-01 | Progressant Technologies, Inc. | Charge trapping device and method of forming the same |
| US7005711B2 (en) * | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
| US6963121B2 (en) * | 2003-05-15 | 2005-11-08 | Koucheng Wu | Schottky-barrier tunneling transistor |
| US6744111B1 (en) | 2003-05-15 | 2004-06-01 | Koucheng Wu | Schottky-barrier tunneling transistor |
| AU2003903368A0 (en) * | 2003-07-02 | 2003-07-17 | Breville Pty. Ltd. | Chiller |
| EP1676322A2 (en) * | 2003-09-19 | 2006-07-05 | Spinnaker Semiconductor, Inc. | Schottky barrier integrated circuit |
| US20060125041A1 (en) * | 2004-12-14 | 2006-06-15 | Electronics And Telecommunications Research Institute | Transistor using impact ionization and method of manufacturing the same |
| US7329937B2 (en) * | 2005-04-27 | 2008-02-12 | International Business Machines Corporation | Asymmetric field effect transistors (FETs) |
| US7250666B2 (en) * | 2005-11-15 | 2007-07-31 | International Business Machines Corporation | Schottky barrier diode and method of forming a Schottky barrier diode |
| US7608898B2 (en) * | 2006-10-31 | 2009-10-27 | Freescale Semiconductor, Inc. | One transistor DRAM cell structure |
| TWI358813B (en) * | 2008-04-21 | 2012-02-21 | Vanguard Int Semiconduct Corp | Trig modulation electrostatic discharge (esd) prot |
| US7936040B2 (en) * | 2008-10-26 | 2011-05-03 | Koucheng Wu | Schottky barrier quantum well resonant tunneling transistor |
| US8008142B2 (en) | 2009-03-13 | 2011-08-30 | International Business Machines Corporation | Self-aligned Schottky diode |
| CN101777580B (zh) * | 2009-12-30 | 2012-09-05 | 复旦大学 | 一种隧穿场效应晶体管及其制造方法 |
| CN103000626B (zh) * | 2012-11-28 | 2015-08-26 | 深圳市明微电子股份有限公司 | 合成结构的高压器件及启动电路 |
| US10276663B2 (en) | 2016-07-18 | 2019-04-30 | United Microelectronics Corp. | Tunneling transistor and method of fabricating the same |
| US11482538B2 (en) | 2020-10-02 | 2022-10-25 | Micron Technology, Inc. | Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593964A (ja) * | 1982-06-29 | 1984-01-10 | Semiconductor Res Found | 半導体集積回路 |
| US4512076A (en) * | 1982-12-20 | 1985-04-23 | Raytheon Company | Semiconductor device fabrication process |
| JPH03194974A (ja) * | 1989-12-22 | 1991-08-26 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| JP3039967B2 (ja) * | 1990-08-03 | 2000-05-08 | 株式会社日立製作所 | 半導体装置 |
| US5109256A (en) * | 1990-08-17 | 1992-04-28 | National Semiconductor Corporation | Schottky barrier diodes and Schottky barrier diode-clamped transistors and method of fabrication |
| US5059555A (en) * | 1990-08-20 | 1991-10-22 | National Semiconductor Corporation | Method to fabricate vertical fuse devices and Schottky diodes using thin sacrificial layer |
| JP2734260B2 (ja) * | 1991-12-02 | 1998-03-30 | 日本電気株式会社 | トンネルトランジスタ |
| JPH0637302A (ja) | 1992-07-14 | 1994-02-10 | Mitsuteru Kimura | トンネルトランジスタ |
| JP3593409B2 (ja) | 1996-02-14 | 2004-11-24 | 光照 木村 | Ｍｏｓゲートショットキー障壁トランジスタ |
| US6093951A (en) * | 1997-06-30 | 2000-07-25 | Sun Microsystems, Inc. | MOS devices with retrograde pocket regions |
-
1997
- 1997-11-28 JP JP32837897A patent/JP4213776B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-24 US US09/198,367 patent/US6353251B1/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004079827A1 (ja) * | 2003-03-07 | 2006-06-08 | 独立行政法人科学技術振興機構 | スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ |
| JP2009290226A (ja) * | 2003-03-07 | 2009-12-10 | Japan Science & Technology Agency | スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ |
| US8097909B2 (en) | 2003-03-07 | 2012-01-17 | Japan Science And Technology Agency | Field-effect transistor with spin-dependent transmission characteristics and non-volatile memory using the same |
| JP2012069662A (ja) * | 2010-09-22 | 2012-04-05 | National Institute Of Advanced Industrial & Technology | 電界効果トランジスタ |
| US9059235B2 (en) | 2011-11-25 | 2015-06-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2013153151A (ja) * | 2011-12-21 | 2013-08-08 | Imec | トンネル電界効果トランジスタ及びその製造方法 |
| US10103226B2 (en) | 2012-04-30 | 2018-10-16 | International Business Machines Corporation | Method of fabricating tunnel transistors with abrupt junctions |
| WO2024128030A1 (ja) * | 2022-12-15 | 2024-06-20 | 東京エレクトロン株式会社 | 半導体装置の製造方法及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US6353251B1 (en) | 2002-03-05 |
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