KR100694315B1

KR100694315B1 - 다중 시스템 클럭 및 이종 코어를 포함하는 시스템 온 칩용연결선 지연 고장 테스트 제어기

Info

Publication number: KR100694315B1
Application number: KR1020050016797A
Authority: KR
Inventors: 박성주; 장연실
Original assignee: 한양대학교 산학협력단
Priority date: 2005-02-28
Filing date: 2005-02-28
Publication date: 2007-03-14
Anticipated expiration: 2025-02-28
Also published as: KR20060095283A

Abstract

본 발명은 시스템 온 칩에서 이종 코아들 간의 연결선 지연 고장 테스트를 수행할 수 있는 연결선 지연 고장 테스트 제어기에 관한 것이다. 본 발명은, IEEE 1149.1 표준에 따른 코아 간 연결선 테스트를 위한 복수개의 신호를 출력하는 탭제어부; 연결선 지연 고장 테스트가 시작되면 Capture_DR 상태가 시작되는 시점부터 그 후속 상태에서 상기 테스트 클럭의 하강에지까지 1을 출력하고 나머지 경우에는 0을 출력하는 제1 인에이블 신호 및 Update_DR 상태가 시작되는 시점부터 Capture_DR 상태가 종료되는 시점까지 1을 출력하고 나머지 경우에는 0을 출력하는 제2 인에이블 신호를 생성하는 인에이블 신호 생성부; 시스템 클럭 및 제1 인에이블 신호를 입력받으며, 초기상태에서 0을 출력하다가 상기 제1 인에이블 신호가 1을 출력한 이후 상기 시스템 클럭의 첫 번째 상승 에지에서 1을 출력하고, 상기 제1 인에이블 신호가 0이 출력되면 초기상태로 돌아가는 Late_Update_DR 신호를 생성하는 제1 제어신호 생성부; 시스템 클럭 및 제1 인에이블 신호를 입력받으며, 초기상태에서 1을 출력하다가 상기 제1 인에이블 신호가 1을 출력한 이후 상기 시스템 클럭의 첫 번째 상승 에지에서 0을 출력하고, 그 다음 상승 에지에서 1을 출력하는 sck_DR 신호를 생성하는 제2 제어신호 생성부를 포함하여, 연결선 지연 고장 테스트가 실행되면, 상기 탭제어기의 Capture_DR 상태 내에서, 업데이트가 발생하는 상기 Late_Update_DR 신호의 상승에지와 캡쳐가 발생하는 상기 sck_DR 신호의 상승에지가 한 시스템 클럭 내에 발생하는 것을 특징으로 하는 연결선 지연 고장 테스트 제어기를 제공한다.

IEEE 1149.1, P1500, 연결선, 지연 고장, 탭제어기, 업데이트, 캡쳐, 다중 시스템 클럭

Description

다중 시스템 클럭 및 이종 코어를 포함하는 시스템 온 칩용 연결선 지연 고장 테스트 제어기{AT-SPEED INTERCONNECT TEST CONTROLLER FOR SYSTEM ON CHIP USING MULTIPLE SYSTEM CLOCK AND HAVING HETEROGENEOUS CORES}

도 1은 IEEE 1149.1 바운더리 스캔 설계된 하나의 코어를 갖는 칩을 도시한 구성도이다.

도 2는 시스템 온 칩의 테스트에 사용되는 탭제어기의 유한 상태도이다.

도 3은 표준 바운더리 스캔 셀의 구조를 도시한 구성도이다.

도 4는 P1500에 의해 바운더리 스캔 설계된 하나의 코어를 갖는 칩을 도시한 구성도이다.

도 5는 종래의 연결선 고장 테스트 시 신호의 파형을 도시한 파형도이다.

도 6은 종래의 얼리 캡쳐에서 사용되는 바운더리 스캔 셀 구조를 도시한 구성도이다.

도 7은 종래의 얼리 캡쳐 방식에 적용된 신호의 파형을 도시한 파형도이다.

도 8은 종래의 레이트 업데이트 방식의 시뮬레이션 결과를 나타낸 파형도이다.

도 9는 종래의 얼리 캡쳐 제어 레지스터(Early Capture Control Register : ECCR)와 얼리 캡쳐 래치(Early Capture Latch : ECL)가 1149.1 바운더리 스캔의 칩에 적용된 회로도이다.

도 10은 본 발명에 따른 연결선 지연 고장 테스트 제어기의 일례를 도시한 블록 구성도이다.

도 11은 본 발명에 따른 연결선 지연 테스트 제어기에서 생성되는 신호의 파형을 도시한 파형도이다.

도 12는 본 발명의 인에이블 신호 생성부에서 생성되는 제1 및 제2 인에이블 신호의 파형을 도시한 파형도이다.

도 13은 본 발명의 제1 제어신호 생성부의 유한 상태도이다.

도 14는 본 발명의 제2 제어신호 생성부의 유한 상태도이다.

도 15는 래퍼 인터페이스 포트 제어부를 도시한 구성도이다.

도 16은 다중 시스템 클럭을 갖는 시스템 온 칩에 적용될 수 있는 본 발명에 따른 연결선 지연 고장 테스트 제어기의 구성도이다.

도 17은 본 발명에 따른 연결선 지연 고장 테스트 제어기가 적용된 이종 코아를 갖는 시스템 온 칩의 일례를 도시한 구성도이다.

도 18 및 도 19는 도 17에 도시된 시스템 온 칩에서 연결선 지연 고장 테스트를 진행한 시뮬레이션 결과를 도시한 파형도이다.

*도면의 주요부분에 대한 부호의 설명*

100 : 연결선 지연 고장 테스트 제어기 110 : 인에이블 신호 생성부

120 : 제1 제어신호 생성부 130 : 제2 제어신호 생성부

140 : 탭제어부 150 : 제1 멀티플렉서

160 : 제2 멀티플렉서

본 발명은 다중 시스템 클럭이 사용되며 이종 코어를 가진 시스템 온 칩(System on Chip : SoC)에 적용되는 연결선 지연 고장 테스트 제어기에 관한 것으로, 보다 상세하게는 복수의 시스템 클럭이 사용되며 아이-트리플-이(Institute of Electrical and Electronics Engineers : IEEE, 이하 IEEE라 함) 1149.1, IEEE P1500의 표준을 따르는 서로 다른 종류의 코어가 내장된 시스템 온 칩에서 이들 이종 코어 사이 연결선의 정적인 고장 및 지연 고장을 테스트, 진단할 수 있는, 다중 시스템 클럭을 이용한 이종 코어를 포함하는 시스템 온 칩용 연결선 지연 고장 테스트 제어기에 관한 것이다.

최근 시스템을 하나의 칩으로 구현하는 시스템 온 칩 설계 기술이 나노미터 수준으로 발전함에 따라, 시스템 온 칩의 크기는 점점 소형화되는 반면 그 복잡도는 크게 증가하여 왔으며, 시스템 온 칩을 동작시키기 위한 시스템 속도는 점차 빨라지게 되었다. 이에 따라 크게 늘어난 복잡도 및 고속의 시스템 속도로 인해 시스 템 온 칩의 테스트는 보다 어려워지고 있다. 특히 시스템 온 칩 설계에 있어 주요 병목현상은 테스트와 검증 과정에서 발생하기 때문에, 효율적인 시스템 온 칩의 테스트 기술이 절실하게 요구되고 있는 실정이다.

시스템 온 칩에는 다양하고 수많은 코어들이 내장될 수 있기 때문에 이 코어들을 상호 연결하는 연결선의 수 또한 매우 많아지게 되었다. 내부 코어들의 연결된 테스트 수행 시, 종래에는 속도에 상관없이 신호전달만 제대로 이루어지면 시스템의 동작에 문제가 없었으므로, 고착고장(stuck at fault), 개방고장(open net fault) 및 단락고장(shorted net fault) 등의 정적인 고장을 테스트하는 것으로 충분하였다. 그러나, 최근 개발되고 있는 고속 동작 시스템 온 칩에서는 신호 지연으로 인해 시스템 전체의 오동작이 야기될 수 있으므로, 연결선에서의 지연 고장 테스트가 반드시 필요하다. 이러한 지연 고장 테스트는 복수의 시스템 클럭을 사용하는 시스템 온 칩의 증가로 연결선에 사용되는 각각의 클럭에 적절하게 지연 고장 테스트를 수행할 수 있어야 한다.

전술한 이종 코어를 내장한 시스템 온 칩의 연결선 테스트에 대해서 보다 상세하게 설명하면, 시스템 온 칩에 내장된 코어 사이의 연결선 테스트를 위해서, 보드 테스트 표준으로 모든 칩에 보드 테스트를 위해 표준으로 장착되는 IEEE에서 제안하는 표준안인 IEEE 1149.1을 채택한 코어를 사용하거나, 시스템 온 칩 상의 코어를 테스트하기 위해 제안되어 현재 표준안으로 상정 중에 있는 IEEE P1500(이하, P1500이라 함)을 채택한 코어를 사용할 수 있다. 상기 P1500은 IEEE 1149.1 바운더리 스캔의 부분적인 기능을 수행하는 방식으로 명령어, 데이터, 및 바이패스(bypass) 레지스터를 사용하고 제어신호를 외부에서 직접 공급받게 되어있다. 이와 같이, 시스템 온 칩 자체는 하나의 칩이기 때문에 IEEE 1149.1이 채택되고, 그 내부에는 IEEE 1149.1과 P1500을 채택한 이종의 코어를 함께 내장할 수 있으므로, 이러한 이종 코어가 하나의 시스템 온 칩에 내장된 환경에서도 연결선 테스트를 수행할 수 있어야 한다. 상기 IEEE 1149.1 및 P1500을 채택한 코어에 대해서는 첨부 도면을 참조하여 보다 상세하게 설명될 것이다.

상기 IEEE 1149.1은 표준으로 선택된 바운더리 스캔(Boundary Scan) 설계 방법으로 현재 제작되는 비메모리 칩에 널리 내장 설계되고 있다. 도 1은 IEEE 1149.1 바운더리 스캔 설계된 하나의 코어를 갖는 칩을 도시한다. 도 1에 나타난 바와 같이 IEEE 1149.1 바운더리 스캔의 구조의 칩은 테스트 액세스 포트(Test Access Port : TAP, 이하 '탭'이라 함)(11), 탭제어기(12), 명령어 및 각종 테스트 데이터 레지스터(13)를 포함한다.

상기 탭(11)은 1149.1 바운더리 스캔에서 필요로 하는 칩의 입출력 포트로서, 테스트 데이터 입력(Test Data Input : TDI), 테스트 데이터 출력(Test Data Output : TDO), 테스트 클럭(Test Clock : TCK), 테스트 모드 선택(Test Mode Select : TMS), 테스트 리셋(Test Reset* : TRST*) 신호들이 입출력된다. 탭제어기(12)는 상기 탭(11)을 통해 입력되는 신호들을 이용하여 각종 레지스터(13)의 동작 을 제어하기 위한 신호를 출력한다. 칩(1)의 각 입력 핀(미도시)은 연계된 바운더리 스캔 셀(14)을 통하여 칩 내부의 코어(15)로 신호를 주입하고, 코어(15)에서 생성된 신호는 바운더리 스캔 셀(14)을 통하여 칩 외부로 출력한다.

테스트 데이터 레지스터로는 바운더리 스캔 레지스터 이외에도 바이패스(bypass) 레지스터 및 아이디코드(idcode) 레지스터 등이 있으며 사용자가 추가하여 특수한 용도로 사용할 수 있다. 명령어 레지스터는, 입력되는 명령어에 따라 테스트 데이터 입력(TDI)에서 테스트 데이터 출력(TDO) 경로 사이의 테스트 데이터 레지스터 중, 해당되는 레지스터를 배치해 준다.

1149.1 바운더리 스캔에서 사용되는 명령어로는 필수 명령어인 바이패스(BYPASS), 익스테스트(EXTEST), 샘플/프리로드(SAMPLE/PRELOAD)와 선택적인 명령어인 클램프(CLAMP), 인테스트(INTEST), 런비스트(RUNBIST) 등이 있다. 필수 명령어 중 바이패스(BYPASS)는 테스트 데이터 입력(TDI)로 들어오는 데이터를 바운더리 스캔 셀(14)을 통하지 않고 한 클럭만에 바로 테스트 데이터 출력(TDO)으로 내보내도록 하는 명령으로써, 테스트가 필요 없는 칩을 통과하여 테스트 시간을 단축시킬 수 있게 한다. 익스테스트(EXTEST)는 칩과 칩 사이의 연결선 테스트 시 사용되는 명령이고, 샘플/프리로드(SAMPLE/PRELOAD)는 바운더리 스캔 셀의 값을 외부로 빼내거나, 정상 동작이 수행되어지고 있는 동안에도 미리 테스트 패턴을 바운더리 스캔 셀에 적재할 수 있도록 하는 명령이다.

도 2는 칩의 테스트에 사용되는 상기 탭제어기(도 1의 12)의 유한 상태도이다. 도 2에 도시된 16가지 상태는, 탭제어기를 초기화하는 상태(Test-Logic-Reset), 대기상태(Run-Test/Idle), 데이터 레지스터와 관련된 상태(Select-DR-Scan, Capture-DR, Shift-DR, Exit1-DR, Pause-DR, Exit2-DR, Update-DR) 및 명령어 레지스터와 관련된 상태(Select-IR-Scan, Capture-IR, Shift-IR, Exit1-IR, Pause-IR, Exit2-IR, Update-IR)를 포함한다.

도 2에서, 데이터 레지스터와 관련된 상태 중 Select-DR-Scan, Exit1-DR, Pause-DR, Exit2-DR은 임시상태이고, Capture-DR 상태에서는 코어의 주입력값 즉 코어의 정상동작 시의 값이 바운더리 스캔 셀에서 캡쳐 되고, Shift-DR 상태에서는 테스트 데이터의 값이 다음 연결된 바운더리 스캔 셀들로 이동하고, Update-DR 상태에서는 테스트 데이터의 값들이 병렬로 출력하게 된다.

명령어 레지스터와 관련된 상태는 대상이 명령어 레지스터 일 뿐 동작 자체는 데이터와 관련된 상태와 동일한 동작을 한다. 탭제어기의 상태는 테스트 클럭(TCK)의 상승에지 시, 테스트 모드 선택(TMS) 값에 따라 천이되고 각각의 상태에 따라 레지스터를 제어하는 9개의 신호를 출력한다. 9개의 제어신호에 대해서는 하기 표 1에 자세히 나와 있다.

신호	관련 레지스터	설명	유효한 상태
ShiftIR	명령어 레지스터	select signal	Shift_IR 상태
ClockIR		clock signal	Capture_IR & Shift_IR 상태
UpdateIR		clock signal	Update_IR 상태
Reset		reset signal	Test_Logic_Reset 상태
ShiftDR	데이터 레지스터	select signal	Shift_DR 상태
ClockDR		clock signal	Capture_DR & Shift_DR 상태
UpdateDR		clock signal	Update_DR 상태
Select	·	select signal	명령어 상태
Enable	·	TDO driver	Shift_IR & Shift_DR 상태

도 3은 표준 바운더리 스캔 셀(도 1의 14)의 구조를 도시한 것이다. IEEE 1149.1과 P1500의 데이터 셀이 도 3의 표준 셀 형태를 하고 있다면 한쪽 코어에서 업데이트 래치(Update Latch : Update_DR 신호의 상승 에지에 업데이트 래치를 동작시킴)(31)를 통해 전달된 데이터를 다른 쪽 코어에서 캡쳐 래치(Capture Latch : Clock_DR 신호의 상승 에지에 캡쳐 래치를 동작시킴)(32)를 통해 수신하는 방법으로 코어간의 연결선 테스트를 진행하게 된다.

한편, IEEE P1500은 시스템 온 칩 내장 코어를 테스트하기 적합한 구조로 코어의 다양한 테스트를 할 수 있도록 제안한 코어 수준의 테스트 래퍼이다. P1500에 의해 정의되는 코어 테스트 래퍼는 다음과 같은 특징을 갖는다.

* IEEE 1149.1 바운더리 스캔에서 제공되는 모드의 부분집합으로서 코어 내부 테스트, 연결선 테스트 그리고 바이패스 모드를 지원한다.

* 코어 테스트 래퍼를 코어의 내부 스캔 체인에 연결하여 SoC 내부 테스트 용도로 사용할 수 있다(다양한 TAM(Test Access Mechanism) 지원).

* IEEE 1149.1 바운더리 스캔의 탭제어기와 같은 제어신호를 주는 모듈이 없다.

도 4는 P1500에 의해 바운더리 스캔 설계된 하나의 코어를 갖는 칩을 도시한다. 도 4는, P1500의 구조로 P1500 명령어 레지스터 및 코어 테스트 데이터 레지스터 등 여러 레지스터들, TAM 연결부(TAM-IN, TAM-OUT) 그리고 래퍼 인터페이스 포트(Wrapper Interface Port : WIP)를 통해 외부에서 제공받아야 하는 각종 제어신호를 도시하고 있다.

WIP를 통해 입력되는 신호들은 도 4에 나타난 바와 같이 6가지 제어신호들로 구성된다. WRCK는 래퍼 명령어 레지스터(Wrapper Instruction Register : WIR), 래퍼 바이패스 레지스터(Wrapper Bypass Register : WBY), 래퍼 바운더리 레지스터(Wrapper Boundary Register : WBR)를 위한 테스트 클럭이고, WRSTN은 래퍼 리셋 신호이다. SelectWIR은 래퍼 시리얼 입력(Wrapper Serial Input : WSI)과 래퍼 시리얼 출력(Wrapper Serial Output : WSO) 사이에 명령어 레지스터가 놓일지 테스트 데이터 레지스터가 놓일지를 선택하는 신호로 '1' 값을 가질 때 WIR이 선택된다. CaptureWR, ShiftWR, UpdateWR은 선택된 레지스터에서 각각 캡쳐, 시프트, 업데이트 동작이 일어나도록 한다. UpdateWR 신호는 자체가 클럭의 역할을 하는 신호이지만 CaptureWR과 ShiftWR 신호는 선택 신호로 명령어 셀과 테스트 데이터 셀에서는 WRCK와 동기화되어 캡쳐와 쉬프트 동작이 일어날 수 있도록 해야 한다.

도 2 내지 도 3을 참조하여 IEEE 1149.1을 통한 코어간의 연결선 테스트를 수행하는 과정을 보다 상세하게 설명하면 다음과 같다.

먼저, 연결선 테스트에 사용되는 명령어인 EXTEST 명령어를 읽어 들이고 디코딩한 후(Test-Logic-Reset ⇒ Run-Test-IDLE ⇒ Select-DR-Scan ⇒ Select-IR-Scan ⇒ Capture-IR ⇒ Shift-IR ⇒ … ⇒ Exit1-IR ⇒ Update-IR), 테스트 패턴을 직렬로 바운더리 스캔 레지스터를 통하여 읽어 들인다(Select-DR-Scan ⇒ Capture-DR ⇒ Shift-DR ⇒ … ⇒ Exit1-DR). 이어, 읽어 들인 테스트 패턴을 업데이트 래치를 통하여 업데이트하고 연결선을 통하여 전달된 값을 관측할 칩의 입력 바운더리 스캔 셀의 캡쳐 래치에서 캡쳐하며(Update-DR ⇒ Select-DR-Scan ⇒ Capture-DR), 상기 입력 바운더리 스캔 셀에 캡쳐된 값을 바운더리 스캔 레지스터를 통하여 TDO로 출력한다(Capture-DR ⇒ Shift-DR ⇒ …⇒ Exit1-DR). 이 때, 코어 간의 연결선 테스트는 상기 EXTEST 명령 시에 테스트 패턴의 업데이트(Update-DR 상태에서 Update_DR 신호 입력 시)와 캡쳐(Capture-DR 상태에서 Clock_DR 신호 입력 시)로 이루어질 수 있다.

이와 같은 연결선 테스트 시의 신호 파형이 도 5에 도시된다. 도 5에 도시된 것과 같이, 출력 바운더리 스캔 셀의 업데이트 래치에서 업데이트가 발생한 시점(t1)에서 입력 바운더리 스캔 셀의 캡쳐 래치에서 캡쳐가 발생한 시점(t2)까지는 2.5 테스트 클럭(TCK)이 소요된다. 다시 말하면, Update_DR 신호(51)의 상승 에지가 발생하는 시점에서 출력 바운더리 스캔 셀의 업데이트 래치가 동작한 후 Clock_DR 신호(52)의 상승 에지가 발생하는 시점에서 입력 바운더리 스캔 셀의 캡쳐 래치가 동작하는데 까지 2.5 테스트 클럭이 소요된다. 이는 최소 시간으로 Run-Test-Idle 상태를 거치게 되면 이보다 더 많은 클럭을 소요하게 된다. 이렇게 연결선 테스트를 수행한다면 단선, 단락과 같은 정적인 고장 테스트는 소요되는 테스트 클럭에 관계없이 이루어질 수 있으므로 테스트, 진단이 가능하지만, 지연 고장 테스트는 시간적인 지연을 테스트하는 것이므로 2.5 테스트 클럭 이상이 소요되는 경우에는 지연의 발생 자체를 테스트할 수도 없다. 즉, 시스템의 정상동작을 위한 지연 고장을 위한 테스트는 업데이트 동작부터 캡쳐 동작까지 1 시스템 클럭(System Clock : SCK)이 걸려야 한다.

이와 같은 지연고장 테스트의 문제점을 해결하고자 종래에 제안된 기술로는 얼리 캡쳐(Early Capture) 방식(K. Lofstrom,"EARLY CAPTURE FOR BOUNDARY SCAN TIMING MEASUREMENTS", Proceedings of IEEE International Test Conference, pp. 417-422, 1996)과 레이트 업데이트(Late Update) 방식(S Park and T Kim, "A New IEEE 1149.1 BOUNDARY SCAN DESIGN FOR THE DETECTION OF DELAY DEFECTS", Design, Automation and Test in Europe Conference, pp. 458-462, 2000)이 있으며, At-speed Boundary-scan Interconnect Testing(Jongchul Shin, Hyunjin Kim, and Sungho Kang, "AT-SPEED BOUNDARY-SCAN INTERCONNECT TESTING IN A BOARD WITH MULTIPLE SYSTEM CLOCKS," Design Automation and Test in Europe Conference, 1999.)이 있다.

도 6은 종래의 얼리 캡쳐에서 사용되는 바운더리 스캔 셀 구조이다. 도 6의 도면부호 '61'로 표시한 래치는 레벨 센스티브 래치 주변의 다른 에지 트리거드 방식의 래치와 다르게 동작하는 얼리 캡쳐 래치이다. 상기 얼리 캡쳐 래치(61)는 도 7에서 보이는 얼리 캡쳐 클럭(71)의 값에 따라 동작한다. 정상 동작이나 평소에는 얼리 캡쳐 클럭(71)은 1값을 가지고 있어서 주입력값이 통과되나 UpdateDR 후의 TMS 신호(72)의 하강에지 후 얼리 캡쳐 클럭(71)은 0으로 되어 Shift-DR 상태가 될 때까지 주입력값을 잡아놓아 지연 고장 테스트를 하도록 하였다.

그러나 이 방법은 기존에 씌워져 있는 코어나 칩의 바운더리 스캔 셀의 구조를 모두 변경하여야 한다. 즉, 도 3에 도시한 표준 바운더리 스캔 셀의 구조와 비교하였을 때, 얼리 캡쳐 방식에 사용되는 바운더리 스캔 셀은 얼리 캡쳐를 위한 래치(도 6의 61)가 더 추가된 구조로 변경되어야 하며 이에 따른 입력선도 추가되어야 한다. 따라서 수백 개의 핀을 갖는 칩이나 코어에서 모든 바운더리 스캔 셀의 구조를 모두 변경하고 추가적인 입력선을 제공하여야 하므로 면적에 대한 비용이 매우 증가하게 되는 단점이 있다. 또한 이 방법은 레벨 센스티브 래치를 사용하여 정상동작 시에도 칩의 출력신호가 계속 래치를 통과하여야 하므로 처리속도가 저하되는 단점이 있으며 1149.1 바운더리 스캔 래퍼의 코어에만 적용이 가능하고 다중 시스템 클럭을 지원할 수 없다는 문제점이 있다.

도 8은 종래의 레이트 업데이트 방식의 시뮬레이션 결과를 나타낸 파형도이다. 도 8을 참조하면, 레이트 업데이트에서는 BS_Clk(81)을 생성하여 테스트 클럭(TCK)(82)의 역할을 대신 수행하게 된다. 이 때, 한 번의 TCK 상승 에지가 생겨야할 부분에서 시스템 클럭(SYS_CLK)(83)의 상승 에지가 여러 번 생기게 되면서 테스트 모드 선택 신호(TMS)(84)가 SYS_CLK(83)의 상승에지가 있을 때마다 인식이 되어 탭제어기의 상태가 바뀌게 된다. 한 번의 상태변화가 있어야 할 곳에서 여러 번의 상태 변화가 있게 되는 것이다. 이와 같은 방식은 IEEE 1149.1과 완전히 호환되지 못할 뿐 아니라 테스트 엔지니어가 지연 고장 테스트를 위해서 새로운 TMS 테스트 패턴을 새로이 숙지하여야 하고, 테스트 클럭과 시스템 클럭에 따라 패턴이 달라지므로 테스트를 복잡하고 난해하게 하는 문제점이 있다. 레이트 업데이트 또한 1149.1 바운더리 스캔 래퍼의 코어에서만 적용이 가능하고 다중 시스템 클럭을 지원할 수 없는 문제점이 있다.

도 9는 At-speed Boundary-scan Interconnect Testing의 주 회로인 얼리 캡쳐 제어 레지스터(Early Capture Control Register : ECCR)와 얼리 캡쳐 래치(Early Capture Latch : ECL)가 1149.1 바운더리 스캔의 칩에 적용되어 있는 회로도이다. 이 방식은 UpdateDR 동작이 일어난 1 시스템 클럭 후 ECCR에서 얼리 캡쳐 신호가 0이 되도록 하여 지연 고장 테스트를 수행할 수 있도록 하였다. 각각의 칩에 ECCR을 추가하면 그 연결선의 시스템 클럭에 해당되는 얼리 캡쳐 신호를 생성할 수 있으므로 다중 시스템 클럭일 경우에도 가능하다. 그러나 이 방식 또한 모든 입력 셀을 변경하여야 하며, 지연 고장 테스트를 위해 ECCR을 셋업해주는 ECCR_SETUP이라는 명령을 추가하여 ECCR을 셋업한 후에 테스트를 수행해야만 하므로 테스트 시 번거로운 문제점들이 있다. 그리고 역시 IEEE 1149.1 바운더리 스캔 래퍼를 가진 칩이나 코어에서만 해당되는 내용이며 이종 코아 간의 연결선 지연 테스트에는 사용될 수 없는 문제점이 있다.

본 발명은 상술한 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 그 목적은 시스템 온 칩의 표준(IEEE 1149.1)으로 채택되어 있는 탭제어기를 이용하여 연결선 지연 고장 테스트 시 인가(Update) 동작에서 캡쳐(Capture) 동작까지 1 시스템 클럭이 소요되도록 함으로써 실질적으로 연결선 지연 고장 테스트가 가능하며, 특히 이종의 코아 사이에서도 연결선 테스트 및 연결선 지연 테스트가 가능하고, 복수의 시스템 클럭을 사용하는 다중 시스템 클럭을 지원할 수 있는 다중 시스템 클럭 및 이종 코어를 포함하는 시스템 온 칩용 연결선 지연 고장 테스트 제어기를 제공하는데 있다.

상기 목적을 달성하기 위해 본 발명은,

외부로부터 입력된 시스템 클럭, 테스트 클럭, 테스트 모드 선택신호를 이용하여, 복수개의 코아를 포함하는 시스템 온 칩에서 상기 코아 간의 연결선 지연 고장을 테스트하는 연결선 지연 고장 테스트 제어기에 있어서,

상기 테스트 클럭 및 테스트 모드 선택신호를 입력받아 IEEE 1149.1 표준에 따른 코아 간 연결선 테스트를 위한 복수개의 신호를 출력하는 탭제어부;

상기 테스트 클럭 및 테스트 모드 선택신호를 입력받아 상기 탭제어부의 상태를 판별할 수 있으며, 연결선 지연 고장 테스트가 시작되면 Capture_DR 상태가 시작되는 시점부터 그 후속 상태에서 상기 테스트 클럭의 하강에지까지 1을 출력하고 나머지 경우에는 0을 출력하는 제1 인에이블 신호 및 Update_DR 상태가 시작되는 시점부터 Capture_DR 상태가 종료되는 시점까지 1을 출력하고 나머지 경우에는 0을 출력하는 제2 인에이블 신호를 생성하는 인에이블 신호 생성부;

상기 시스템 클럭 및 제1 인에이블 신호를 입력받으며, 초기상태에서 0을 출력하다가 상기 제1 인에이블 신호가 1을 출력한 이후 상기 시스템 클럭의 첫 번째 상승 에지에서 1을 출력하고, 상기 제1 인에이블 신호가 0이 출력되면 초기상태로 돌아가는 Late_Update_DR 신호를 생성하는 제1 제어신호 생성부;

상기 시스템 클럭 및 제1 인에이블 신호를 입력받으며, 초기상태에서 1을 출력하다가 상기 제1 인에이블 신호가 1을 출력한 이후 상기 시스템 클럭의 첫 번째 상승 에지에서 0을 출력하고, 그 다음 상승 에지에서 1을 출력하는 sck_DR 신호를 생성하는 제2 제어신호 생성부;

상기 제2 인에이블 신호가 1인 경우 상기 Late_Update_DR 신호를, 0인 경우 상기 탭제어부의 UpdateDR 신호를 선택적으로 출력하는 제1 멀티플렉서; 및

상기 제1 인에이블 신호가 1인 경우 상기 sck_DR 신호를, 0인 경우 상기 탭제어부의 ClockDR 신호를 선택적으로 출력하는 제2 멀티플렉서를 포함하여,

연결선 지연 고장 테스트가 실행되면, 상기 탭제어기의 Capture_DR 상태 내에서, 업데이트가 발생하는 상기 Late_Update_DR 신호의 상승에지와 캡쳐가 발생하 는 상기 sck_DR 신호의 상승에지가 한 시스템 클럭 내에 발생하는 것을 특징으로 하는 연결선 지연 고장 테스트 제어기를 제공한다.

본 발명의 일실시형태에서, 상기 탭제어부는, 상기 복수개의 코아 중 IEEE 1149.1을 따르는 임의의 코아에 포함될 수 있으며, 상기 인에이블 신호 생성부는 연결선 지연 고장 테스트가 진행 중인지를 판별하기 위한 지연 고장 테스트 판별 신호를 입력받을 수 있다.

바람직하게, 본 발명은, 상기 테스트 클럭, 상기 탭제어부의 출력 신호, 제1 및 제2 멀티플렉서의 출력신호를 입력받아 IEEE P1500에 따른 코어를 테스트하기 위한 신호로 변환하는 래퍼 인터페이스 포트 제어부를 더 포함하는 것을 특징으로 한다.

이 때, 상기 래퍼 인터페이스 포트 제어부는, 상기 탭제어부의 ShiftIR 신호와 ShiftDR 신호를 OR 게이트를 통해 결합한 ShiftWR 신호; 상기 탭제어부의 UpdateIR 신호와 상기 제1 멀티플렉스의 출력 신호를 OR 게이트를 통해 결합한 UpdateWR 신호; 상기 탭제어부의 리셋(Reset) 신호, 선택(Select) 신호를 각각 그대로 출력한 WRSTN 및 SelectWIR 신호; 상기 탭제어부의 ClockIR, ShiftIR, ShiftDR 신호 및 상기 제2 멀티플렉서의 출력신호를 조합하여 Capture_IR 상태 및 Capture_DR 상태인 경우 1의 값을 갖고, 나머지 경우 0을 갖는 CaptureWR 신호; 및 상기 탭제어부의 Capture_DR 상태일 경우 상기 테스트 클럭 및 ClockDR 신호를 멀 티플렉싱한 WRCK 신호를 생성할 수 있다.

특히, 상기 CaptureWR 신호는, 상기 탭제어부의 ClockIR 신호가 0인 상태일 때 ShiftIR 신호의 하강에지에서 상승에지가 발생하고, 한 테스트 클럭동안 '1'의 값을 유지한 후 하강에지가 발생하는 신호이거나, 상기 제2 멀티플렉서의 출력 신호가 '0'인 상태일 때 ShiftDR 신호의 하강에지에서 상승에지가 발생하며 한 테스트 클럭동안 '1'의 값을 유지한 후 하강에지가 발생하는 신호일 수 있다.

본 발명은 복수개의 시스템 클럭을 사용하는 시스템 온 칩에 채용될 수 있다. 본 발명에 따른 다중 시스템 클럭을 갖는 코아들 간의 연결선 지연 고장 테스트 제어기는,

외부로부터 입력된 n개의 시스템 클럭, 테스트 클럭, 테스트 모드 선택신호를 이용하여, 복수개의 코아를 포함하는 시스템 온 칩에서 상기 코아 간의 연결선 지연 고장을 테스트하는 연결선 지연 고장 테스트 제어기에 있어서,

상기 제1 인에이블 신호 및 상기 n개의 시스템 클럭을 하나씩 입력받으며, 초기상태에서 0을 출력하다가 상기 제1 인에이블 신호가 1을 출력한 이후 상기 입력받은 시스템 클럭의 첫 번째 상승 에지에서 1을 출력하고, 상기 제1 인에이블 신호가 0이 출력되면 초기상태로 돌아가는 각 시스템 클럭에 따른 Late_Update_DR 신호를 생성하는 n개의 제1 제어신호 생성부;

상기 제1 인에이블 신호 및 상기 n개의 시스템 클럭 각각을 입력받으며, 초기상태에서 1을 출력하다가 상기 제1 인에이블 신호가 1을 출력한 이후 상기 입력받은 시스템 클럭의 첫 번째 상승 에지에서 0을 출력하고, 그 다음 상승 에지에서 1을 출력하는 각 시스템 클럭에 따른 sck_DR 신호를 생성하는 n개의 제2 제어신호 생성부;

상기 제2 인에이블 신호가 1인 경우 상기 각 시스템 클럭에 따른 Late_Update_DR 신호를, 0인 경우 상기 탭제어부의 UpdateDR 신호를 선택적으로 출력하는 n개의 제1 멀티플렉서; 및

상기 제1 인에이블 신호가 1인 경우 상기 각 시스템 클럭에 따른 sck_DR 신호를, 0인 경우 상기 탭제어부의 ClockDR 신호를 선택적으로 출력하는 n개의 제2 멀티플렉서를 포함하여,

연결선 지연 고장 테스트가 실행되면, 상기 탭제어기의 Capture_DR 상태 내에서, 업데이트가 발생하는 상기 각 시스템 클럭에 따른 Late_Update_DR 신호의 상승에지와 캡쳐가 발생하는 상기 각 시스템 클럭에 따른 sck_DR 신호의 상승에지가 한 시스템 클럭 내에 발생하는 것을 특징으로 한다.

더하여, 본 발명은 전술한 연결선 지연 고장 테스트 제어기를 구비한 시스템 온 칩을 제공한다. 본 발명에 따른 시스템 온 칩은 앞서 기술한 연결선 지연 고장 테스트 제어기; 및 상기 연결선 지연 고장 테스트 제어기로부터 연결선 지연 고장을 위한 신호를 제공받는 복수개의 이종코아를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 연결선 지연 고장 테스트 제어기 및 이를 구비한 시스템 온 칩을 보다 상세하게 설명하기로 한다.

도 10은 본 발명에 따른 연결선 지연 고장 테스트 제어기의 일례를 도시한 블록 구성도이다. 도 10을 참조하면, 본 발명에 따른 연결선 지연 고장 테스트 제어기(100)는, 탭제어부(140); 인에이블 신호 생성부(110); 제1 제어신호 생성부(120); 제2 제어신호 생성부(130); 제1 멀티플렉서(150); 및 제2 멀티플렉서(160)를 포함하여 구성된다.

상기 탭제어부(140)는, 테스트 클럭 및 테스트 모드 선택신호를 입력받아 IEEE 1149.1 표준에 따른 코아 간 연결선 테스트를 위한 복수개의 신호를 출력한다. 탭제어부(140)에서 출력되는 신호는 상기 표 1에 상세하게 기재하였으므로 설명은 생략하기로 한다.

상기 인에이블 신호 생성부(110)는 상기 테스트 클럭 및 테스트 모드 선택신호를 입력받아 상기 탭제어부(140)의 상태를 판별할 수 있으며, 연결선 지연 고장 테스트가 시작되면 Capture_DR 상태가 시작되는 시점부터 그 후속 상태에서 상기 테스트 클럭의 하강에지까지 1을 출력하고 나머지 경우에는 0을 출력하는 제1 인에이블 신호(cap_EN) 및 Update_DR 상태가 시작되는 시점부터 Capture_DR 상태가 종료되는 시점까지 1을 출력하고 나머지 경우에는 0을 출력하는 제2 인에이블 신호(updr_EN)를 생성한다.

상기 제1 인에이블 신호(cap_EN)는 0의 값을 가지다가 연결선 지연 고장 테스트가 시작되면 Capture_DR 상태에서부터 그 후속 상태에서 테스트 클럭의 하강에지까지 1값을 가진다. Update_DR 상태를 거친 후의 Capture_DR 상태만 인에이블되도록 하여 테스트 패턴 입력 시의 Capture_DR 상태에서는 불필요한 동작이 일어나지 않도록 하였다. 상기 제1 인에이블 신호(cap_EN)는 상기 제1 제어신호 생성부(120) 및 제2 제어신호 생성부(130)의 인에이블 신호가 되며, 상기 제2 멀티플렉서(160)가 상기 제2 제어신호 생성부(130)에서 생성된 신호로 상기 탭제어부(140)의 ClockDR 신호를 대체하도록 하는 선택 신호가 된다.

상기 제2 인에이블 신호(updr_EN)는 0값을 가지다가 연결선 지연 고장 테스트 시에 테스트패턴이 입력된 후의 Update_DR 상태부터 Capture_DR 상태까지만 1값을 가진다. 상기 제2 인에이블 신호(updr_EN)는 연결선 지연 고장 테스트 시에 상기 탭제어부(140)의 UpdateDR 신호 대신 상기 제1 제어신호 생성부에서 생성된 제 어신호를 선택하게 하는 선택 신호가 된다.

상기 제1 제어신호 생성부(120)는 시스템 클럭 및 제1 인에이블 신호를 입력받으며, 초기상태에서 0을 출력하다가 상기 제1 인에이블 신호가 1을 출력한 이후 상기 시스템 클럭의 첫 번째 상승 에지에서 1을 출력하고, 상기 제1 인에이블 신호가 0이 출력되면 초기상태로 돌아가는 Late_Update_DR 신호를 생성한다. 또한, 제2 제어신호 생성부(130)는 시스템 클럭 및 제1 인에이블 신호를 입력받으며, 초기상태에서 1을 출력하다가 상기 제1 인에이블 신호가 1을 출력한 이후 상기 시스템 클럭의 첫 번째 상승 에지에서 0을 출력하고, 그 다음 상승 에지에서 1을 출력하는 sck_DR 신호를 생성한다. 상기 Late_Update_DR 신호 및 sck_DR 신호는 연결선 지연 고장 테스트 시 상기 탭제어부(140)의 UpdateDR 신호 및 ClockDR 신호를 각각 대체하는 신호이다.

본 발명에서, 한 시스템 클럭 내에서 업데이트 및 캡쳐가 발생하도록 하기 위한 기본 개념은 탭제어부(140)의 Capture_DR 상태에서 시스템 클럭에 맞춰 업데이트와 캡쳐를 위한 신호를 생성하는 것이다. 도 11은 본 발명에 따른 연결선 지연 테스트 제어기에서 생성되는 신호의 파형을 도시한 것으로, 상기 제1 제어신호 생성부(120)에서 생성되는 late_update_DR 신호와 상기 제2 제어신호 생성부(130)에서 생성되는 sck_DR 신호는 연결선 지연 고장 테스트 시 상기 탭제어부(140)의 UpdateDR 신호 및 ClockDR 신호를 각각 대체하는 신호이다.

도 10 및 도 11을 참조하여 각 구성요소의 동작을 설명하면, 상기 제1 제어 신호 생성부(120)와 제2 제어신호 생성부(130)는 모두 각각 시스템 클럭의 상승에지 때 상태천이를 하는 유한상태기로서, 상기 인에이블 신호 생성부에서 생성된 제1 인에이블 신호(cap_EN)(S13)가 1이 되기 전까지는 초기상태로서, late_update_DR 신호(S14)는 0을 출력시키고 sck_DR(S15)은 1을 출력시킨다. 지속적으로 제1 인에이블 신호(cap_EN)(S13)의 값을 체크하고 있다 그 값이 1이 되면 그 값을 인식한 첫 시스템 클럭(SCK)(S12)의 상승에지에 late_update_DR(S14)의 값을 1 출력하며, sck_DR(S15)의 값은 0으로 다운시킨 뒤 바로 다음 시스템 클럭(S12) 상승에지에 1로 다시 올라간다.

상기 제1 멀티플렉서(150)는 상기 제2 인에이블 신호(updr_EN)가 1인 경우 상기 Late_Update_DR 신호를, 0인 경우 상기 탭제어부의 UpdateDR 신호를 선택적으로 출력하며, 상기 제2 멀티플렉서(160)는 상기 제1 인에이블 신호(cap_EN)가 1인 경우 상기 sck_DR 신호를, 0인 경우 상기 탭제어부의 ClockDR 신호를 선택적으로 출력한다.

도 12는 상기 인에이블 신호 생성부(110)에서 생성되는 제1 및 제2 인에이블 신호의 파형을 도시한 파형도이다. 도 12를 참조하면, 제2 인에이블 신호(updr_EN)(S23)가 Update_DR 상태에서부터 1의 값을 가지게 됨으로써 그 이후에 나오는 탭제어기의 Update_DR은 무시되고 연결선 지연 고장 테스트를 위한 late-update-DR이 선택되어 질 수 있는 걸 볼 수 있다.

상기에 설명된 바와 같이 제1 제어신호 생성부(120)와 제2 제어신호 생성부(130)는 시스템 클럭에 의해 상태가 천이되는 유한상태기이다. 제1 제어신호 생성 부(120)는 두 개의 상태를 가지고 있고, 제2 제어신호 생성부(130)는 블록은 세 개의 상태를 가질 수 있다. 도 13은 제1 제어신호 생성부(120)의 상태 천이도이고, 도 14는 제2 제어신호 생성부(130)의 상태 천이도이다. 제1 제어신호 생성부(120)와 제2 제어신호 생성부(130) 모두 제1 인에이블 신호(cap_EN) 값을 체크하다 제1 인에이블 신호(cap_EN)가 유효한 값이 되면 다음 상태로 천이된다. 이 때 제1 제어신호 생성부(120)는 late_update_DR을 0에서 1로 올리고 제2 제어신호 생성부(130)는 sck_DR을 1에서 0으로 변경시킨다. 그 다음 제1 제어신호 생성부(120)는 제1 인에이블 신호(cap_EN)가 0이 될 때까지 계속 LUPDR 상태에 있고 제2 제어신호 생성부(130)는 신호에 상관없이 바로 1 시스템 클럭 후에 상태를 변경시키면서 0으로 되어 있던 sck_DR 신호를 1로 변경시켜 준다. 이렇게 함으로써 update부터 capture까지 1 시스템 클럭 소요된다. 이 때 업데이트 래치에는 Update_DR의 상승에지만이 래치를 동작시키므로 cap_EN이 0이 될 때까지 late_update_DR 신호가 1로 유지되어 있어도 상관이 없다.

이와 같이, 본 발명의 연결선 지연 고장 테스트 제어기에 따르면, 연결선 지연 고장 테스트가 진행되는 경우, 제1 제어신호 생성부 및 제2 제어신호 생성부에 각각 생성된 late_update_DR 신호 및 sck_DR 신호를 탭제어부의 UpdateDR 신호 및 ClockDR 신호 대신 사용함으로써 Capture_DR 상태 내에서 업데이트와 캡쳐가 발생할 수 있게 된다. 즉 한 시스템 클럭 내에서 업데이트와 캡쳐가 발생함으로써 연결선의 지연 고장을 테스트 할 수 있게 된다.

또한, 본 발명은 제1 및 제2 제어신호 생성부를 구비하여 새로운 late_update_DR 신호 및 sck_DR를 생성함으로써, IEEE 1149.1에 적용된 탭제어기 내부 구조를 변형하지 않고서 연결선 지연 고장 테스트를 수행할 수 있다.

본 발명은 P1500을 따르는 이종 코아에 적용되기 위해, 도 10에 도시된 연결선 지연 테스트 제어기에서 출력되는 제어신호를 P1500 코아에 적합한 제어신호로 변환하는 래퍼 인터페이스 포트 제어부를 더 포함할 수 있다. 도 15는 도 10의 탭제어부(140), 제1 및 제2 멀티플렉서(150, 160)의 출력신호를 입력받아 P1500 코아에 적합한 제어신호로 변환하는 래퍼 인터페이스 포트 제어부(500)를 도시한다.

상기 래퍼 인터페이스 포트 제어부(500)에서 생성되는 P1500 코아용 제어신호는 다음과 같다. ShiftWR 신호는, 상기 탭제어부의 ShiftIR 신호와 ShiftDR 신호를 OR 게이트를 통해 결합한 신호이다. UpdateWR 신호는 상기 탭제어부의 UpdateIR 신호와 상기 제1 멀티플렉스의 출력 신호를 OR 게이트를 통해 결합한 신호이다. WRSTN 및 SelectWIR 신호는 상기 탭제어부의 리셋(Reset) 신호, 선택(Select) 신호를 각각 그대로 출력한 신호이다. CaptureWR 신호는 상기 탭제어부의 ClockIR, ShiftIR, ShiftDR 신호 및 상기 제2 멀티플렉서의 출력신호를 조합하여 Capture_IR 상태 및 Capture_DR 상태인 경우 1의 값을 갖고, 나머지 경우 0을 갖는 신호이다. WRCK 신호는 상기 탭제어부의 Capture_DR 상태일 경우 상기 테스트 클럭 및 ClockDR 신호를 멀티플렉싱한 신호이다.

특히, 상기 CaptureWR 신호는, 상기 탭제어부의 ClockIR 신호가 0인 상태일 때 ShiftIR 신호의 하강에지에서 상승에지가 발생하고, 한 테스트 클럭동안 '1'의 값을 유지한 후 하강에지가 발생하는 신호이거나, 상기 제2 멀티플렉서의 출력 신호가 '0'인 상태일 때 ShiftDR 신호의 하강에지에서 상승에지가 발생하며 한 테스트 클럭동안 '1'의 값을 유지한 후 하강에지가 발생하는 신호이다.

한편, 본 발명은, 다중 시스템 클럭을 갖는 시스템 온 칩에서 쉽게 적용될 수 있는 특징을 갖는다. 도 16은 다중 시스템 클럭을 갖는 시스템 온 칩에 적용될 수 있는 연결선 지연 고장 테스트 제어기를 도시한다. 도 16을 참조하면, 다중 시스템 클럭을 갖는 시스템 온 칩에 적용되는 연결선 지연 고장 테스트 제어기는, 상기 테스트 클럭 및 테스트 모드 선택신호를 입력받아 IEEE 1149.1 표준에 따른 코아 간 연결선 테스트를 위한 복수개의 신호를 출력하는 탭제어부; 상기 테스트 클럭 및 테스트 모드 선택신호를 입력받아 상기 탭제어부의 상태를 판별할 수 있으며, 연결선 지연 고장 테스트가 시작되면 Capture_DR 상태가 시작되는 시점부터 그 후속 상태에서 상기 테스트 클럭의 하강에지까지 1을 출력하고 나머지 경우에는 0을 출력하는 제1 인에이블 신호 및 Update_DR 상태가 시작되는 시점부터 Capture_DR 상태가 종료되는 시점까지 1을 출력하고 나머지 경우에는 0을 출력하는 제2 인에이블 신호를 생성하는 인에이블 신호 생성부; 상기 제1 인에이블 신호 및 상기 n개의 시스템 클럭을 하나씩 입력받으며, 초기상태에서 0을 출력하다가 상기 제1 인에이블 신호가 1을 출력한 이후 상기 입력받은 시스템 클럭의 첫 번째 상승 에지에서 1을 출력하고, 상기 제1 인에이블 신호가 0이 출력되면 초기상태로 돌아 가는 각 시스템 클럭에 따른 Late_Update_DR 신호를 생성하는 n개의 제1 제어신호 생성부; 상기 제1 인에이블 신호 및 상기 n개의 시스템 클럭 각각을 입력받으며, 초기상태에서 1을 출력하다가 상기 제1 인에이블 신호가 1을 출력한 이후 상기 입력받은 시스템 클럭의 첫 번째 상승 에지에서 0을 출력하고, 그 다음 상승 에지에서 1을 출력하는 각 시스템 클럭에 따른 sck_DR 신호를 생성하는 n개의 제2 제어신호 생성부; 상기 제2 인에이블 신호가 1인 경우 상기 각 시스템 클럭에 따른 Late_Update_DR 신호를, 0인 경우 상기 탭제어부의 UpdateDR 신호를 선택적으로 출력하는 n개의 제1 멀티플렉서; 및 상기 제1 인에이블 신호가 1인 경우 상기 각 시스템 클럭에 따른 sck_DR 신호를, 0인 경우 상기 탭제어부의 ClockDR 신호를 선택적으로 출력하는 n개의 제2 멀티플렉서를 포함하여 구성된다.

도 16을 살펴보면, 다중 시스템 클럭을 갖는 시스템 온 칩에 적용되는 연결선 지연 고장 테스트 제어기는, 도 10에 도시된 연결선 지연 고장 테스트 제어기에서 시스템 클럭에 의해 late_update_DR 신호 및 sck_DR 신호를 각각 생성하는 제1 제어신호 생성부 및 제2 제어신호 생성부를 시스템 클럭의 개수에 따라 추가한 형태를 갖는다. 즉, 본 발명은 시스템 클럭에 따라 탭제어기의 UpdateDR 신호 및 ClockDR 신호를 대체하는 late_update_DR 신호 및 sck_DR를 생성하기 위한 제1 및 제2 제어신호 생성부를 따로 구비하므로, 시스템 온 칩에서 사용되는 시스템 클럭의 개수에 따라 상기 제1 및 제2 제어신호 생성부를 증가시킴으로써 간단하게 다중 시스템 클럭을 갖는 시스템 온 칩에 적용될 수 있다.

도 17은 본 발명에 따른 연결선 지연 고장 테스트 제어기가 적용된 이종 코아를 갖는 시스템 온 칩의 일례를 도시한다. 도 17에 도시된 시스템 온 칩(700)은, IEEE 1149.1을 따르는 하나의 코어(710)와 P1500을 따르는 두 개의 코어(720, 730)를 포함하며, 이를 점검하기 위한 연결선 지연 고장 테스트 제어기(740)를 포함한다. 상기 연결선 지연 고장 테스트 제어기(740)는 도 10에 도시된 기본적인 연결선 지연 고장 테스트 제어기(741)에 P1500에 따른 코어를 제어하기 위한 신호를 생성하는 래퍼 인터페이스 포트 제어부(742)를 부가적으로 구비한 형태를 갖는다. 상기 IEEE 1149.1을 따르는 코어(710)에는 상기 도 10에 도시된 기본적인 연결선 지연 고장 테스트 제어기(741)에서 출력되는 신호가 입력되고, P1500을 따르는 두 개의 코어(720, 730)에는 상기 래퍼 인터페이스 포트 제어부(742)에서 변환 출력된 신호가 입력되면서 연결선 지연 고장 테스트를 진행하게 된다. 한편, IEEE 1149.1을 따르는 하나의 코어(710)는 내부에 탭제어부를 구비하고 있으므로, 코어 내부의 탭제어부를 상기 도 10에 도시된 기본적인 연결선 지연 고장 테스트 제어기(711)로 변경하여 사용할 수도 있다.

도 18 및 도 19는, 도 17에 도시된 시스템 온 칩에서 연결선 지연 고장 테스트를 진행한 시뮬레이션 결과를 도시한 파형도이다. 도 18은 두 개의 연결선 모두 같은 시스템 클럭을 사용했을 시의 검증 시뮬레이션 결과이고 도 19는 각각 다른 시스템 클럭을 사용했을 시의 검증 시뮬레이션 결과이다.

먼저, 도 18을 참조하면, 도 17의 P1500을 따르는 두 개의 코아(720, 730)의 연결선에 실어준 값이(test pattern) 1 시스템 클럭만에 제대로 전달된 것을 TDO로 통해 나온 테스트 결과를 보고 알 수 있다. 이 때 그 신호의 전달이 즉 인가 동작부터 캡쳐 동작까지가 1 시스템 클럭 소요되는 것을 확인할 수 있다. 또한 CaptureWR 신호가 1로 되어 있는 동안 WRCK가 ClockDR과 멀티플렉싱 되어 인가 동작 후 1 시스템 클럭만에 제대로 캡쳐 동작을 하는 것을 이 시뮬레이션 파형도를 통해 확인할 수 있다.

다음으로, 도 19를 참조하면, 도 17의 P1500을 따르는 코아(720) 및 IEEE 1149.1을 따르는 코아(710) 사이의 연결선은 시스템 클럭 1로 동작되고, 또 다른 P1500을 따르는 코아(730) 및 IEEE 1149.1을 따르는 코아(710) 사이의 연결선은 시스템 클럭 2로 동작되도록 하여 실험해본 결과이다. 시뮬레이션 결과를 통해 각각의 시스템 클럭에 따라서 1 시스템 클럭만에 인가 동작부터 캡쳐 동작이 일어나는 것을 확인할 수 있다.

이상의 검증을 통하여 본 발명이 다중 시스템 클럭과 이종 코아를 가진 시스템 온 칩 환경에서 지연 고장 점검 테스트를 제대로 수행하는 것을 확인할 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.

이상에서 설명한 바와 같이, 본 발명에 따르면, 연결선 지연 고장 테스트 제어기를 시스템 온 칩에 직접 적용 시 탭제어부에 몇 가지 구성요소만을 추가하면 되므로 시스템 온 칩 설계 시 최소한의 회로변경이 가능한 효과가 있다.

또한, 본 발명에 따르면, 회로변경 시 시스템 온 칩 내에 원래 탭제어부가 존재하는 경우 그 탭제어부를 그대로 이용하여 연결선 지연 고장 점검 테스트 제어기를 구성할 수 있으므로 코아를 재사용할 수 있는 효과가 있다.

또한, 본 발명에 따르면, IEEE 1149.1과 호환성을 유지하여 쉽게 테스트를 수행할 수 있고 P1500과 같은 이종코아가 존재하는 시스템 온 칩에서도 래퍼 인터페이스 포트 제어부만을 추가함으로써 간단하게 테스트를 수행할 수 있는 효과가 있다.

나아가, 다중 시스템 클럭을 가진 시스템 온 칩에서도 각각의 시스템 클럭 수에 따라 쉽게 확장하여 사용할 수 있으므로, 다중 시스템 클럭을 사용한 시스템 온 칩에서도 지연 고장에 관한 테스트를 간단하게 수행할 수 있는 우수한 효과가 있다.

Claims

외부로부터 입력된 시스템 클럭, 테스트 클럭, 테스트 모드 선택신호를 이용하여, 복수개의 코아를 포함하는 시스템 온 칩에서 상기 코아 간의 연결선 지연 고장을 테스트하는 연결선 지연 고장 테스트 제어기에 있어서,

상기 테스트 클럭 및 테스트 모드 선택신호를 입력받아 IEEE 1149.1 표준에 따른 코아 간 연결선 테스트를 위한 복수개의 신호를 출력하는 탭제어부;

상기 테스트 클럭 및 테스트 모드 선택신호를 입력받아 상기 탭제어부의 상태를 판별할 수 있으며, 연결선 지연 고장 테스트가 시작되면 Capture_DR 상태가 시작되는 시점부터 그 후속 상태에서 상기 테스트 클럭의 하강에지까지 1을 출력하고 나머지 경우에는 0을 출력하는 제1 인에이블 신호 및 Update_DR 상태가 시작되는 시점부터 Capture_DR 상태가 종료되는 시점까지 1을 출력하고 나머지 경우에는 0을 출력하는 제2 인에이블 신호를 생성하는 인에이블 신호 생성부;

상기 시스템 클럭 및 제1 인에이블 신호를 입력받으며, 초기상태에서 0을 출력하다가 상기 제1 인에이블 신호가 1을 출력한 이후 상기 시스템 클럭의 첫 번째 상승 에지에서 1을 출력하고, 상기 제1 인에이블 신호가 0이 출력되면 초기상태로 돌아가는 Late_Update_DR 신호를 생성하는 제1 제어신호 생성부;

상기 시스템 클럭 및 제1 인에이블 신호를 입력받으며, 초기상태에서 1을 출력하다가 상기 제1 인에이블 신호가 1을 출력한 이후 상기 시스템 클럭의 첫 번째 상승 에지에서 0을 출력하고, 그 다음 상승 에지에서 1을 출력하는 sck_DR 신호를 생성하는 제2 제어신호 생성부;

상기 제2 인에이블 신호가 1인 경우 상기 Late_Update_DR 신호를, 0인 경우 상기 탭제어부의 UpdateDR 신호를 선택적으로 출력하는 제1 멀티플렉서; 및

상기 제1 인에이블 신호가 1인 경우 상기 sck_DR 신호를, 0인 경우 상기 탭제어부의 ClockDR 신호를 선택적으로 출력하는 제2 멀티플렉서를 포함하여,

연결선 지연 고장 테스트가 실행되면, 상기 탭제어기의 Capture_DR 상태 내에서, 업데이트가 발생하는 상기 Late_Update_DR 신호의 상승에지와 캡쳐가 발생하는 상기 sck_DR 신호의 상승에지가 한 시스템 클럭 내에 발생하는 것을 특징으로 하는 연결선 지연 고장 테스트 제어기.
제1항에 있어서,

상기 탭제어부는, 상기 복수개의 코아 중 IEEE 1149.1을 따르는 코아에 포함된 것을 특징으로 하는 연결선 지연 고장 테스트 제어기.
제1항에 있어서,

상기 인에이블 신호 생성부는 연결선 지연 고장 테스트가 진행 중인지를 판별하기 위한 지연 고장 테스트 판별 신호를 입력받는 것을 특징으로 하는 연결선 지연 고장 테스트 제어기.
제1항에 있어서,

상기 테스트 클럭, 상기 탭제어부의 출력 신호, 제1 및 제2 멀티플렉서의 출력신호를 입력받아 IEEE P1500에 따른 코어를 테스트하기 위한 신호로 변환하는 래퍼 인터페이스 포트 제어부를 더 포함하는 것을 특징으로 하는 연결선 지연 고장 테스트 제어기.
제4항에 있어서, 상기 래퍼 인터페이스 포트 제어부는,

상기 탭제어부의 ShiftIR 신호와 ShiftDR 신호를 OR 게이트를 통해 결합한 ShiftWR 신호;

상기 탭제어부의 UpdateIR 신호와 상기 제1 멀티플렉스의 출력 신호를 OR 게이트를 통해 결합한 UpdateWR 신호;

상기 탭제어부의 리셋(Reset) 신호, 선택(Select) 신호를 각각 그대로 출력한 WRSTN 및 SelectWIR 신호;

상기 탭제어부의 ClockIR, ShiftIR, ShiftDR 신호 및 상기 제2 멀티플렉서의 출력신호를 조합하여 Capture_IR 상태 및 Capture_DR 상태인 경우 1의 값을 갖고, 나머지 경우 0을 갖는 CaptureWR 신호; 및

상기 탭제어부의 Capture_DR 상태일 경우 상기 테스트 클럭 및 ClockDR 신호를 멀티플렉싱한 WRCK 신호를 생성하는 것을 특징으로 하는 연결선 지연 고장 테스트 제어기.
제5항에 있어서, 상기 CaptureWR 신호는,

상기 탭제어부의 ClockIR 신호가 0인 상태일 때 ShiftIR 신호의 하강에지에서 상승에지가 발생하고, 한 테스트 클럭동안 '1'의 값을 유지한 후 하강에지가 발생하는 신호이거나, 상기 제2 멀티플렉서의 출력 신호가 '0'인 상태일 때 ShiftDR 신호의 하강에지에서 상승에지가 발생하며 한 테스트 클럭동안 '1'의 값을 유지한 후 하강에지가 발생하는 신호인 것을 특징으로 하는 연결선 지연 고장 테스트 제어기.
외부로부터 입력된 n개의 시스템 클럭, 테스트 클럭, 테스트 모드 선택신호를 이용하여, 복수개의 코아를 포함하는 시스템 온 칩에서 상기 코아 간의 연결선 지연 고장을 테스트하는 연결선 지연 고장 테스트 제어기에 있어서,

상기 테스트 클럭 및 테스트 모드 선택신호를 입력받아 IEEE 1149.1 표준에 따른 코아 간 연결선 테스트를 위한 복수개의 신호를 출력하는 탭제어부;

상기 테스트 클럭 및 테스트 모드 선택신호를 입력받아 상기 탭제어부의 상태를 판별할 수 있으며, 연결선 지연 고장 테스트가 시작되면 Capture_DR 상태가 시작되는 시점부터 그 후속 상태에서 상기 테스트 클럭의 하강에지까지 1을 출력하고 나머지 경우에는 0을 출력하는 제1 인에이블 신호 및 Update_DR 상태가 시작되는 시점부터 Capture_DR 상태가 종료되는 시점까지 1을 출력하고 나머지 경우에는 0을 출력하는 제2 인에이블 신호를 생성하는 인에이블 신호 생성부;

상기 제1 인에이블 신호 및 상기 n개의 시스템 클럭을 하나씩 입력받으며, 초기상태에서 0을 출력하다가 상기 제1 인에이블 신호가 1을 출력한 이후 상기 입력받은 시스템 클럭의 첫 번째 상승 에지에서 1을 출력하고, 상기 제1 인에이블 신 호가 0이 출력되면 초기상태로 돌아가는 각 시스템 클럭에 따른 Late_Update_DR 신호를 생성하는 n개의 제1 제어신호 생성부;

상기 제1 인에이블 신호 및 상기 n개의 시스템 클럭 각각을 입력받으며, 초기상태에서 1을 출력하다가 상기 제1 인에이블 신호가 1을 출력한 이후 상기 입력받은 시스템 클럭의 첫 번째 상승 에지에서 0을 출력하고, 그 다음 상승 에지에서 1을 출력하는 각 시스템 클럭에 따른 sck_DR 신호를 생성하는 n개의 제2 제어신호 생성부;

상기 제2 인에이블 신호가 1인 경우 상기 각 시스템 클럭에 따른 Late_Update_DR 신호를, 0인 경우 상기 탭제어부의 UpdateDR 신호를 선택적으로 출력하는 n개의 제1 멀티플렉서; 및

상기 제1 인에이블 신호가 1인 경우 상기 각 시스템 클럭에 따른 sck_DR 신호를, 0인 경우 상기 탭제어부의 ClockDR 신호를 선택적으로 출력하는 n개의 제2 멀티플렉서를 포함하여,

연결선 지연 고장 테스트가 실행되면, 상기 탭제어기의 Capture_DR 상태 내에서, 업데이트가 발생하는 상기 각 시스템 클럭에 따른 Late_Update_DR 신호의 상승에지와 캡쳐가 발생하는 상기 각 시스템 클럭에 따른 sck_DR 신호의 상승에지가 한 시스템 클럭 내에 발생하는 것을 특징으로 하는 연결선 지연 고장 테스트 제어기.
제1항 내지 제8항 중 어느 한 항에 기재된 연결선 지연 고장 테스트 제어기; 및

상기 연결선 지연 고장 테스트 제어기로부터 연결선 지연 고장을 위한 신호를 제공받는 복수개의 이종코아를 포함하는 시스템 온 칩.