KR100778854B1

KR100778854B1 - 씨모스 이미지 센서 및 그 제조방법

Info

Publication number: KR100778854B1
Application number: KR1020050133165A
Authority: KR
Inventors: 임근혁
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2005-12-29
Filing date: 2005-12-29
Publication date: 2007-11-22
Anticipated expiration: 2025-12-29
Also published as: US20070152291A1; KR20070070530A; US7842985B2; CN1992316A; CN100555648C

Abstract

본 발명은 핑거(finger)형 트랜스퍼 트랜지스터의 게이트 전극을 형성함과 동시에 포토 다이오드 영역과 포토 다이오드 영역 사이에 플로팅 확산 영역을 형성함으로써 플로팅 확산 영역의 포화를 방지하여 동작의 신뢰성을 향상시키도록 한 씨모스 이미지 센서 및 그 제조방법에 관한 것으로서, 포토다이오드 영역에서 생성된 전자를 플로팅 확산 영역으로 전달하는 트랜지스터를 갖는 이미지 센서에 있어서, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 형성되는 소자 격리막과, 상기 반도체 기판의 액티브 영역에 일정한 간격을 갖고 게이트 절연막을 개재하여 형성되는 제 1, 제 2 게이트 전극과, 상기 제 1, 제 2 게이트 전극 사이의 반도체 기판 표면내에 형성되는 플로팅 확산 영역과, 상기 플로팅 확산 영역을 사이에 두고 상기 반도체 기판 표면내에 형성되는 제 1, 제 2 포토다이오드 영역을 포함하여 구성됨을 특징으로 한다.

이미지 센서, 포토 다이오드, 트랜스퍼 트랜지스터, 플로팅 확산 영역

Description

씨모스 이미지 센서 및 그 제조방법{CMOS image sensor and method for manufacturing the same}

도 1은 종래 기술에 의한 3Tr,1PD 구조를 갖는 CMOS 이미지 센서의 등가 회로도

도 2는 종래 기술에 의한 3Tr,1PD 구조를 갖는 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도

도 3은 종래 기술에 의한 4Tr,1PD 구조를 갖는 CMOS 이미지 센서의 등가 회로도

도 4는 종래 기술에 의한 4Tr,1PD 구조를 갖는 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도

도 5는 도 4의 Ⅱ-Ⅱ'선에 따른 CMOS 이미지 센서를 나타낸 단면도

도 6은 종래 기술에 의한 CMOS 이미지 센서에서 트랜스퍼 트랜지스터의 동작을 설명하기 위한 도면

도 7은 본 발명에 의한 4Tr,1PD 구조를 갖는 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃

도 8은 도 7의 Ⅵ-Ⅵ'선에 따른 본 발명에 의한 CMOS 이미지 센서를 나타낸 단면도

도 9a 내지 도 9d는 본 발명에 의한 CMOS 이미지 센서의 제조방법을 나타낸 공정 단면도

도 10a 및 도 10b는 본 발명에 의한 CMOS 이미지 센서를 구성하는 트랜스퍼 트랜지스터의 동작을 설명하기 위한 도면

도 11a는 본 발명에 의한 3Tr,1PD 구조를 갖는 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃

도 11b는 도 11a의 Ⅶ-Ⅶ'선에 따른 본 발명에 의한 CMOS 이미지 센서를 나타낸 단면도

도 12a 내지 도 12c는 본 발명에 의한 CMOS 이미지 센서를 구성하는 리셋 트랜지스터의 동작을 설명하기 위한 도면

도면의 주요 부분에 대한 부호의 설명

101 : 반도체 기판 102 : 소자 격리막

103 : 게이트 절연막 104a,104b : 제 1, 제 2 게이트 전극

105 : 제 1 감광막 106a,106b : 제 1, 제 2 포토다이오드 영역

107 : 절연막 측벽 108 : 제 2 감광막

109 : 플로팅 확산 영역

본 발명은 씨모스 이미지 센서(CMOS image sensor)에 관한 것으로, 특히 이 미지 센서의 동작 신뢰성을 향상시키도록 한 씨모스 이미지 센서 및 그 제조방법에 관한 것이다.

일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스 이미지 센서(Image Sensor)로 구분된다.

상기 전하 결합 소자(charge coupled device: CCD)는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(Vertical charge coupled device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal charge coupled device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 증폭기(Sense Amplifier)를 구비하여 구성된 것이다.

그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다.

또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.

최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서 로서 씨모스 이미지 센서가 주목을 받고 있다.

상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다.

즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.

상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 비교적 적은 전력 소모, 비교적 적은 포토공정 스텝 수에 따른 단순한 제조공정 등과 같은 장점을 갖는다.

또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다.

따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.

한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.

도 1은 종래 기술에 의한 3Tr,1PD 구조를 갖는 CMOS 이미지 센서의 등가 회로도이고, 도 2는 종래 기술에 의한 3Tr,1PD 구조를 갖는 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도이다.

도 1에 도시된 바와 같이, 1개의 포토다이오드(PD; Photo Diode)와 3개의 nMOS 트랜지스터(T1, T2, T3)로 구성된다. 상기 포토다이오드(PD)의 캐소드는 제 1 nMOS 트랜지스터(T1)의 드레인 및 제 2 nMOS 트랜지스터(T2)의 게이트에 접속되어 있다.

그리고, 상기 제 1, 제 2 nMOS 트랜지스터(T1, T2)의 소오스는 모두 기준 전압(VR)이 공급되는 전원선에 접속되어 있고, 제 1 nMOS 트랜지스터(T1)의 게이트는 리셋신호(RST)가 공급되는 리셋선에 접속되어 있다.

또한, 제 3 nMOS 트랜지스터(T3)의 소오스는 상기 제 2 nMOS 트랜지스터의 드레인에 접속되고, 상기 제 3 nMOS 트랜지스터(T3)의 드레인은 신호선을 통하여 판독회로(도면에는 도시되지 않음)에 접속되고, 상기 제 3 nMOS 트랜지스터(T3)의 게이트는 선택 신호(SLCT)가 공급되는 열 선택선에 접속되어 있다.

따라서, 상기 제 1 nMOS 트랜지스터(T1)는 리셋(reset) 트랜지스터(30)로 칭하고, 제 2 nMOS 트랜지스터(T2)는 소스 플로어(source follower) 트랜지스터(40), 제 3 nMOS 트랜지스터(T3)는 선택(select) 트랜지스터(50)(Sx)로 칭한다.

도 2에 도시한 바와 같이, 액티브 영역(10)이 정의되어 액티브 영역(10) 중 폭이 넓은 부분에 1개의 포토다이오드(20)가 형성되고, 상기 나머지 부분의 액티브 영역(10)에 각각 오버랩되는 3개의 트랜지스터(30, 40, 50)의 게이트 전극이 형성 된다.

여기서, Rx는 리셋 트랜지스터(30)의 게이트 전압이고, Dx는 소스 플로어 트랜지스터(40)의 게이트 전압이고, Sx는 셀렉트 트랜지스터(50)의 게이트 전압이다.

또한, 상기 각 트랜지스터(30, 40, 50)의 액티브 영역(10)에는 각 트랜지스터의 소오스/드레인 영역이 형성된다.

따라서, 상기 리셋 트랜지스터(30)와 상기 소스 플로어 트랜지스터(40) 사이의 소오스/드레인 영역에는 전원전압의 입력단(Vin)이 접속되고, 상기 셀렉트 트랜지스터(50) 일측의 소오스/드레인 영역에는 전원전압의 출력단(Vout)에 접속된다.

상기에서 설명한 각 게이트 전극들은, 도면에는 도시되지 않았지만, 각 신호 라인에 연결되고, 상기 각 신호 라인들은 일측 끝단에 패드를 구비하여 외부의 구동회로에 연결된다.

한편, 상기 소스 플로어 트랜지스터(40)의 게이트 전극과 포토다이오드(20)는 도전성 금속라인(E)에 의해 전기적으로 연결되어 있다.

상기와 같이 구성된 3Tr,1PD 구조를 갖는 CMOS 이미지 센서에서 리셋 트랜지스터(30)는 외부Vin의 포텐셜(potential)을 포토다이오드(20)에 인가하는 역할을 한다. 이후 포토다이오드(20)에서 발생된 포텐셜을 직접적으로 소스 플로어 트랜지스터(40)로 전달된다.

즉, 리셋 트랜지스터(30)는 일반적인 트랜지스터와는 달리 일방향성이다(도 2에서 화살표). 상기 리셋 트랜지스터(30)를 통해 외부의 포텐셜이 포토다이오드(PD)(20)에 인가되고, 추후 상기 포토다이오드(20)의 포텐셜 변화는 금속라인(E)의 경로를 통하여 바로 셀렉트 트랜지스터(50)에 전달된다.

따라서 가장 좋은 리셋 트랜지스터(30)의 특징은 리셋 트랜지스터의 "on"시 Vin을 포토다이오드(PD)에 잘 전달하고, "off"시 포토다이오드(PD)의 포텐셜을 잘 차단하는 것이다.

또한, 종래 기술에 의한 4Tr,1PD 구조를 갖는 CMOS 이미지 센서의 단위화소에 대한 레이아웃(lay-out)을 살펴보면 다음과 같다.

도 3은 종래 기술에 의한 4Tr,1PD 구조를 갖는 CMOS 이미지 센서의 등가 회로도이고, 도 4는 종래 기술에 의한 4Tr,1PD 구조를 갖는 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃이다.

도 3 및 도 4에 도시한 바와 같이, 1개의 포토다이오드(PD)와 4개의 MOS트랜지스터로 구성된 단위 화소(Unit Pixel)를 도시한 회로도로서, 액티브 영역(10)이 정의되어 액티브 영역(10) 중 폭이 넓은 부분에 1개의 포토다이오드(20)가 형성되고,빛을 받아 광전하를 생성하는 포토다이오드(Photo Diode : PD)(20)와, 상기 포토다이오드(PD)(20)에서 모아진 광전하를 플로팅 확산영역(Floating Diffusion : FD)으로 운송하기 위한 트랜스퍼 트랜지스터(70)와, 원하는 값으로 플로팅 확산영역(FD)의 전위를 셋팅하고 전하를 배출하여 플로팅 확산영역(FD)을 리셋시키기 위한 리셋 트랜지스터(30)와, 소스 플로어 버퍼 증폭기(Source Follow Buffer Amplifier) 역할을 하는 소스 플로어 트랜지스터(40) 및 스위칭(Switching) 역할로 어드레싱(Addressing)할 수 있도록 하는 셀렉트 트랜지스터(50)로 구성된다. 단위 화소 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드(load) 트랜지스터 (60)가 형성되어 있다.

여기서, 상기 4개의 트랜지스터들의 각각은 트랜스퍼 트랜지스터(70), 리셋 트랜지스터(30), 소스 플로어 트랜지스터(40) 및 셀렉트 트랜지스터(50)이다. 그리고, 상기 각 단위 화소(100)의 출력단(Vout)에는 로드 트랜지스터(60)가 전기적으로 연결된다.

여기서, 미설명 부호 Tx는 트랜스퍼 트랜지스터(70)의 게이트 전압이고, Rx는 리셋 트랜지스터(30)의 게이트 전압이고, Dx는 소스 플로어 트랜지스터(40)의 게이트 전압이고, Sx는 셀렉트 트랜지스터(50)의 게이트 전압이다.

상기와 같이 구성된 4T형 씨모스 이미지 센서의 리셋 트랜지스터는 전술한 3T형 씨모스 이미지 센서의 리셋 트랜지스터와 동일한 역할을 한다.

도 5는 도 4의 Ⅱ-Ⅱ'선에 따른 CMOS 이미지 센서를 나타낸 단면도이다.

도 5에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판(61)의 소자 분리 영역에 형성되는 소자 격리막(62)과, 상기 소자 격리막(62)에 의해 격리된 반도체 기판(61)의 액티브 영역상의 일정 영역에 게이트 절연막(63)을 개재하여 형성되는 게이트 전극(64)과, 상기 게이트 전극(64) 일측의 반도체 기판(61) 표면내에 형성되는 포토다이오드 영역(65)과, 상기 게이트 전극(64) 타측의 반도체 기판(61) 표면내에 형성되는 플로팅 확산 영역(66)과, 상기 게이트 전극(64)의 양측면에 형성되는 절연막 측벽(67)을 포함하여 구성된다.

도 6은 종래 기술에 의한 CMOS 이미지 센서에서 트랜스퍼 트랜지스터의 동작을 설명하기 위한 도면이다.

종래 기술에 의한 CMOS 이미지 센서의 동작은 도 6에서와 같이, 포토다이오드 영역(PD)(65)의 커패시터와 플로팅 확산 영역(FD)(66)의 커패시터에 따라 반응할 수 있는 빛의 양이 결정된다.

한편, 상기 포토다이오드 영역(PD)(65)을 통해 일정량 이상의 빛이 들어오면 플로팅 확산 영역(FD)(66)이 포화(saturation)되어 더 이상의 반응을 하지 못하게 되어 버리거나 아주 적은 양의 빛이 들어오면 생성되는 전자(e)의 양이 적어 잘 반응을 하지 못한다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 핑거(finger)형 트랜스퍼 트랜지스터의 게이트 전극을 형성함과 동시에 포토 다이오드 영역과 포토 다이오드 영역 사이에 플로팅 확산 영역을 형성함으로써 플로팅 확산 영역의 포화를 방지하여 동작의 신뢰성을 향상시키도록 한 씨모스 이미지 센서 및 그 제조방법을 제공하는데 그 목적이 있다.

상기와 같은 목적들 달성하기 위한 본 발명에 의한 씨모스 이미지 센서는 포토다이오드 영역에서 생성된 전자를 플로팅 확산 영역으로 전달하는 트랜지스터를 갖는 이미지 센서에 있어서, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 형성되는 소자 격리막과, 상기 반도체 기판의 액티브 영역에 일정한 간격을 갖고 게이트 절연막을 개재하여 형성되는 제 1, 제 2 게이트 전극과, 상기 제 1, 제 2 게이트 전극 사이의 반도체 기판 표면내에 형성되는 플로팅 확산 영역과, 상기 플로팅 확산 영역을 사이에 두고 상기 반도체 기판 표면내에 형성되는 제 1, 제 2 포토다이오드 영역을 포함하여 구성됨을 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서의 제조방법은 포토다이오드 영역에서 생성된 전자를 플로팅 확산 영역으로 전달하는 트랜지스터를 갖는 이미지 센서에 있어서, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 액티브 영역에 일정한 간격을 갖도록 게이트 절연막을 개재하여 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극의 사이를 마스킹하고 노출된 반도체 기판의 액티브 영역에 저농도 불순물 이온을 주입하여 서로 분리된 제 1, 제 2 포토다이오드 영역을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 사이의 반도체 기판에 고농도 불순물 이온을 주입하여 플로팅 확산 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 씨모스 이미지 센서 및 그 제조방법을 보다 상세히 설명하면 다음과 같다.

도 7은 본 발명에 의한 4Tr,1PD 구조를 갖는 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃이고, 도 8은 도 7의 Ⅵ-Ⅵ'선에 따른 본 발명에 의한 CMOS 이미지 센서를 나타낸 단면도이다.

도 7 및 도 8에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판(101)의 소자 분리 영역에 형성되는 소자 격리막(102)과, 상기 반도체 기판(101)의 액티브 영역에 일정한 간격을 갖고 게이트 절연막(103)을 개재하여 형성되는 제 1, 제 2 게이트 전극(104a,104b)과, 상기 제 1, 제 2 게이트 전극(104a,104b) 사이의 반도체 기판(101) 표면내에 형성되는 플로팅 확산 영역(109)과, 상기 플로팅 확산 영역(109)을 사이에 두고 상기 반도체 기판(101) 표면내에 형성되는 제 1, 제 2 포토다이오드 영역(106a,106b)과, 상기 제 1, 제 2 게이트 전극(104a,104b)의 양측면에 형성되는 절연막 측벽(107)을 포함하여 구성되어 있다.

여기서, 상기 제 1, 제 2 게이트 전극(104a,104b)의 CD는 서로 다르게 형성되고, 상기 제 1, 제 2 게이트 전극(104a,104b)의 일측 끝단들은 전기적으로 연결되어 핑거형 구조를 가지고 있다.

도 9a 내지 도 9d는 본 발명에 의한 CMOS 이미지 센서의 제조방법을 나타낸 공정 단면도이다.

도 9a에 도시한 바와 같이, 단결정 실리콘 등의 반도체 기판(101)에 소자간 격리를 위하여 소자 격리막(102)을 형성한다.

한편, 상기 반도체 기판(101)에 에피택셜(epitaxial) 공정으로 상기 반도체 기판(101)에 에피층(도시되지 않음)을 형성할 수도 있다.

여기서, 상기 에피층은 이후에 형성되는 포토다이오드 영역에서 공핍 영역(depletion region)을 크고 깊게 형성하는데, 이는 광전자를 모으기 위한 저전압 포토 다이오드의 능력을 증가시키고 나아가 광 감도를 향상시키기 위해서이다.

한편, 상기 반도체 기판(101)은 n형 기판에 p형 에피층을 형성할 수도 있다.

여기서, 도면에는 도시하지 않았지만 상기 소자 격리막(102)을 형성하는 방법을 설명하면 다음과 같다.

먼저, 반도체 기판위에 패드 산화막(pad oxide), 패드 질화막(pad nitride) 및 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 차례로 형성하고, 상기 TEOS 산화막위에 감광막을 형성한다.

이어, 액티브 영역과 소자 분리 영역을 정의하는 마스크를 이용하여 상기 감광막을 노광하고 현상하여 상기 감광막을 패터닝한다. 이때, 상기 소자 분리 영역의 감광막이 제거한다.

그리고 상기 패터닝된 감광막을 마스크로 이용하여 상기 소자 분리 영역의 패드 산화막, 패드 질화막 및 TEOS 산화막을 선택적으로 제거한다.

이어, 상기 패터닝된 패드 산화막, 패드 질화막 및 TEOS 산화막을 마스크로 이용하여 상기 소자 분리 영역의 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 그리고, 상기 감광막을 모두 제거한다.

이어, 상기 트렌치가 형성된 기판 전면에 희생 산화막(sacrifice oxide)을 얇게 형성하고, 상기 트렌치가 채워지도록 상기 기판에 O₃ TEOS막을 형성한다. 이 때 상기 희생 산화막은 상기 트렌치의 내벽에도 형성되며, 상기 O₃ TEOS막은 약 1000℃ 이상의 온도에서 진행된다.

이어, 상기 반도체 기판의 전면에, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 트렌치 영역에만 남도록 상기 O₃ TEOS막을 제거하여 상기 트렌치의 내부에 소자 격리막(102)을 형성한다. 이어, 상기 패드 산화막, 패드 질화막 및 TEOS 산화막을 제거한다.

이어, 상기 소자 격리막(102)이 형성된 반도체 기판(101)의 전면에 게이트 절연막(103)과 도전층(예를들면, 고농도 다결정 실리콘층)을 차례로 증착한다.

여기서, 상기 게이트 절연막(103)은 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수도 있다.

그리고 상기 도전층 및 게이트 절연막(103)을 선택적으로 제거하여 각 트랜지스터의 게이트 전극을 형성한다.

이때 상기 각 트랜지스터의 게이트 전극 중 트랜스퍼 트랜지스터의 게이트 전극은 핑거(finger) 타입으로 형성하는데, 도 7a에서와 같이 반도체 기판(101)의 액티브 영역을 가로지르면서 일정한 간격을 갖고 서로 다른 CD를 갖고 제 1, 제 2 게이트 전극(104a,104b)이 형성된다.

예를 들면, 상기 제 1 게이트 전극(104a)의 CD는 상기 제 2 게이트 전극(104b)의 1/2 정도이다. 즉, 상기 제 2 게이트 전극(104b)의 CD는 상기 제 1 게이트 전극(104a)의 CD보다 2배정도 크게 형성된다.

따라서 상기 제 1, 제 2 게이트 전극(104a,104b)의 CD 크기가 다르기 때문에 그에 따른 채널 길이도 역시 달라 트랜스퍼 트랜지스터에 전해지는 전압을 다르게 하여 빛이 약할 때는 높은 전압을 빛이 강할 때는 약한 전압을 주어 선택적으로 트랜스퍼 트랜지스터를 ON시킬 수 있다.

또한, 상기 트랜스퍼 트랜지스터에 가해지는 전압에 따라 출력 신호를 각각 다른 게인(gain)으로 증폭시킬 수도 있다.

한편, 상기 제 1, 제 2 게이트 전극(104a,104b)의 일측 끝단은 도 6에서와 같이 전기적으로 연결되어 핑거형 구조를 가지고 있다.

도 9b에 도시한 바와 같이, 상기 제 1, 제 2 게이트 전극(104a,104b)을 포함한 반도체 기판(101) 전면에 제 1 감광막(105)을 도포하고, 노광 및 현상 공정으로 상기 제 1 게이트 전극(104a)과 제 2 게이트 전극(104b) 사이의 반도체 기판(101)이 덮여지도록 패터닝한다.

그리고, 상기 패터닝된 제 1 감광막(105)을 마스크로 이용하여 상기 노출된 반도체 기판(101)의 액티브 영역에 저농도 n^-형 불순물 이온을 주입하여 제 1, 제 2 포토 다이오드 영역(106a,106b)을 형성한다.

여기서, 상기 제 1, 제 2 포토다이오드 영역(106a,106b)은 상기 제 1, 제 2 게이트 전극(104a,104b) 사이의 제외한 영역에 형성된다.

도 9c에 도시한 바와 같이, 상기 제 1 감광막(105)을 완전히 제거하고, 상기 반도체 기판(101)의 전면에 절연막을 형성한다.

여기서, 상기 절연막은 질화막 또는 TEOS 산화막으로 적층하여 형성하거나 단일층으로 형성할 수가 있다.

이어, 상기 절연막의 전면에 비등방성 식각(RIE)을 실시하여 상기 제 1, 제 2 게이트 전극(104a,104b)의 양측면에 절연막 측벽(107)을 형성한다.

이어, 상기 절연막 측벽(107)이 형성된 반도체 기판(101)의 전면에 제 2 감광막(108)을 도포하고, 노광 및 현상 공정으로 상기 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.

그리고, 상기 패터닝된 제 2 감광막(108)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 고농도 n⁺형 불순물 이온을 주입하여 소오스/드레인 불순물 영역을 형성한다.

이때 상기 제 1 게이트 전극(104a)과 제 2 게이트 전극(104b) 사이의 액티브 영역에는 트랜스퍼 트랜지스터의 소오스/드레인 불순물 영역 중 하나인 플로팅 확산 영역(109)이 형성된다.

즉, 본 발명에 의한 플로팅 확산 영역(109)은 제 1, 제 2 포토다이오드 영역(106a,106b) 사이에 형성되어 있다.

도 9d에 도시한 바와 같이, 상기 제 2 감광막(108)을 제거하고, 상기 반도체 기판(101)에 어닐링 공정을 실시하여 상기 반도체 기판(101)에 주입된 각종 불순물 이온을 확산시킨다.

도 10a 및 도 10b는 본 발명에 의한 CMOS 이미지 센서를 구성하는 트랜스퍼 트랜지스터의 동작을 설명하기 위한 도면이다.

도 10a 및 도 10b에 도시한 바와 같이, 트랜스퍼 트랜지스터의 게이트 전극을 핑거형으로 반도체 기판(101)에 일정한 간격을 갖는 제 1, 제 2 게이트 전극(104a,104b)이 형성되고, 상기 제 1, 제 2 게이트 전극(104a,104b) 사이의 반도체 기판(101) 표면내에는 플로팅 확산 영역(FD)(109)이 형성되어 있다.

그리고 상기 플로팅 확산 영역(109)의 양측에 제 1, 제 2 포토다이오드 영역(106a,106b)이 형성되어 있다.

따라서 본 발명의 CMOS 이미지 센서는 트랜스퍼 트랜지스터의 게이트 전극을 핑거형으로 형성하고, 포토다이오드 영역을 반으로 나누고 그 사이에 플로팅 확산 영역을 형성함으로써 저조도와 고조도에서의 반응을 모두 개선할 수 있다.

즉, 포토다이오드 영역을 둘로 나누어 저조도에서는 도 10a에서와 같이, 플로팅 확산 영역(FD)(109)은 제 1, 제 2 포토다이오드 영역(106a,106b)의 전자를 모두 읽어들어 더 많은 전자를 통해 신호를 읽을 수가 있다.

또한, 고조도에서는 도 10b에서와 같이, 플로팅 확산 영역(FD)(109)은 제 1, 제 2 포토다이오드 영역(104a,104b) 중 한쪽의 포토다이오드 영역에서만 읽어들여 플로팅 확산 영역(FD)이 빨리 포화되는 것을 방지할 수 있다.

도 11a는 본 발명에 의한 3Tr,1PD 구조를 갖는 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃이고, 도 11b는 도 11a의 Ⅶ-Ⅶ'선에 따른 본 발명에 의한 CMOS 이미지 센서를 나타낸 단면도이다.

도 11a 및 도 11b에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판(201)의 액티브 영역에 일정한 간격을 갖고 게이트 절연막(203)을 개재하여 형성되는 제 1, 제 2 게이트 전극(204a,204b)과, 상기 제 1, 제 2 게이트 전극(204a,204b) 사이의 반도체 기판(201) 표면내에 형성되는 플로팅 확산 영역(209)과, 상기 플로팅 확산 영역(209)을 사이에 두고 상기 반도체 기판(201) 표면내에 형성되는 포토다이오드 영역(216a, 216b)과, 상기 제 1, 제 2 게이트 전극(204a,204b)의 양측면에 형성되는 절연막 측벽(207)을 포함하여 구성되어 있다.

여기서, 상기 제 1, 제 2 게이트 전극(204a,204b)의 CD는 서로 다르게 형성 되고, 상기 제 1, 제 2 게이트 전극(204a,204b)의 일측 끝단들은 전기적으로 연결되어 핑거형 구조를 가지고 있다.

한편, 상기 제 1, 제 2 게이트 전극(204a,204b) 사이의 반도체 기판(201) 표면내에는 플로팅 확산 영역(FD)(209)은 1E13 ~ 1E14의 도즈량을 갖는 n형 불순물 이온이 주입된다.

즉, 핑거형 제 1, 제 2 게이트 전극(204a,204b) 사이에 1E13 ~ 1E14의 도즈량을 갖는 n형 불순물 이온을 도핑하여 채널이 항상 형성되어 있게 하며 정션 깊이(juction depth)는 얕게 형성시킴으로 채널은 항상 형성되어 있지만 Vdd로 가던 전자가 고여 있지 못하게 유지하여 종래와 같은 문제를 해결할 수 있다.

도 12a 내지 도 12c는 본 발명에 의한 CMOS 이미지 센서를 구성하는 리셋 트랜지스터의 동작을 설명하기 위한 도면이다.

도 12a 내지 도 12c에 도시한 바와 같이, 리셋 트랜지스터의 게이트 전극을 핑거형으로 반도체 기판(201)에 일정한 간격을 갖는 제 1, 제 2 게이트 전극(204a,204b)이 형성되고, 상기 제 1, 제 2 게이트 전극(204a,204b) 사이의 반도체 기판(201) 표면내에는 플로팅 확산 영역(FD)(209)이 형성되어 있다.

그리고 상기 반도체 기판(201)의 액티브 영역 중 가장 넓은 영역에 포토다이오드 영역(216a, 216b)이 형성되어 있다.

따라서 리셋 트랜지스터의 on-off 때의 에너지 프로파일은 off할 경우 포토다이오드 영역 쪽이 빨리 채널이 끊기게 되어 포토다이오드 영역 쪽으로 가는 전자들을 제거할 수 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 상세히 설명한 바와 같은 본 발명에 따른 씨모스 이미지 센서 및 그 제조방법에 있어서 다음과 같은 효과가 있다.

첫째, 트랜스퍼 트랜지스터의 게이트 전극을 핑거형으로 형성하고, 포토다이오드 영역을 반으로 나누고 그 사이에 플로팅 확산 영역을 형성함으로써 저조도와 고조도에서의 반응을 모두 개선할 수 있다.

둘째, 플로팅 확산 영역의 포화 레벨을 높여 줄 수 있어 더 큰 빛에서도 동작이 가능하며 결과적으로 동작 범위를 향상시킬 수 있다.

셋째, 리셋 트랜지스터의 게이트 전극을 핑거형으로 형성함으로써 리셋 트랜지스터를 off할 경우 포토다이오드 영역 쪽이 빨리 채널이 끊기게 되어 포토다이오드 영역 쪽으로 가는 전자들을 제거할 수 있다.

Claims

포토다이오드 영역에서 생성된 전자를 플로팅 확산 영역으로 전달하는 트랜스퍼 트랜지스터 및 포토다이오드 영역 쪽으로 가는 전자를 제거하는 리셋 트랜지스터를 갖는 이미지 센서에 있어서,

상기 트랜스퍼 트랜지스터의 게이트 전극이 핑거형이고, 상기 포토다이오드 영역 사이에 플로팅 확산 영역이 형성됨을 특징으로 하는 씨모스 이미지 센서.
삭제
포토다이오드 영역에서 생성된 전자를 플로팅 확산 영역으로 전달하는 트랜지스터를 갖는 이미지 센서에 있어서,

액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 형성되는 소자 격리막과,

상기 반도체 기판의 액티브 영역에 일정한 간격을 갖고 게이트 절연막을 개재하여 형성되는 제 1, 제 2 게이트 전극과,

상기 제 1, 제 2 게이트 전극 사이의 반도체 기판 표면내에 형성되는 플로팅 확산 영역과,

상기 플로팅 확산 영역을 사이에 두고 상기 반도체 기판 표면내에 형성되는 제 1, 제 2 포토다이오드 영역을 포함하여 구성됨을 특징으로 하는 씨모스 이미지 센서.
제 3 항에 있어서, 상기 제 1, 제 2 게이트 전극의 CD는 서로 다른 것을 특징으로 하는 씨모스 이미지 센서.
제 3 항에 있어서, 상기 제 2 게이트 전극은 상기 제 1 게이트 전극의 CD보다 2배 크게 형성됨을 특징으로 하는 씨모스 이미지 센서.
제 3 항에 있어서, 상기 제 1, 제 2 게이트 전극에 전해지는 전압을 다르게 하는 것을 특징으로 하는 씨모스 이미지 센서.
제 3 항에 있어서, 상기 제 1, 제 2 게이트 전극의 일측 끝단은 전기적으로 연결되어 있는 것을 특징으로 하는 씨모스 이미지 센서.
포토다이오드 영역에서 생성된 전자를 플로팅 확산 영역으로 전달하는 트랜지스터를 갖는 이미지 센서에 있어서,

반도체 기판의 액티브 영역에 일정한 간격을 갖고 게이트 절연막을 개재하여 일측이 전기적으로 연결되어 핑거형 구조를 갖고 형성되는 제 1, 제 2 게이트 전극과,

상기 제 1, 제 2 게이트 전극 사이 및 그 일측의 반도체 기판 표면내에 형성 되는 플로팅 확산 영역과,

상기 플로팅 확산 영역을 제외한 상기 반도체 기판의 액티브 영역에 형성되는 포토다이오드 영역을 포함하여 구성됨을 특징으로 하는 씨모스 이미지 센서.
제 8 항에 있어서, 상기 트랜지스터는 리셋 트랜지스터인 것을 특징으로 하는 씨모스 이미지 센서.
제 8 항에 있어서, 상기 제 1, 제 2 게이트 전극 사이의 플로팅 디퓨전 영역은 1E13 ~ 1E14의 도즈량을 갖는 불순물 이온을 주입되어 있는 것을 특징으로 하는 씨모스 이미지 센서.
포토다이오드 영역에서 생성된 전자를 플로팅 확산 영역으로 전달하는 트랜지스터를 갖는 이미지 센서에 있어서,

액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 소자 격리막을 형성하는 단계;

상기 반도체 기판의 액티브 영역에 일정한 간격을 갖도록 게이트 절연막을 개재하여 제 1, 제 2 게이트 전극을 형성하는 단계;

상기 제 1, 제 2 게이트 전극의 사이를 마스킹하고 노출된 반도체 기판의 액티브 영역에 저농도 불순물 이온을 주입하여 서로 분리된 제 1, 제 2 포토다이오드 영역을 형성하는 단계;

상기 제 1, 제 2 게이트 전극 사이의 반도체 기판에 고농도 불순물 이온을 주입하여 플로팅 확산 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
제 11 항에 있어서, 상기 제 1, 제 2 게이트 전극의 CD는 서로 다르게 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
제 11 항에 있어서, 상기 제 1, 제 2 게이트 전극의 일측 끝단은 전기적으로 연결되어 핑거형으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.