KR101250158B1

KR101250158B1 - 시프트 레지스터, 그것을 구비한 주사 신호선 구동 회로 및 표시 장치

Info

Publication number: KR101250158B1
Application number: KR1020127011435A
Authority: KR
Inventors: 아끼히사 이와모또; 히데끼 모리이; 다까유끼 미즈나가; 게이 이꾸따
Original assignee: 샤프 가부시키가이샤
Priority date: 2009-11-04
Filing date: 2010-07-15
Publication date: 2013-04-05
Anticipated expiration: 2030-07-15
Also published as: US8519764B2; EP2498260A4; EP2498260B1; RU2012122770A; JP5127986B2; CN102598145A; BR112012011605A2; CN102598145B; KR20120080621A; RU2543312C2; US20120194489A1; EP2498260A1; WO2011055570A1; JPWO2011055570A1

Abstract

주사 신호선의 주사 순서의 절환이 가능한 시프트 레지스터를, 회로 면적의 증대, 소비 전류의 증대 및 화소 용량에의 충전 부족을 억제하면서 실현하는 것을 목적으로 한다. 　시프트 레지스터(410)를 구성하는 각 단은, 주사 신호의 전위를 제1 클럭(CKA)에 기초해서 상승시키기 위한 출력 제어용의 박막 트랜지스터와, 해당 박막 트랜지스터의 게이트 단자에 접속된 제1 노드의 전위를 전단/후단으로부터 출력되는 주사 신호에 기초해서 상승시키기 위한 2개의 박막 트랜지스터와, 제1 노드의 전위를 3단후 단/3단전 단으로부터 출력되는 주사 신호에 기초해서 저하시키기 위한 2개의 박막 트랜지스터를 구비한다. 시프트 레지스터(410)는, 홀수단째에 공급되는 2상의 클럭 신호(GCK1, GCK3)와 짝수단째에 공급되는 2상의 클럭 신호(GCK2, GCK4)로 이루어지는 위상이 90도씩 어긋난 4상의 클럭 신호에 기초해서 동작한다.

Description

시프트 레지스터, 그것을 구비한 주사 신호선 구동 회로 및 표시 장치{SHIFT REGISTER, SCANNING SIGNAL LINE DRIVE CIRCUIT PROVIDED WITH SAME, AND DISPLAY DEVICE}

본 발명은, 액티브 매트릭스형 표시 장치의 구동 회로에 설치되는 시프트 레지스터에 관한 것으로, 더욱 자세하게는 입력 신호를 쌍방향으로 시프트시킬 수 있는 시프트 레지스터에 관한 것이다.

최근, 표시 장치의 소형화, 저코스트화 등을 도모하기 위해, 화소 회로를 포함하는 표시부와 게이트 버스 라인(주사 신호선)을 구동하기 위한 게이트 드라이버를 동일한 기판 위에 형성하는 표시 장치의 개발이 진행되고 있다. 도 23은, 그러한 종래의 표시 장치의 게이트 드라이버의 한 구성예를 도시하는 블록도이다. 또한, 도 24는 게이트 드라이버를 구성하는 시프트 레지스터의 일단분의 구성예를 도시하는 회로도이다.

도 23에 도시한 바와 같이, 게이트 드라이버에는 복수단(게이트 버스 라인의 개수와 같은 단)의 시프트 레지스터(90)가 포함된다. 시프트 레지스터(90)의 각 단은, 각 시점에 있어서 2개의 상태(제1 상태 및 제2 상태) 중의 어느 한 상태로 되고, 해당 상태를 나타내는 신호를 주사 신호로서 출력하는 쌍안정 회로로 되어 있다. 이렇게, 시프트 레지스터(90)는 복수개의 쌍안정 회로(SR)로 구성된다. 각 쌍안정 회로(SR)에는, 2상의 클럭 신호(CKA(이하 「제1 클럭」이라고 한다) 및 CKB(이하 「제2 클럭」이라고 한다))를 각각 수취하기 위한 입력 단자와, 로우레벨의 전원 전압(VSS)을 수취하기 위한 입력 단자와, 세트 신호(SET)를 수취하기 위한 입력 단자와, 리셋 신호(RESET)를 수취하기 위한 입력 단자와, 주사 신호(GOUT)를 출력하기 위한 출력 단자가 설치된다. 각 단(쌍안정 회로)으로부터 출력되는 주사 신호(GOUT)는, 세트 신호로서 다음 단에 공급됨과 함께, 리셋 신호로서 전단에 공급된다.

쌍안정 회로는, 도 24에 도시한 바와 같이, 4개의 박막 트랜지스터(T91, T92, T93 및 T94)와, 캐패시터(C9)를 구비하고 있다. 또한, 이 쌍안정 회로는, 로우레벨의 전원 전압(VSS)용의 입력 단자 외에, 4개의 입력 단자(91~94)와 1개의 출력 단자(95)를 갖고 있다. 박막 트랜지스터(T91)의 소스 단자, 박막 트랜지스터(T92)의 드레인 단자 및 박막 트랜지스터(T93)의 게이트 단자는 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 「netA」라고 한다.

박막 트랜지스터(T91)에 대해서는, 게이트 단자 및 드레인 단자는 입력 단자(91)에 접속되고(즉, 다이오드 접속이 되고), 소스 단자는 netA에 접속된다. 박막 트랜지스터(T92)에 대해서는, 게이트 단자는 입력 단자(92)에 접속되고, 드레인 단자는 netA에 접속되고, 소스 단자는 전원 전압(VSS)에 접속된다. 박막 트랜지스터(T93)에 대해서는, 게이트 단자는 netA에 접속되고, 드레인 단자는 입력 단자(93)에 접속되고, 소스 단자는 출력 단자(95)에 접속된다. 박막 트랜지스터(T94)에 대해서는, 게이트 단자는 입력 단자(94)에 접속되고, 드레인 단자는 출력 단자(95)에 접속되고, 소스 단자는 전원 전압(VSS)에 접속된다. 캐패시터(C9)에 대해서는, 일단은 netA에 접속되고, 타단은 출력 단자(95)에 접속된다.

이상과 같은 구성으로, 시프트 레지스터(90)의 각 단(쌍안정 회로)은 다음과 같이 동작한다. 또한, 도 25는 이 시프트 레지스터(90)의 각 단의 동작을 설명하기 위한 타이밍차트이다. 입력 단자(93)에는, 1 수평 주사 기간 걸러 하이레벨이 되는 제1 클럭(CKA)이 공급된다. 입력 단자(94)에는, 제1 클럭(CKA)과는 위상이 180도 어긋난 제2 클럭(CKB)이 공급된다. 시점 t0 이전의 기간에는, netA의 전위 및 주사 신호(GOUT)의 전위(출력 단자(95)의 전위)는 로우레벨로 된다.

시점 t0가 되면, 입력 단자(91)에 세트 신호(SET)의 펄스가 공급된다. 박막 트랜지스터(T91)는 도 24에 도시한 바와 같이 다이오드 접속이 되므로, 이 세트 신호(SET)의 펄스에 의해 박막 트랜지스터(T91)는 온 상태로 되고, 캐패시터(C9)가 충전된다. 이에 의해, netA의 전위는 로우레벨로부터 하이레벨로 변화하고, 박막 트랜지스터(T93)는 온 상태로 된다. 여기서, 시점 t0 ~ 시점 t1의 기간 동안, 제1 클럭(CKA)은 로우레벨로 된다. 이 때문에, 이 기간 동안, 주사 신호(GOUT)는 로우레벨로 유지된다. 또한, 이 기간 중, 리셋 신호(RESET)는 로우레벨로 되므로, 박막 트랜지스터(T92)는 오프 상태로 유지된다. 이 때문에, 이 기간 동안에 netA의 전위가 저하하는 일은 없다.

시점 t1이 되면, 제1 클럭(CKA)이 로우레벨로부터 하이레벨로 변화한다. 이때, 박막 트랜지스터(T93)는 온 상태로 되어 있으므로, 입력 단자(93)의 전위의 상승과 함께 출력 단자(95)의 전위는 상승한다. 여기서, 도 24에 도시한 바와 같이, netA-출력 단자(95) 사이에는 캐패시터(C9)가 설치되어 있으므로, 출력 단자(95)의 전위의 상승과 함께 netA의 전위도 상승한다(netA가 부트스트랩(bootstrap)된다). 그 결과, 박막 트랜지스터(T93)에는 큰 전압이 인가되어, 주사 신호(GOUT)의 전위는, 제1 클럭(CKA)의 하이레벨 전위로까지 상승한다. 이에 의해, 이 쌍안정 회로의 출력 단자(95)에 접속되어 있는 게이트 버스 라인이 선택 상태로 된다. 또한, 시점 t1 ~ 시점 t2의 기간 동안, 제2 클럭(CKB)은 로우레벨로 된다. 이 때문에, 박막 트랜지스터(T94)는 오프 상태로 유지되므로, 이 기간 중에 주사 신호(GOUT)의 전위가 저하하는 일은 없다.

시점 t2가 되면, 제1 클럭(CKA)은 하이레벨로부터 로우레벨로 변화한다. 이에 의해, 입력 단자(93)의 전위의 저하와 함께 출력 단자(95)의 전위는 저하하고, 캐패시터(C9)를 거쳐 netA의 전위도 저하한다. 또한, 시점 t2에는, 입력 단자(92)에 리셋 신호(RESET)의 펄스가 공급된다. 이에 의해, 박막 트랜지스터(T92)는 온 상태로 된다. 그 결과, netA의 전위는 하이레벨로부터 로우레벨로 변화한다. 또한, 시점 t2에는, 제2 클럭(CKB)이 로우레벨로부터 하이레벨로 변화한다. 이에 의해, 박막 트랜지스터(T94)는 온 상태로 된다. 그 결과, 출력 단자(95)의 전위, 즉 주사 신호(GOUT)의 전위는 로우레벨로 된다.

이상과 같이 해서 각 단(쌍안정 회로)으로부터 출력된 주사 신호(GOUT)는, 도 23에 도시한 바와 같이, 세트 신호(SET)로서 다음 단에 공급된다. 이에 의해, 표시 장치에 설치되어 있는 복수개의 게이트 버스 라인이 1 수평 주사 기간씩 순차적으로 선택 상태로 되고, 1줄씩 화소 회로 내의 화소 용량에의 기입이 행하여진다.

전술한 바와 같은 표시 장치에 관한 것으로, 게이트 버스 라인의 주사 순서(주사 방향)의 절환을 가능하게 한 구성이 제안되어 있다. 도 26은, 미국 특허 제6,778,626호 명세서에 개시된 시프트 레지스터의 구성을 도시하는 블록도이다. 이 시프트 레지스터에서는, 각 단마다, 주사 순서를 절환하기 위한 회로(주사 순서에 따른 신호인 셀렉트 신호(SW)를 입력하기 위한 회로)(310, 312 및 314)가 설치된다. 그리고, 이들 회로(310, 312 및 314)에 공급되는 셀렉트 신호(SW)에 의해 주사 순서의 절환이 행해진다.

도 27은, 일본 특허 출원 공표 제2001-506044호 공보에 개시된 시프트 레지스터의 구성을 도시하는 블록도이다. 이 시프트 레지스터에서는, 각 단은, 전단 또는 다음 단으로부터 세트 신호가 공급되고, 전전단 또는 2단후 단으로부터 리셋 신호가 공급된다. 이렇게 구성함으로써, 주사 순서 절환용의 셀렉트 신호를 이용하는 일없이, 게이트 버스 라인의 주사 순서의 절환이 가능하게 된다.

또한, 게이트 버스 라인의 주사 순서의 절환을 가능하게 하는 목적으로서는, 다음과 같은 것을 들 수 있다. 예를 들면, 액정 표시 모듈이 출하하는 곳에서 유저에 의해 텔레비전에 조립될 경우에, 출하하는 곳에 따라 조립 방향이 상이한(예를 들면, 상하가 반대로 되는) 경우가 있다. 이러한 때 출하하는 곳에서 주사 순서의 절환이 가능하면, 유저가 원하는 화상 표시가 가능하게 된다. 또한, 거울에 비친 화상이 보이는 것처럼 한 텔레비전이 제안되고 있고, 주사 순서의 절환이 가능하면, 이용자는 거울에 비친 화면에서도 통상 상태의 화상을 볼 수 있게 된다.

특허 문헌 1: 미국 특허 제6,778,626호 명세서 특허 문헌 2: 일본 특허 출원 공표 제2001-506044호 공보

그런데, 미국 특허 제6,778,626호 명세서에 기재된 구성에 의하면, 전술한 바와 같이, 주사 순서를 절환하기 위한 회로(310, 312 및 314)가 시프트 레지스터의 각 단마다 필요해진다. 이 때문에, 회로 면적이나 소비 전류가 증대함과 아울러 코스트 상승도 초래하게 된다. 또한, 주사 순서를 절환하기 위한 회로(310, 312 및 314)에 대해서는 셀렉트 신호(SW)로 스위치의 절환이 행해지는 구성으로 되는바, 그러한 구성에 따르면, 표시 장치의 동작 중, 스위치를 구성하는 트랜지스터는 온 상태로 유지되게 된다. 이 때문에, 스위치로서 아몰퍼스 실리콘을 이용한 박막 트랜지스터 등이 채용되어 있을 경우, 고온 에이징 시에 트랜지스터의 임계값 전압의 시프트가 일어나고, 이상 동작이 생기는 경우가 있다. 따라서, 높은 신뢰성이 확보되지 않는다.

또한, 최근, 패널의 대형화나 고해상도화가 진행되고 있어서, 화소 용량에의 충전 부족을 방지하는 것이 과제로 된다. 이것에 관한 것으로, 일본의 특허 출원 공표 제2001-506044호 공보에 개시된 시프트 레지스터에 의하면, 복수의 게이트 버스 라인이 동시에 선택되는 기간은 없다(도 28 참조). 따라서, 예를 들면 순방향 주사 시에, k행째에 관한 충전이 행해지는 기간 동안에 (k+1)줄째에 예비적인 충전(프리차지)을 실시할 수 없다. 이 시프트 레지스터에서 프리차지를 가능하게 하기 위해서는, 6개 이상의 클럭 신호를 이용하는 구성으로 해야 한다.

그래서 본 발명은, 주사 신호선의 주사 순서의 절환이 가능한 시프트 레지스터를, 회로 면적의 증대, 소비 전류의 증대 및 화소 용량에의 충전 부족을 억제하면서 실현하는 것을 목적으로 한다.

본 발명의 제1 양태는, 제1 상태와 제2 상태를 갖고 서로 직렬로 접속된 복수의 쌍안정 회로를 포함하고, 상기 복수의 쌍안정 회로 중 홀수단째의 쌍안정 회로에 제1 클럭 신호 및 제2 클럭 신호로서 공급되는 2상의 클럭 신호와 상기 복수의 쌍안정 회로 중 짝수단째의 쌍안정 회로에 상기 제1 클럭 신호 및 상기 제2 클럭 신호로서 공급되는 2상의 클럭 신호를 포함하는 적어도 4상의 클럭 신호에 기초해서 상기 복수의 쌍안정 회로가 순차적으로 제1의 상태로 되는 시프트 레지스터로서,

각 쌍안정 회로는,

상기 제1 상태 또는 상기 제2 상태의 어느 한 상태를 나타내는 상태 신호를 출력하는 출력 노드와,

제2 전극에 상기 제1 클럭 신호가 공급되고, 상기 출력 노드에 제3 전극이 접속된 출력 제어용 스위칭 소자와,

해당 각 쌍안정 회로의 전단의 쌍안정 회로로부터 출력되는 상태 신호에 기초해서 상기 출력 제어용 스위칭 소자의 제1 전극에 접속된 제1 노드를 충전하기 위한 제1의 제1 노드 충전부와,

해당 각 쌍안정 회로의 다음단의 쌍안정 회로로부터 출력되는 상태 신호에 기초해서 상기 제1 노드를 충전하기 위한 제2의 제1 노드 충전부와, 해당 각 쌍안정 회로의 3단후 단의 쌍안정 회로로부터 출력되는 상태 신호에 기초해서 상기 제1 노드를 방전하기 위한 제1의 제1 노드 방전부와,

해당 각 쌍안정 회로의 3단전 단의 쌍안정 회로로부터 출력되는 상태 신호에 기초해서 상기 제1 노드를 방전하기 위한 제2의 제1 노드 방전부를 포함하는 것을 특징으로 한다.

본 발명의 제2 양태는, 본 발명의 제1 양태에 있어서,

상기 제1 클럭 신호와 상기 제2 클럭 신호는 서로 위상이 180도 어긋나 있는 것을 특징으로 한다.

본 발명의 제3 양태는, 본 발명의 제1 양태에 있어서,

상기 홀수단째의 쌍안정 회로에 공급되는 2상의 클럭 신호와 상기 짝수단째의 쌍안정 회로에 공급되는 2상의 클럭 신호는 각각 서로 위상이 90도 어긋나 있는 것을 특징으로 한다.

본 발명의 제4 양태는, 본 발명의 제1 양태에 있어서,

상기 제1 클럭 신호가 하이레벨로부터 로우레벨로 변화하는 타이밍과 상기 제2 클럭 신호가 로우레벨로부터 하이레벨로 변화하는 타이밍이 동일하며, 또한 상기 제1 클럭 신호가 로우레벨로부터 하이레벨로 변화하는 타이밍과 상기 제2 클럭 신호가 하이레벨로부터 로우레벨로 변화하는 타이밍이 동일한 것을 특징으로 한다.

본 발명의 제5 양태는, 본 발명의 제1 양태에 있어서,

상기 4상의 클럭 신호의 온 듀티(on duty)는 각각 50%로 되어 있는 것을 특징으로 한다.

본 발명의 제6 양태는, 본 발명의 제1 양태에 있어서,

각 쌍안정 회로에서, 상기 제1의 제1 노드 충전부는, 제1 전극 및 제2 전극에 해당 각 쌍안정 회로의 전단의 쌍안정 회로로부터 출력되는 상태 신호가 공급되고, 상기 제1 노드에 제3 전극이 접속된 제1 스위칭 소자를 포함하고,

상기 제2의 제1 노드 충전부는, 제1 전극 및 제2 전극에 해당 각 쌍안정 회로의 다음단의 쌍안정 회로로부터 출력되는 상태 신호가 공급되고, 상기 제1 노드에 제3 전극이 접속된 제2 스위칭 소자를 포함하고,

상기 제1의 제1 노드 방전부는, 제1 전극에 해당 각 쌍안정 회로의 3단후 단의 쌍안정 회로로부터 출력되는 상태 신호가 공급되고, 상기 제1 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제3 스위칭 소자를 포함하고,

상기 제2의 제1 노드 방전부는, 제1 전극에 해당 각 쌍안정 회로의 3단전 단의 쌍안정 회로로부터 출력되는 상태 신호가 공급되고, 상기 제1 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제4 스위칭 소자를 포함하는 것을 특징으로 한다.

본 발명의 제7 양태는, 본 발명의 제1 양태에 있어서,

각 쌍안정 회로는, 상기 제1 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제5 스위칭 소자와, 상기 제5 스위칭 소자의 제1 전극에 접속된 제2 노드의 전위를 상기 제2 클럭 신호와 상기 제1 노드의 전위에 기초해서 제어하는 제2 노드 제어부를 더 포함하는 것을 특징으로 한다.

본 발명의 제8 양태는, 본 발명의 제7 양태에 있어서, 상기 제2 노드 제어부는, 제1 전극 및 제2 전극에 상기 제2 클럭 신호가 공급되고, 상기 제2 노드에 제3 전극이 접속된 제6 스위칭 소자와, 상기 제1 노드에 제1 전극이 접속되고, 상기 제2 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제7 스위칭 소자를 포함하는 것을 특징으로 한다.

본 발명의 제9 양태는, 본 발명의 제1 양태에 있어서,

상기 홀수단째의 쌍안정 회로는, 상기 짝수단째의 쌍안정 회로에 공급되는 2상의 클럭 신호를 각각 제3 클럭 신호 및 제4 클럭 신호로서 수취하고,

상기 짝수단째의 쌍안정 회로는, 상기 홀수단째의 쌍안정 회로에 공급되는 2상의 클럭 신호를 각각 상기 제3 클럭 신호 및 상기 제4 클럭 신호로서 수취하고,

각 쌍안정 회로는,

상기 제1 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제8 스위칭 소자와,

상기 제8 스위칭 소자의 제1 전극에 접속된 제3 노드의 전위를 상기 제3 클럭 신호와 상기 제1 노드의 전위에 기초해서 제어하는 제3 노드 제어부와,

상기 제1 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제11 스위칭 소자와,

상기 제11 스위칭 소자의 제1 전극에 접속된 제4 노드의 전위를 상기 제4 클럭 신호와 상기 제1 노드의 전위에 기초해서 제어하는 제4 노드 제어부를 더 포함하는 것을 특징으로 한다.

본 발명의 제10 양태는, 본 발명의 제9 양태에 있어서,

상기 제3 노드 제어부는,

제1 전극 및 제2 전극에 상기 제3 클럭 신호가 공급되고, 상기 제3 노드에 제3 전극이 접속된 제9 스위칭 소자와,

상기 제1 노드에 제1 전극이 접속되고, 상기 제3 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제10 스위칭 소자를 포함하고,

상기 제4 노드 제어부는,

제1 전극 및 제2 전극에 상기 제4 클럭 신호가 공급되고, 상기 제4 노드에 제3 전극이 접속된 제12 스위칭 소자와,

상기 제1 노드에 제1 전극이 접속되고, 상기 제4 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제13의 스위칭 소자를 포함하는 것을 특징으로 한다.

본 발명의 제11 양태는, 본 발명의 제1 양태에 있어서,

상기 복수의 쌍안정 회로 중의 초단, 2단째 및 3단째의 쌍안정 회로에 포함되는 상기 제1 노드를 각각 상기 제2의 제1 노드 방전부에 의해 방전시키기 위한 3개의 초단측 제어 신호가 외부로부터 공급되고,

상기 복수의 쌍안정 회로 중의 최종단, 최종단의 전단 및 최종단의 전전단의 쌍안정 회로에 포함되는 상기 제1 노드를 각각 상기 제1의 제1 노드 방전부에 의해 방전시키기 위한 3개의 최종단측 제어 신호가 외부로부터 공급되는 것을 특징으로 한다.

본 발명의 제12 양태는, 본 발명의 제11 양태에 있어서,

상기 3개의 초단측 제어 신호 중 2개의 초단측 제어 신호가 1개의 신호에 의해 실현되고, 상기 3개의 최종단측 제어 신호 중 2개의 최종단측 제어 신호가 1개의 신호에 의해 실현되는 것을 특징으로 한다.

본 발명의 제13 양태는, 본 발명의 제12 양태에 있어서,

상기 복수의 쌍안정 회로 중의 초단, 2단째 및 3단째의 쌍안정 회로 각각에 서, 상기 제2의 제1 노드 충전부에 의해 상기 제1 노드가 충전된 후, 상기 제2의 제1 노드 방전부에 의해 상기 제1 노드가 방전될 때까지의 기간, 상기 제1 클럭 신호의 로우레벨로부터 하이레벨로의 변화가 억지되고,

상기 복수의 쌍안정 회로 중의 최종단, 최종단의 전단 및 최종단의 전전단의 쌍안정 회로 각각에서, 상기 제1의 제1 노드 충전부에 의해 상기 제1 노드가 충전된 후, 상기 제1의 제1 노드 방전부에 의해 상기 제1 노드가 방전될 때까지의 기간, 상기 제1 클럭 신호의 로우레벨로부터 하이레벨로의 변화가 억지되는 것을 특징으로 한다.

본 발명의 제14 양태는, 본 발명의 제1 양태에 있어서,

상기 복수의 쌍안정 회로 중의 초단, 2단째 및 3단째의 쌍안정 회로 중 어느 하나는, 제1 전극에 상기 초단측 제어 신호가 공급되고, 상기 출력 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제15 스위칭 소자를 포함하고,

상기 복수의 쌍안정 회로 중의 최종단, 최종단의 전단 및 최종단의 전전단의 쌍안정 회로 중 어느 하나는, 제1 전극에 상기 최종단측 제어 신호가 공급되고, 상기 출력 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제16 스위칭 소자를 포함하는 것을 특징으로 한다.

본 발명의 제15 양태는, 본 발명의 제1 양태에 있어서,

각 쌍안정 회로는, 제1 전극에 상기 제2 클럭 신호가 공급되고, 상기 출력 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제14 스위칭 소자를 더 포함하는 것을 특징으로 한다.

본 발명의 제16 양태는, 본 발명의 제1 양태에 있어서,

각 쌍안정 회로는, 상기 제1 노드에 일단이 접속되고, 상기 출력 노드에 타단이 접속된 캐패시터를 더 포함하는 것을 특징으로 한다.

본 발명의 제17 양태는, 본 발명의 제1 양태에 있어서,

각 쌍안정 회로는, 해당 각 쌍안정 회로의 2단후 또는 3단후 단의 쌍안정 회로로부터 출력되는 상태 신호가 제1 전극에 공급되고, 상기 출력 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제17 스위칭 소자와, 해당 각 쌍안정 회로의 2단전 또는 3단전 단의 쌍안정 회로로부터 출력되는 상태 신호가 제1 전극에 공급되고, 상기 출력 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제18 스위칭 소자를 더 포함하는 것을 특징으로 한다.

본 발명의 제18 양태는, 본 발명의 제1 양태에 있어서, 아몰퍼스 실리콘을 이용해서 형성되는 것을 특징으로 한다.

본 발명의 제19 양태는, 본 발명의 제1 양태에 있어서, 미결정 실리콘을 이용해서 형성되는 것을 특징으로 한다.

본 발명의 제20 양태는, 본 발명의 제1 양태에 있어서, 다결정 실리콘을 이용해서 형성되는 것을 특징으로 한다.

본 발명의 제21 양태는, 본 발명의 제1 양태에 있어서, 산화물 반도체를 이용해서 형성되는 것을 특징으로 한다.

본 발명의 제22 양태는, 표시부에 배치된 복수의 주사 신호선을 구동하는, 표시 장치의 주사 신호선 구동 회로로서,

본 발명의 제1 양태에 따른 시프트 레지스터를 구비하고,

상기 복수의 쌍안정 회로는, 상기 복수의 주사 신호선과 일대일로 대응하도록 설치되고,

각 쌍안정 회로는, 상기 출력 노드로부터 출력되는 상태 신호를 해당 각 쌍안정 회로에 대응하는 주사 신호선에 주사 신호로서 공급하는 것을 특징으로 한다.

본 발명의 제23 양태는, 표시 장치로서,

상기 표시부를 포함하고, 본 발명의 제22 양태에 따른 주사 신호선 구동 회로를 구비하는 것을 특징으로 한다.

본 발명의 제24 양태는, 본 발명의 제23 양태에 있어서,

상기 복수의 쌍안정 회로를 포함하는 시프트 레지스터가 상기 표시부의 일단 측 및 타단 측의 쌍방에 설치되는 것을 특징으로 한다.

본 발명의 제25 양태는, 본 발명의 제23 양태에 있어서,

상기 홀수단째의 쌍안정 회로는 상기 표시부의 일단 측에 설치되고, 상기 짝수단째의 쌍안정 회로는 상기 표시부의 타단 측에 설치되는 것을 특징으로 한다.

본 발명의 제1 양태에 따르면, 시프트 레지스터의 각 단(쌍안정 회로)에는, 출력 노드의 전위(해당 각 단으로부터 출력되는 상태 신호의 전위)를 제어하는 출력 제어용 스위칭 소자의 제1 전극(전형적으로는 게이트 전극)에 접속된 제1 노드를 충전하기 위한 신호로서, 전단으로부터 출력되는 상태 신호와 다음단으로부터 출력되는 상태 신호가 공급되고, 제1 노드를 방전하기 위한 신호로서, 3단전 단으로부터 출력되는 상태 신호와 3단후 단으로부터 출력되는 상태 신호가 공급된다. 즉, 시프트 레지스터의 각 단으로부터 출력되는 상태 신호는, 전단 및 다음단의 제1 노드를 충전하기 위해서 기능함과 함께, 3단전 단 및 3단후 단의 제1 노드를 방전하기 위해서 기능한다. 또한, 출력 제어용 스위칭 소자의 제2 전극(전형적으로는 드레인 전극)에는, 하이레벨의 전위와 로우레벨의 전위를 주기적으로 반복하는 제1 클럭 신호가 공급된다. 이 때문에, 최초로 시프트 레지스터의 초단에 있어서 제1 노드의 충전이 행해졌을 때는, 순방향의 순서(「초단으로부터 최종단」의 순서)로, 시프트 레지스터의 각 단으로부터 출력되는 상태 신호가 제1의 상태로 된다. 한편, 최초로 시프트 레지스터의 최종단에 있어서 제1 노드의 충전이 행해졌을 때는, 역방향의 순서(「최종단으로부터 초단」의 순서)로, 시프트 레지스터의 각 단으로부터 출력되는 상태 신호가 제1의 상태로 된다. 이렇게, 시프트 방향을 절환하기 위해서 종래 필요했던 구성(「셀렉트 신호로 스위치의 절환을 행하는 구성」, 「셀렉트 신호를 위한 구동 회로나 신호 배선」등)을 구비하는 일없이, 시프트 방향의 절환이 가능한 시프트 레지스터가 실현된다. 이 때문에, 예를 들면 표시 장치에 있어서 주사 신호선의 주사 순서가 절환 가능한 구성으로 하는 경우에, 회로 면적의 증대·소비 전류의 증대·코스트의 상승 등이 억제된다. 또한, 주사 순서(시프트 방향)를 절환하기 위한 스위치가 불필요해지므로, 고온 에이징 시의 스위치(트랜지스터)의 임계값 전압의 시프트에 기인하는 오동작의 발생이 억제된다.

본 발명의 제2 양태에 따르면, 본 발명의 제1 양태와 마찬가지의 효과가 얻어진다.

본 발명의 제3 양태에 따르면, 홀수단째에 공급되는 2상의 클럭 신호와 짝수단째에 공급되는 2상의 클럭 신호는 각각 서로 위상이 90도 어긋나게 된다. 이 때문에, 화소 용량에의 충전 시간이 균일화되어, 충전차에 기인하는 표시 불량의 발생이 억제된다.

본 발명의 제4 양태에 따르면, 제1 클럭 신호의 변화 타이밍과 제2 클럭 신호의 변화 타이밍이 동일해지므로, 쌍안정 회로로부터 출력되는 상태 신호의 노이즈가 저감된다. 또한, 화소 용량에의 충전 시간이 길어지므로, 충전 부족에 기인하는 표시 불량의 발생이 효과적으로 억제된다.

본 발명의 제5 양태에 따르면, 각 클럭 신호의 온 듀티는 50%로 된다. 이 때문에, 복수의 주사 신호선이 동시에 선택되는 기간을 설정할 수 있다. 이때, 각 주사 신호선이 선택되는 기간 중 전반의 기간에는 화소 용량에의 예비적인 충전(프리차지)이 행해지고, 후반의 기간에는 화소 용량에의 본충전이 행해진다. 이에 의해, 충분한 충전 시간이 확보되어, 화소 용량에의 충전 부족에 기인하는 표시 품위의 저하가 억제된다.

본 발명의 제6 양태에 따르면, 제1의 제1 노드 충전부, 제2의 제1 노드 충전부, 제1의 제1 노드 방전부 및 제2의 제1 노드 방전부에 스위칭 소자를 포함시킨 구성에 있어서, 본 발명의 제1 양태와 마찬가지의 효과가 얻어진다.

본 발명의 제7 양태에 따르면, 제1 노드의 전위가 로우레벨로 되는 기간에, 제1 노드의 전위를 제어하기 위한 제2 노드의 전위를 소정 기간마다 하이레벨로 할 수 있다. 이에 의해, 제1 노드의 전위가 로우레벨로 되는 기간 동안, 소정 기간마다 제5 스위칭 소자가 온 상태로 되어 제1 노드의 전위는 보다 낮은 전위로 인입된다. 이 때문에, 예를 들면 고온 에이징에 의해 출력 제어용 스위칭 소자의 임계값 전압의 시프트가 생기고, 해당 스위칭 소자에 있어서의 리크 전류가 커졌을 경우라도, 소정 기간마다 제1 노드의 전위를 확실하게 로우레벨로 할 수가 있어서, 출력 노드로부터의 이상 펄스의 출력이 억제된다.

본 발명의 제8 양태에 따르면, 제2 노드 제어부에 스위칭 소자를 포함시킨 구성에 있어서, 본 발명의 제7 양태와 마찬가지의 효과가 얻어진다.

본 발명의 제9 양태에 따르면, 제1 노드의 전위가 로우레벨로 되는 기간에, 제1 노드의 전위를 제어하기 위한 제3 노드 및 제4 노드의 전위를 소정 기간마다 하이레벨로 할 수 있다. 여기서, 제3 노드의 전위와 제4 노드의 전위는, 다른 클럭 신호에 기초해서 제어된다. 이에 의해, 제1 노드의 전위가 로우레벨로 되는 기간 중의 예를 들면 대부분의 기간에서 제1 노드의 전위가 보다 낮은 전위로 인입되도록 하는 것이 가능하게 된다. 이 때문에, 예를 들면 고온 에이징에 의해 출력 제어용 스위칭 소자의 임계값 전압의 시프트가 생기고, 해당 스위칭 소자에 있어서의 리크 전류가 커졌을 경우라도, 제1 노드의 전위가 로우레벨로 고정되어, 출력 노드로부터의 이상 펄스의 출력이 효과적으로 억제된다.

본 발명의 제10 양태에 따르면, 제3 노드 제어부 및 제4 노드 제어부에 스위칭 소자를 포함시킨 구성에서, 본 발명의 제9 양태와 마찬가지의 효과가 얻어진다.

본 발명의 제11 양태에 따르면, 초단, 2단째, 3단째, 최종단의 전전단, 최종단의 전단 및 최종단의 제1 노드는 외부로부터 공급되는 제어 신호에 의해 방전된다.

본 발명의 제12 양태에 따르면, 순방향의 순서로 시프트 동작이 행해지는 때는, 최종단, 최종단의 전단 및 최종단의 전전단 중 2개 단의 제1 노드는 동일한 신호에 기초해서 방전된다. 또한, 역방향의 순서로 시프트 동작이 행해지는 때는, 초단, 2단째 및 3단째 중 2개 단의 제1 노드는 동일한 신호에 기초해서 방전된다. 이 때문에, 제1 노드를 방전시키기 위해서 필요한 신호 배선이 삭감되어, 회로 면적의 저감·소비 전류의 저감·코스트의 저감 등의 효과를 보다 높일 수 있다.

본 발명의 제13 양태에 따르면, 초단, 2단째, 3단째, 최종단의 전전단, 최종단의 전단 및 최종단에 있어서, 제1 노드의 전위의 불필요한 상승이 억지되어, 표시 품위의 저하가 억제된다.

본 발명의 제14 양태에 따르면, 초단, 2단째, 3단째, 최종단의 전전단, 최종단의 전단 및 최종단에 있어서, 외부로부터 공급되는 제어 신호에 기초해 상태 신호의 전위를 로우레벨로 하는 것이 가능하게 된다.

본 발명의 제15 양태에 따르면, 출력 제어용 스위칭 소자로 오프 리크가 생겨도, 제2 클럭 신호에 기초해서 출력 노드의 전위가 로우레벨로 되므로, 출력 노드로부터의 이상 펄스의 출력이 효과적으로 억제된다.

본 발명의 제16 양태에 따르면, 출력 노드의 전위가 상승할 경우에, 캐패시터를 거쳐 제1 노드의 전위가 상승한다(제1 노드가 부트스트랩된다). 이 때문에, 쌍안정 회로가 제1 상태로 유지되어야 할 기간 동안에, 제1 노드의 전위의 저하가 억제됨과 함께, 출력 제어용 스위칭 소자의 제1 전극에는 큰 전압이 인가된다. 이에 의해, 출력 노드로부터 출력되는 상태 신호의 파형이 안정화한다.

본 발명의 제17 양태에 따르면, 순방향의 순서로 시프트 동작이 행해지는 때는, 각 단의 2단후 단 또는 각 단의 3단후 단으로부터 출력되는 상태 신호에 기초해서 출력 노드의 전위가 로우레벨로 되고, 역방향의 순서로 시프트 동작이 행해지는 때는, 각 단의 2단전 단 또는 각 단의 3단전 단으로부터 출력되는 상태 신호에 기초해서 출력 노드의 전위가 로우레벨로 된다. 이에 의해, 상태 신호의 전위를 보다 확실하게 로우레벨로까지 저하시키는 것이 가능하게 된다.

본 발명의 제18 양태에 따르면, 아몰퍼스 실리콘을 이용해서 형성된 시프트 레지스터에 있어서, 본 발명의 제1 양태와 마찬가지의 효과가 얻어진다.

본 발명의 제19 양태에 따르면, 미결정 실리콘을 이용해서 형성된 시프트 레지스터에 있어서, 본 발명의 제1 양태와 마찬가지의 효과가 얻어진다.

본 발명의 제20 양태에 따르면, 다결정 실리콘을 이용해서 형성된 시프트 레지스터에 있어서, 본 발명의 제1 양태와 마찬가지의 효과가 얻어진다.

본 발명의 제21 양태에 따르면, 산화물 반도체를 이용해서 형성된 시프트 레지스터에 있어서, 본 발명의 제1 양태와 마찬가지의 효과가 얻어진다.

본 발명의 제22 양태에 따르면, 본 발명의 제1 양태와 마찬가지의 효과가 얻어지는 시프트 레지스터를 구비한 주사 신호선 구동 회로가 실현된다.

본 발명의 제23 양태에 따르면, 본 발명의 제22 양태와 마찬가지의 효과가 얻어지는 주사 신호선 구동 회로를 구비한 표시 장치가 실현된다.

본 발명의 제24 양태에 따르면, 1개의 주사 신호선에 대하여 표시부 양측으로부터 충전이 실시된다. 이 때문에, 충전 부족에 기인하는 표시 품위의 저하가 억제된다.

본 발명의 제25 양태에 따르면, 시프트 레지스터를 구성하는 쌍안정 회로가 표시부의 한쪽에만 설치된 구성과 비교해, 시프트 레지스터 1단당의 사이즈를 거의 2분의 1로 할 수 있다. 이에 의해, 패널의 테두리로서 필요해지는 면적을 작게 하는 것이 가능하고, 각종 제품의 소형화가 실현된다.

도 1은 본 발명의 제1 실시 형태에 따른 액티브 매트릭스형 액정 표시 장치의 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도이다.
도 2는 상기 제1 실시 형태에 있어서, 액정 표시 장치의 전체 구성을 도시하는 블록도이다.
도 3은 상기 제1 실시 형태에 있어서, 게이트 드라이버의 구성을 설명하기 위한 블록도이다.
도 4는 상기 제1 실시 형태에 있어서, 시프트 레지스터의 k단째의 쌍안정 회로의 입출력 신호에 대해서 설명하기 위한 도면이다.
도 5는 상기 제1 실시 형태에 있어서, 시프트 레지스터에 포함되는 쌍안정 회로의 구성을 도시하는 회로도이다.
도 6은 상기 제1 실시 형태에 있어서, 순방향 주사가 행해질 때의 시프트 레지스터 각 단의 동작을 설명하기 위한 타이밍차트이다.
도 7은 상기 제1 실시 형태에 있어서, 역방향 주사가 행해질 때의 시프트 레지스터의 각 단의 동작을 설명하기 위한 타이밍차트이다.
도 8은 상기 제1 실시 형태에 있어서, 순방향 주사가 행해질 때의 시프트 레지스터의 전체 동작을 설명하기 위한 타이밍차트이다.
도 9는 상기 제1 실시 형태에 있어서, 역방향 주사가 행해질 때의 시프트 레지스터의 전체 동작을 설명하기 위한 타이밍차트이다.
도 10은 본 발명의 제2 실시 형태에 있어서, 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도이다.
도 11a 내지 11c는, 상기 제2 실시 형태에 있어서의 효과에 대해서 설명하기 위한 도면이다.
도 12는 본 발명의 제3 실시 형태에 있어서, 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도이다.
도 13은 본 발명의 제4 실시 형태에 있어서, 시프트 레지스터에 포함되는 쌍안정 회로의 구성을 도시하는 회로도이다.
도 14는 상기 제4 실시 형태에 있어서, 순방향 주사가 행해질 때의 시프트 레지스터의 각 단의 동작을 설명하기 위한 타이밍차트이다.
도 15는 상기 제4 실시 형태에 있어서, 역방향 주사가 행해질 때의 시프트 레지스터의 각 단의 동작을 설명하기 위한 타이밍차트이다.
도 16은 본 발명의 제5 실시 형태에 있어서, 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도이다.
도 17은 상기 제5 실시 형태에 있어서, 시프트 레지스터에 포함되는 쌍안정 회로의 구성을 도시하는 회로도이다.
도 18은 상기 제5 실시 형태에 있어서, 순방향 주사가 행해질 때의 시프트 레지스터의 각 단의 동작을 설명하기 위한 타이밍차트이다.
도 19는 상기 제5 실시 형태에 있어서, 역방향 주사가 행해질 때의 시프트 레지스터의 각 단의 동작을 설명하기 위한 타이밍차트이다.
도 20은 본 발명의 제6 실시 형태에 있어서, 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도이다.
도 21은 상기 제6 실시 형태에 있어서, 순방향 주사가 행해질 때의 시프트 레지스터의 전체의 동작을 설명하기 위한 타이밍차트이다.
도 22는 상기 제6 실시 형태에 있어서, 역방향 주사가 행해질 때의 시프트 레지스터의 전체의 동작을 설명하기 위한 타이밍차트이다.
도 23은 종래의 표시 장치의 게이트 드라이버의 일 구성예를 도시하는 블록도이다.
도 24는 종래 예에서, 게이트 드라이버를 구성하는 시프트 레지스터의 일단분의 구성예를 도시하는 회로도이다.
도 25는 종래 예에서, 시프트 레지스터의 각 단의 동작을 설명하기 위한 타이밍차트이다.
도 26은 미국 특허 제6,778,626호 명세서에 개시된 시프트 레지스터의 구성을 도시하는 블록도이다.
도 27은 일본 특허 출원 공표 제2001-506044호 공보에 개시된 시프트 레지스터의 구성을 도시하는 블록도이다.
도 28은 일본 특허 출원 공표 제2001-506044호 공보에 개시된 시프트 레지스터의 동작을 설명하기 위한 타이밍차트이다.

이하, 첨부 도면을 참조하면서, 본 발명의 실시 형태에 대해서 설명한다. 또한, 이하의 설명에서는, 박막 트랜지스터의 게이트 단자(게이트 전극)는 제1 전극에 상당하고, 드레인 단자(드레인 전극)는 제2 전극에 상당하고, 소스 단자(소스 전극)는 제3 전극에 상당한다.

<1. 제1 실시 형태>

<1.1 전체 구성 및 동작>

도 2는, 본 발명의 제1 실시 형태에 따른 액티브 매트릭스형 액정 표시 장치의 전체 구성을 도시하는 블록도이다. 도 2에 도시한 바와 같이, 이 액정 표시 장치는, 표시부(10)와 표시 제어 회로(20)와 소스 드라이버(영상 신호선 구동 회로)(30)와 게이트 드라이버(주사 신호선 구동 회로)(40)를 구비하고 있다. 표시 제어 회로(20)는, 컨트롤 기판(2) 위에 형성된다. 소스 드라이버(30)는, 플렉시블 기판(3) 위에 형성된다. 게이트 드라이버(40)는, 아몰퍼스 실리콘, 다결정 실리콘, 미결정 실리콘, 산화물 반도체(예를 들면 IGZO) 등을 이용하고, 표시부(10)를 포함하는 표시 패널(4) 위에 형성된다. 즉, 본 실시 형태에서는, 게이트 드라이버(40)가 모노리식화된 구성으로 된다.

표시부(10)에는, 복수개(m본)의 소스 버스 라인(영상 신호선)(SL1~SLm)과, 복수개(n본)의 게이트 버스 라인(주사 신호선)(GL1~GLn)과, 그들의 소스 버스 라인(SL1~SLm)과 게이트 버스 라인(GL1~GLn)의 교차점에 각각 대응해서 설치된 복수개(n×m개)의 화소 형성부가 포함된다.

상기 복수개의 화소 형성부는 매트릭스 형상으로 배치되어 화소 어레이를 구성하고 있다. 각 화소 형성부는, 대응하는 교차점을 통과하는 게이트 버스 라인에 게이트 단자가 접속됨과 함께, 해당 교차점을 통과하는 소스 버스 라인에 소스 단자가 접속된 스위칭 소자인 박막 트랜지스터(TFT11)와, 그 박막 트랜지스터(11)의 드레인 단자에 접속된 화소 전극과, 상기 복수개의 화소 형성부에 공통적으로 설치된 대향 전극인 공통 전극(Ec)과, 상기 복수개의 화소 형성부에 공통적으로 설치되어 화소 전극과 공통 전극(Ec) 사이에 협지된 액정층으로 이루어진다. 그리고, 화소 전극과 공통 전극(Ec)에 의해 형성되는 액정 용량에 의해, 화소 용량(Cp)이 구성된다. 또 통상적으로, 화소 용량(Cp)에 확실하게 전압을 유지하기 위해서, 액정 용량에 병렬로 보조 용량이 설치되지만, 보조 용량은 본 발명에는 직접적으로 관계되지 않으므로 그 설명 및 도시를 생략한다.

표시 제어 회로(20)는, 외부로부터 보내지는 화상 신호(DAT) 및 수평 동기 신호나 수직 동기 신호 등의 타이밍 신호군(TG)을 수취하고, 디지털 영상 신호(DV)와, 표시부(10)에 있어서의 화상 표시를 제어하기 위한 소스 스타트 펄스 신호(SSP), 소스 클럭 신호(SCK), 래치 스트로브 신호(LS), 제1 ~ 제6 주사 제어 신호(CNT1~CNT6) 및 제1 ~ 제4 게이트 클럭 신호(GCK1~GCK4)를 출력한다.

소스 드라이버(30)는, 표시 제어 회로(20)로부터 출력되는 디지털 영상 신호(DV), 소스 스타트 펄스 신호(SSP), 소스 클럭 신호(SCK) 및 래치 스트로브 신호(LS)를 수취하고, 각 소스 버스 라인(SL1~SLm)에 구동용 영상 신호(S(1)~S(m))를 인가한다.

게이트 드라이버(40)는, 표시 제어 회로(20)로부터 출력되는 제1 ~ 제6 주사 제어 신호(CNT1~CNT6)와 제1 ~ 제4 게이트 클럭 신호(GCK1~GCK4)에 기초하여, 액티브한 주사 신호(GOUT(1)~GOUT(n))의 각 게이트 버스 라인(GL1~GLn)에의 인가를 1 수직 주사 기간을 주기로 하여 반복한다. 본 실시 형태에서는, 제1 ~ 제6 주사 제어 신호(CNT1~CNT6) 각각의 펄스 발생 타이밍에 따라서, 순방향 주사(「GL1, GL2,···, GLn-1, GLn」의 순서로의 주사)와 역방향 주사(「GLn, GLn-1,···, GL2, GL1」의 순서로의 주사)의 절환이 행하여진다. 또한, 이 게이트 드라이버(40)에 관한 자세한 설명은 후술한다.

이상과 같이 하여, 각 소스 버스 라인(SL1~SLm)에 구동용 영상 신호(S(1)~S(m))가 인가되고, 각 게이트 버스 라인(GL1~GLn)에 주사 신호(GOUT(1)~GOUT(n))가 인가됨으로써, 외부로부터 보내진 화상 신호(DAT)에 기초하는 화상이 표시부(10)에 표시된다.

<1.2 게이트 드라이버의 구성>

다음에, 도 1, 도 3 및 도 4를 참조하면서, 본 실시 형태에 있어서의 게이트 드라이버(40)의 구성에 대해서 설명한다. 도 3에 도시한 바와 같이, 게이트 드라이버(40)는 n단의 시프트 레지스터(410)에 의해 구성된다. 표시부(10)에는 n행×m열의 화소 매트릭스가 형성되는바, 그들 화소 매트릭스의 각 행과 일대일로 대응하도록 시프트 레지스터(410)의 각 단이 설치된다. 또한, 시프트 레지스터(410)의 각 단은, 각 시점에 있어서 2개의 상태(제1 상태 및 제2 상태) 중의 어느 한 상태로 되고, 해당 상태를 나타내는 신호(상태 신호)를 주사 신호로서 출력하는 쌍안정 회로가 된다. 이렇게, 이 시프트 레지스터(410)는 n개의 쌍안정 회로(SR(1)~SR(n))로 구성된다. 또한, 본 실시 형태에서는, 쌍안정 회로가 제1 상태로 되어 있으면, 해당 쌍안정 회로로부터는 하이레벨(H레벨)의 상태 신호가 주사 신호로서 출력되고, 쌍안정 회로가 제2 상태로 되어 있으면, 해당 쌍안정 회로로부터는 로우레벨(L레벨)의 상태 신호가 주사 신호로서 출력된다. 또한, 이하에서는, 시프트 레지스터(410)는 8개의 쌍안정 회로(SR(1)~SR(8))로 구성되어 있는 것으로 가정해서 설명한다.

도 1은, 게이트 드라이버(40) 내의 시프트 레지스터(410)의 구성을 도시하는 블록도이다. 또한, 도 4는, 시프트 레지스터(410)의 k단째의 쌍안정 회로(SR(k))의 입출력 신호에 대해서 설명하기 위한 도면이다. 도 1에 도시한 바와 같이, 이 시프트 레지스터(410)는 8개의 쌍안정 회로(SR(1)~SR(8))에 의해 구성된다. 각 쌍안정 회로에는, 2상의 클럭 신호(CKA(이하 「제1 클럭」이라고 한다), CKB(이하 「제2 클럭」이라고 한다))를 각각 수취하기 위한 입력 단자와, 로우레벨의 전원 전압(VSS)을 수취하기 위한 입력 단자와, 순방향 주사 시의 주사 개시용 신호인 제1 세트 신호(SET1)를 수취하기 위한 입력 단자와, 역방향 주사 시의 주사 개시용 신호인 제2 세트 신호(SET2)를 수취하기 위한 입력 단자와, 순방향 주사 시의 주사 종료용 신호인 제1 리셋 신호(RESET1)를 수취하기 위한 입력 단자와, 역방향 주사 시의 주사 종료용 신호인 제2 리셋 신호(RESET2)를 수취하기 위한 입력 단자와, 주사 신호(GOUT)를 출력하기 위한 출력 단자가 설치된다.

이하, 각 단(각 쌍안정 회로)의 입력 단자에 공급되는 신호에 대해서 설명한다. 또한, 로우레벨의 전원 전압(VSS)에 대해서는, 도 1에 도시한 바와 같이, 모든 단(SR(1)~SR(8))에 공통적으로 공급된다.

제1 클럭(CKA) 및 제2 클럭(CKB)에 대해서는, 다음과 같이 된다(도 1 참조). 1단째(SR(1))에 대해서는, 제1 게이트 클럭 신호(GCK1)가 제1 클럭(CKA)으로서 공급되고, 제3 게이트 클럭 신호(GCK3)가 제2 클럭(CKB)으로서 공급된다. 2단째(SR(2))에 대해서는, 제2 게이트 클럭 신호(GCK2)가 제1 클럭(CKA)으로서 공급되고, 제4 게이트 클럭 신호(GCK4)가 제2 클럭(CKB)으로서 공급된다. 3단째(SR(3))에 대해서는, 제3 게이트 클럭 신호(GCK3)가 제1 클럭(CKA)으로서 공급되고, 제1 게이트 클럭 신호(GCK1)가 제2 클럭(CKB)으로서 공급된다. 4단째(SR(4))에 대해서는, 제4 게이트 클럭 신호(GCK4)가 제1 클럭(CKA)으로서 공급되고, 제2 게이트 클럭 신호(GCK2)가 제2 클럭(CKB)으로서 공급된다. 5단째(SR(5))로부터 8단째(SR(8))에 대해서는, 상술한 1단째(SR(1))로부터 4단째(SR(4))까지의 구성과 마찬가지의 구성으로 된다.

제1 세트 신호(SET1) 및 제2 세트 신호(SET2)에 대해서는, 다음과 같이 된다. k단째(SR(k))에 주목하면, 전단의 주사 신호(GOUT(k-1))가 제1 세트 신호(SET1)로서 공급되고, 다음단의 주사 신호(GOUT(k+1))가 제2 세트 신호(SET2)로서 공급된다(도 4 참조). 단, 1단째(SR(1))에 대해서는, 제3 주사 제어 신호(CNT3)가 제1 세트 신호(SET1)로서 공급되고, 8단째(최종 단째)(SR(8))에 대해서는, 제4 주사 제어 신호(CNT4)가 제2 세트 신호(SET2)로서 공급된다(도 1 참조).

제1 리셋 신호(RESET1) 및 제2 리셋 신호(RESET2)에 대해서는, 다음과 같이 된다. k단째(SR(k))에 주목하면, (k+3)단째의 주사 신호(GOUT(k+3))가 제1 리셋 신호(RESET1)로서 공급되고, (k-3)단째의 주사 신호(GOUT(k-3))가 제2 리셋 신호(RESET2)로서 공급된다(도 4 참조). 단, 1단째(SR(1))에 대해서는 제1 주사 제어 신호(CNT1)가 제2 리셋 신호(RESET2)로서 공급되고, 2단째(SR(2))에 대해서는 제2 주사 제어 신호(CNT2)가 제2 리셋 신호(RESET2)로서 공급되고, 3단째(SR(3))에 대해서는 제3 주사 제어 신호(CNT3)가 제2 리셋 신호(RESET2)로서 공급된다. 또한, 6단째(SR(6))에 대해서는 제4 주사 제어 신호(CNT4)가 제1 리셋 신호(RESET1)로서 공급되고, 7단째(SR(7))에 대해서는 제5 주사 제어 신호(CNT5)가 제1 리셋 신호(RESET1)로서 공급되고, 8단째(SR(8))에 대해서는 제6 주사 제어 신호(CNT6)가 제1 리셋 신호(RESET1)로서 공급된다(도 1 참조).

다음에, 각 단(각 쌍안정 회로)의 출력 단자로부터 출력되는 신호에 대해서 설명한다. k단째(SR(k))의 출력 단자로부터는, k행째의 게이트 버스 라인(GLk)을 선택 상태로 하기 위한 주사 신호(GOUT(k))가 출력된다. 해당 주사 신호(GOUT(k))는, 제1 리셋 신호(RESET1)로서 (k-3)단째에 공급되고, 제2 세트 신호(SET2)로서 (k-1)단째에 공급되고, 제1 세트 신호(SET1)로서 (k+1)단째에 공급되고, 제2 리셋 신호(RESET2)로서 (k+3)단째에 공급된다(도 4 참조).

또한, 제1 주사 제어 신호(CNT1), 제2 주사 제어 신호(CNT2) 및 제3 주사 제어 신호(CNT3)에 의해 초단측 제어 신호가 실현되고, 제4 주사 제어 신호(CNT4), 제5 주사 제어 신호(CNT5) 및 제6 주사 제어 신호(CNT6)에 의해 최종단측 제어 신호가 실현된다.

<1.3 쌍안정 회로의 구성>

도 5는, 상술한 시프트 레지스터(410)에 포함되어 있는 쌍안정 회로의 구성(시프트 레지스터(410)의 1단분의 구성)을 도시하는 회로도이다. 도 5에 도시한 바와 같이, 이 쌍안정 회로는, 6개의 박막 트랜지스터(TS(출력 제어용 스위칭 소자), T1(제1 스위칭 소자), T2(제2 스위칭 소자), T3(제3 스위칭 소자), T4(제4 스위칭 소자) 및 T14(제14 스위칭 소자))와, 캐패시터(C1)를 구비하고 있다. 또한, 이 쌍안정 회로는, 로우레벨의 전원 전압(VSS)용 입력 단자 외에, 6개의 입력 단자(41~46)와 1개의 출력 단자(출력 노드)(51)를 갖고 있다. 또한, 제1 세트 신호(SET1)를 수취하는 입력 단자에는 부호 41을 붙이고, 제2 세트 신호(SET2)를 수취하는 입력 단자에는 부호 42를 붙이고, 제1 리셋 신호(RESET1)를 수취하는 입력 단자에는 부호 43을 붙이고, 제2 리셋 신호(RESET2)를 수취하는 입력 단자에는 부호 44를 붙이고, 제1 클럭(CKA)을 수취하는 입력 단자에는 부호 45를 붙이고, 제2 클럭(CKB)을 수취하는 입력 단자에는 부호 46을 붙인다. 이하, 이 쌍안정 회로 내에 있어서의 구성 요소 간의 접속 관계에 대해서 설명한다.

박막 트랜지스터(T1)의 소스 단자, 박막 트랜지스터(T2)의 소스 단자, 박막 트랜지스터(T3)의 드레인 단자, 박막 트랜지스터(T4)의 드레인 단자 및 박막 트랜지스터(TS)의 게이트 단자는 서로 접속된다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 「netA」(제1 노드)라고 한다.

박막 트랜지스터(T1)에 대해서는, 게이트 단자 및 드레인 단자는 입력 단자(41)에 접속되고(즉, 다이오드 접속이 되고), 소스 단자는 netA에 접속된다. 박막 트랜지스터(T2)에 대해서는, 게이트 단자 및 드레인 단자는 입력 단자(42)에 접속되고(즉, 다이오드 접속이 되고), 소스 단자는 netA에 접속된다. 박막 트랜지스터(T3)에 대해서는, 게이트 단자는 입력 단자(43)에 접속되고, 드레인 단자는 netA에 접속되고, 소스 단자는 전원 전압(VSS)에 접속된다. 박막 트랜지스터(T4)에 대해서는, 게이트 단자는 입력 단자(44)에 접속되고, 드레인 단자는 netA에 접속되고, 소스 단자는 전원 전압(VSS)에 접속된다. 박막 트랜지스터(TS)에 대해서는, 게이트 단자는 netA에 접속되고, 드레인 단자는 입력 단자(45)에 접속되고, 소스 단자는 출력 단자(51)에 접속된다. 박막 트랜지스터(T14)에 대해서는, 게이트 단자는 입력 단자(46)에 접속되고, 드레인 단자는 출력 단자(51)에 접속되고, 소스 단자는 전원 전압(VSS)에 접속된다. 캐패시터(C1)에 대해서는, 일단은 netA에 접속되고, 타단은 출력 단자(51)에 접속된다.

다음에, 각 구성 요소의 이 쌍안정 회로에 있어서의 기능에 대해서 설명한다. 박막 트랜지스터(T1)는, 제1 세트 신호(SET1)가 하이레벨로 되어 있을 때, netA의 전위를 하이레벨로 한다. 박막 트랜지스터(T2)는, 제2 세트 신호(SET2)가 하이레벨로 되어 있을 때, netA의 전위를 하이레벨로 한다. 박막 트랜지스터(T3)는, 제1 리셋 신호(RESET1)가 하이레벨로 되어 있을 때, netA의 전위를 로우레벨로 한다. 박막 트랜지스터(T4)는, 제2 리셋 신호(RESET2)가 하이레벨로 되어 있을 때, netA의 전위를 로우레벨로 한다. 박막 트랜지스터(TS)는, netA의 전위가 하이레벨로 되어 있을 때, 제1 클럭(CKA)의 전위를 출력 단자(51)에 부여한다. 박막 트랜지스터(T14)는, 제2 클럭(CKB)이 하이레벨로 되어 있을 때, 주사 신호(GOUT)의 전위(출력 단자(51)의 전위)를 로우레벨로 한다. 캐패시터(C1)는, 이 쌍안정 회로에 접속된 게이트 버스 라인이 선택 상태로 되어 있는 기간 동안에 netA의 전위를 하이레벨로 유지하기 위한 보상 용량으로서 기능한다.

또한, 본 실시 형태에서는, 박막 트랜지스터(T1)에 의해 제1의 제1 노드 충전부가 실현되고, 박막 트랜지스터(T2)에 의해 제2의 제1 노드 충전부가 실현된다. 또한, 박막 트랜지스터(T3)에 의해 제1의 제1 노드 방전부가 실현되고, 박막 트랜지스터(T4)에 의해 제2 제2 노드 방전부가 실현된다.

<1.4 시프트 레지스터의 동작>

다음에, 본 실시 형태에 있어서의 시프트 레지스터(410)의 동작에 대해서 설명한다. 또한, 표시 제어 회로(20)로부터 공급되는 제1 ~ 제6 주사 제어 신호(CNT1~CNT6) 각각의 펄스의 발생 타이밍에 따라서, 순방향 주사 시와 역방향 주사 시에 다른 동작이 행해진다.

<1.4.1 각 단(쌍안정 회로)의 동작>

우선, 도 5~ 도 7을 참조하면서, 시프트 레지스터(410)의 각 단(쌍안정 회로)의 동작에 대해서 설명한다. 또한, 도 6은 순방향 주사가 행해질 때의 타이밍차트이며, 도 7은 역방향 주사가 행해질 때의 타이밍차트이다. 또한, 이하의 설명에서는, 도 6 및 도 7의 시점 t2로부터 시점 t4까지의 기간이, 쌍안정 회로의 출력 단자(51)에 접속되어 있는 게이트 버스 라인이 선택 상태로 되어야 할 기간(선택 기간)인 것으로 가정한다. 단, 시점 t2로부터 시점 t3까지의 기간은 화소 용량에의 예비적인 충전(프리차지)을 위한 기간이며, 시점 t3으로부터 시점 t4까지의 기간이 화소 용량에의 본래적인 충전(본충전)을 위한 기간이다.

<1.4.1.1 순방향 주사 시의 동작>

순방향 주사가 행해질 때의 쌍안정 회로의 동작에 대해서 설명한다. 도 6에 도시한 바와 같이, 액정 표시 장치의 동작 중, 입력 단자(45)에는 제1 클럭(CKA)이 공급되고, 입력 단자(46)에는 제2 클럭(CKB)이 공급된다. 이렇게, 본 실시 형태에서는, 서로 위상이 180도 어긋난 2상의 클럭 신호가 쌍안정 회로에 공급된다.

시점 t0 이전의 기간에는, netA의 전위 및 주사 신호(GOUT)의 전위(출력 단자(51)의 전위)는 로우레벨로 된다. 시점 t0가 되면, 입력 단자(44)에 제2 리셋 신호(RESET2)의 펄스가 공급된다. 이에 의해, 박막 트랜지스터(T4)는 온 상태로 되고, netA의 전위는 로우레벨로 유지된다. 시점 t1이 되면, 입력 단자(41)에 제1 세트 신호(SET1)의 펄스가 공급된다. 박막 트랜지스터(T1)는 도 5에 도시한 바와 같이 다이오드 접속이 되어 있으므로, 이 제1 세트 신호(SET1)의 펄스에 의해 박막 트랜지스터(T1)는 온 상태로 되고, 캐패시터(C1)가 충전된다. 이에 의해, netA의 전위는 로우레벨로부터 하이레벨로 변화하고, 박막 트랜지스터(TS)는 온 상태로 된다. 그런데, 시점 t1 ~ 시점 t2의 기간 동안, 제1 클럭(CKA)은 로우레벨로 된다. 이 때문에, 이 기간 동안, 주사 신호(GOUT)는 로우레벨로 유지된다.

시점 t2가 되면, 제1 클럭(CKA)이 로우레벨로부터 하이레벨로 변화한다. 이때, 박막 트랜지스터(TS)는 온 상태로 되어 있으므로, 입력 단자(45)의 전위의 상승과 함께 출력 단자(51)의 전위는 상승한다. 여기서, 도 5에 도시한 바와 같이 netA-출력 단자(51) 사이에는 캐패시터(C1)가 설치되므로, 출력 단자(51)의 전위의 상승과 함께 netA의 전위도 상승한다(netA가 부트스트랩된다). 그 결과, 박막 트랜지스터(TS)에는 큰 전압이 인가되고, 주사 신호(GOUT)의 전위는, 제1 클럭(CKA)의 하이레벨 전위로까지 상승한다. 이에 의해, 이 쌍안정 회로의 출력 단자(51)에 접속되어 있는 게이트 버스 라인이 선택 상태로 된다.

시점 t3가 되면, 입력 단자(42)에 제2 세트 신호(SET2)의 펄스가 공급된다. 박막 트랜지스터(T2)는 도 5에 도시한 바와 같이 다이오드 접속이 되어 있으므로, 이 제2 세트 신호(SET2)의 펄스에 의해 박막 트랜지스터(T2)는 온 상태로 된다. 그러나, netA의 전위는 이미 부트스트랩에 의해 높아져 있으므로, 박막 트랜지스터(T2)가 온 상태로 된 것에 기인해서 netA의 전위가 변동하는 일은 없다. 또한, 시점 t3에는 제1 클럭(CKA)의 전위 및 제2 클럭(CKB)의 전위는 변화하지 않으므로, netA 및 주사 신호(GOUT)에 대해서는, 시점 t2 ~ 시점 t3에 있어서의 전위가 유지된다.

시점 t4가 되면, 제1 클럭(CKA)이 하이레벨로부터 로우레벨로 변화한다. 이에 의해, 입력 단자(45) 전위의 저하와 함께 출력 단자(51) 전위가 저하하고, 캐패시터(C1)를 거쳐 netA의 전위도 저하한다. 단, netA의 전위는, 거의 출력 단자(51) 전위의 저하분만큼 저하하므로, 로우레벨까지는 저하하지 않고 하이레벨로 유지된다. 또한, 시점 t4에는, 제2 클럭(CKB)이 로우레벨로부터 하이레벨로 변화한다. 이에 의해, 박막 트랜지스터(T14)는 온 상태로 되고, 출력 단자(51) 전위, 즉 주사 신호(GOUT)의 전위는 로우레벨로 된다.

시점 t5가 되면, 입력 단자(43)에 제1 리셋 신호(RESET1)의 펄스가 공급된다. 이에 의해, 박막 트랜지스터(T3)는 온 상태로 되고, netA의 전위는 하이레벨로부터 로우레벨로 변화한다.

또한, 시점 t1 ~ 시점 t5의 기간 동안, 제1 리셋 신호(RESET1) 및 제2 리셋 신호(RESET2)는 로우레벨로 되므로, 박막 트랜지스터(T3 및 T4)는 오프 상태로 유지된다. 이 때문에, 이 기간 동안에 netA의 전위가 로우레벨로까지 저하하는 일은 없다. 또한, 시점 t2 ~ 시점 t4의 기간 동안, 제2 클럭(CKB)은 로우레벨로 되므로, 박막 트랜지스터(T14)는 오프 상태로 유지된다. 이 때문에, 이 기간 동안에 주사 신호(GOUT)의 전위가 로우레벨로까지 저하하는 일은 없다.

이상과 같이, 순방향 주사 시는, 제1 세트 신호(SET1)가, 액티브한 주사 신호(GOUT)를 생성하기 위해 netA의 전위를 로우레벨로부터 하이레벨로 상승시키기 위한 신호로서 기능하고, 제1 리셋 신호(RESET1)가, 하이레벨이 되어 있는 netA의 전위를 로우레벨로 저하시키기 위한 신호로서 기능한다. 그리고, netA의 전위가 하이레벨로 되어 있는 기간 동안에, 제1 클럭(CKA)이 하이레벨이 되는 것에 의해, 쌍안정 회로로부터 액티브한 주사 신호(GOUT)가 출력된다.

<1.4.1.2 역방향 주사 시의 동작>

다음에, 역방향 주사가 행해질 때의 쌍안정 회로의 동작에 대해서 설명한다. 도 7에 도시한 바와 같이, 액정 표시 장치의 동작 중, 순방향 주사 시와 마찬가지로, 입력 단자(45)에는 제1 클럭(CKA)이 공급되고, 입력 단자(46)에는 제2 클럭(CKB)이 공급된다.

시점 t0 이전의 기간에는, netA의 전위 및 주사 신호(GOUT)의 전위(출력 단자(51)의 전위)는 로우레벨로 된다. 시점 t0가 되면, 입력 단자(43)에 제1 리셋 신호(RESET1)의 펄스가 공급된다. 이에 의해, 박막 트랜지스터(T3)는 온 상태로 되고, netA의 전위는 로우레벨로 유지된다. 시점 t1이 되면, 입력 단자(42)에 제2 세트 신호(SET2)의 펄스가 공급된다. 박막 트랜지스터(T2)는 도 5에 도시한 바와 같이 다이오드 접속이 되어 있으므로, 이 제2 세트 신호(SET2)의 펄스에 의해 박막 트랜지스터(T2)는 온 상태로 되고, 캐패시터(C1)가 충전된다. 이에 의해, netA의 전위는 로우레벨로부터 하이레벨로 변화하고, 박막 트랜지스터(TS)는 온 상태로 된다. 그런데, 시점 t1 ~ 시점 t2의 기간 동안, 제1 클럭(CKA)은 로우레벨로 된다. 이 때문에, 이 기간 동안, 주사 신호(GOUT)는 로우레벨로 유지된다.

시점 t2가 되면, 제1 클럭(CKA)이 로우레벨로부터 하이레벨로 변화한다.이때, 박막 트랜지스터(TS)는 온 상태로 되어 있으므로, 입력 단자(45) 전위의 상승과 함께 출력 단자(51) 전위는 상승한다. 여기서, 도 5에 도시한 바와 같이, netA-출력 단자(51) 사이에는 캐패시터(C1)가 설치되어 있으므로, 출력 단자(51) 전위의 상승과 함께 netA의 전위도 상승한다(netA가 부트스트랩된다). 그 결과, 박막 트랜지스터(TS)에는 큰 전압이 인가되고, 주사 신호(GOUT)의 전위는, 제1 클럭(CKA)의 하이레벨 전위로까지 상승한다. 이에 의해, 이 쌍안정 회로의 출력 단자(51)에 접속되어 있는 게이트 버스 라인이 선택 상태로 된다.

시점 t3가 되면, 입력 단자(41)에 제1 세트 신호(SET1)의 펄스가 공급된다. 박막 트랜지스터(T1)는 도 5에 도시한 바와 같이 다이오드 접속이 되어 있으므로, 이 제1 세트 신호(SET1)의 펄스에 의해 박막 트랜지스터(T1)는 온 상태로 된다. 그러나, netA의 전위는 이미 부트스트랩에 의해 높아져 있으므로, 박막 트랜지스터(T1)가 온 상태로 된 것에 기인해서 netA의 전위가 변동하는 일은 없다. 또한, 시점 t3에는 제1 클럭(CKA)의 전위 및 제2 클럭(CKB)의 전위는 변화하지 않으므로, netA 및 주사 신호(GOUT)에 대해서는, 시점 t2 ~ 시점 t3에 있어서의 전위가 유지된다.

시점 t4가 되면, 제1 클럭(CKA)이 하이레벨로부터 로우레벨로 변화한다. 이에 의해, 입력 단자(45) 전위의 저하와 함께 출력 단자(51) 전위는 저하하고, 캐패시터(C1)를 거쳐 netA의 전위도 저하한다. 단, netA의 전위는, 거의 출력 단자(51)의 전위의 저하분만큼 저하하므로, 로우레벨까지는 저하하지 않고 하이레벨로 유지된다. 또한, 시점 t4에는, 제2 클럭(CKB)이 로우레벨로부터 하이레벨로 변화한다. 이에 의해, 박막 트랜지스터(T14)는 온 상태로 되고, 출력 단자(51)의 전위, 즉 주사 신호(GOUT)의 전위는 로우레벨로 된다.

시점 t5가 되면, 입력 단자(44)에 제2 리셋 신호(RESET2)의 펄스가 공급된다. 이에 의해, 박막 트랜지스터(T4)는 온 상태로 되고, netA의 전위는 하이레벨로부터 로우레벨로 변화한다.

또한, 순방향 주사 시와 마찬가지로, 시점 t1 ~ 시점 t5의 기간 동안에 netA의 전위가 로우레벨로까지 저하하는 일은 없고, 시점 t2 ~ 시점 t4의 기간 동안에 주사 신호(GOUT)의 전위가 로우레벨로까지 저하하는 일은 없다.

이상과 같이, 역방향 주사 시에는, 제2 세트 신호(SET2)가, 액티브한 주사 신호(GOUT)를 생성하기 위해 netA의 전위를 로우레벨로부터 하이레벨로 상승시키기 위한 신호로서 기능하고, 제2 리셋 신호(RESET2)가, 하이레벨이 되어 있는 netA의 전위를 로우레벨로 저하시키기 위한 신호로서 기능한다. 그리고, netA의 전위가 하이레벨로 되어 있는 기간 동안에 제1 클럭(CKA)이 하이레벨이 되는 것에 의해, 쌍안정 회로로부터 액티브한 주사 신호(GOUT)가 출력된다.

<1.4.2 시프트 레지스터 전체의 동작>

다음에, 도 1, 도 5, 도 8 및 도 9를 참조하면서, 상기 각 단(쌍안정 회로)에 있어서의 동작에 기초하는 시프트 레지스터(410) 전체의 동작에 대해서 설명한다. 또한, 도 8은 순방향 주사가 행해질 때의 타이밍차트이며, 도 9는 역방향 주사가 행해질 때의 타이밍차트이다.

<1.4.2.1 순방향 주사 시의 동작>

순방향 주사가 행해질 때의 시프트 레지스터(410) 전체의 동작에 대해서 설명한다. 액정 표시 장치의 동작 중, 도 8에 도시한 바와 같이, 제1 ~ 제4 게이트 클럭 신호(GCK1~GCK4)가 시프트 레지스터(410)에 공급된다. 제1 게이트 클럭 신호(GCK1)를 기준으로 하면, 제2 게이트 클럭 신호(GCK2)에 대해서는 위상이 90도 지연되고, 제3 게이트 클럭 신호(GCK3)에 대해서는 위상이 180도 지연되고, 제4 게이트 클럭 신호(GCK4)에 대해서는 위상이 270도 지연된다.

시점 ta 이전의 기간에는, 모든 단에 있어서 netA의 전위는 로우레벨로 되고, 또한 모든 단으로부터 출력되는 주사 신호(GOUT)의 전위는 로우레벨로 된다. 시점 ta가 되면, 제3 주사 제어 신호(CNT3)의 펄스가 이 시프트 레지스터(410)에 공급된다. 그 제3 주사 제어 신호(CNT3)는, 도 1에 도시한 바와 같이, 제1 세트 신호(SET1)로서 1단째(SR(1))에 공급되고, 제2 리셋 신호(RESET2)로서 3단째(SR(3))에 공급된다. 이에 의해, 1단째(SR(1))의 netA의 전위는, 로우레벨로부터 하이레벨로 변화한다. 3단째(SR(3))의 netA의 전위는, 로우레벨로 유지된다.

시점 tb가 되면, 제1 게이트 클럭 신호(GCK1)가 로우레벨로부터 하이레벨로 변화한다. 이때, 1단째(SR(1))에 있어서는 입력 단자(45)(도 5 참조)의 전위가 로우레벨로부터 하이레벨로 변화하게 되므로, 1단째(SR(1))의 netA의 전위는 더욱 상승한다. 그 결과, 1단째(SR(1))로부터 출력되는 주사 신호(GOUT(1))는 하이레벨이 된다. 1단째(SR(1))로부터 출력되는 주사 신호(GOUT(1))는, 도 1에 도시한 바와 같이, 제1 세트 신호(SET1)로서 2단째(SR(2))에 공급되고, 제2 리셋 신호(RESET2)로서 4단째(SR(4))에 공급된다. 이에 의해, 시점 tb에는, 2단째(SR(2))에 대해서는 netA의 전위는 하이레벨이 되고, 4단째(SR(4))에 대해서는 netA의 전위는 로우레벨로 유지된다.

시점 tc가 되면, 제2 게이트 클럭 신호(GCK2)가 로우레벨로부터 하이레벨로 변화한다. 이때, 2단째(SR(2))에 있어서는 입력 단자(45)의 전위가 로우레벨로부터 하이레벨로 변화하게 되므로, 2단째(SR(2))의 netA의 전위는 더욱 상승한다. 그 결과, 2단째(SR(2))로부터 출력되는 주사 신호(GOUT(2))는 하이레벨이 된다. 2단째(SR(2))로부터 출력되는 주사 신호(GOUT(2))는, 제2 세트 신호(SET2)로서 1단째(SR(1))에 공급된다. 1단째(SR(1))에서는, netA의 전위는 이미 부트스트랩에 의해 높아져 있으므로, 주사 신호(GOUT(2))에 기초해서 netA의 전위가 변동하는 일은 없다. 또한, 시점 tc에는, 1단째(SR(1))에 공급되는 제1 게이트 클럭 신호(GCK1) 및 제3 게이트 클럭 신호(GCK3)의 전위는 변화하지 않는다. 이 때문에, 1단째(SR(1))에 대해서는, netA의 전위 및 주사 신호(GOUT)의 전위는, 시점 tb ~ 시점 tc에 있어서의 전위가 유지된다. 2단째(SR(2))로부터 출력되는 주사 신호(GOUT(2))는, 또한 제1 세트 신호(SET1)로서 3단째(SR(3))에 공급되고, 제2 리셋 신호(RESET2)로서 5단째(SR(5))에 공급된다. 이에 의해, 시점 tc에는, 3단째(SR(3))에 대해서는 netA의 전위는 하이레벨로 되고, 5단째(SR(5))에 대해서는 netA의 전위는 로우레벨로 유지된다.

시점 td가 되면, 제1 게이트 클럭 신호(GCK1)가 하이레벨로부터 로우레벨로 변화한다. 이에 의해, 1단째(SR(1))의 netA의 전위는 저하한다. 또한, 시점 td에는, 제3 게이트 클럭 신호(GCK3)가 로우레벨로부터 하이레벨로 변화한다. 이때, 1단째(SR(1))에 있어서는 입력 단자(46)(도 5 참조)의 전위가 로우레벨로부터 하이레벨로 변화하게 되므로, 1단째(SR(1))로부터 출력되는 주사 신호(GOUT(1))는 로우레벨로 된다. 또한, 제3 게이트 클럭 신호(GCK3)는 제1 클럭(CKA)으로서 3단째(SR(3))에 공급된다. 따라서, 제3 게이트 클럭 신호(GCK3)가 로우레벨로부터 하이레벨로 변화함으로써, 3단째(SR(3))의 netA의 전위는 더욱 상승하고, 3단째(SR(3))로부터 출력되는 주사 신호(GOUT(3))는 하이레벨이 된다. 3단째(SR(3))로부터 출력되는 주사 신호(GOUT(3))는, 제2 세트 신호(SET2)로서 2단째(SR(2))에 공급되고, 제1 세트 신호(SET1)로서 4단째(SR(4))에 공급되고, 제2 리셋 신호(RESET2)로서 6단째(SR(6))에 공급된다. 2단째(SR(2))에 대해서는, 시점 tc에 있어서의 1단째(SR(1))와 마찬가지로, netA의 전위 및 주사 신호(GOUT)의 전위는, 시점 tc ~ 시점 td에 있어서의 전위가 유지된다. 또한, 4단째(SR(4))에 대해서는 netA의 전위는 하이레벨로 되고, 6단째(SR(6))에 대해서는 netA의 전위는 로우레벨로 유지된다.

시점 te가 되면, 제2 게이트 클럭 신호(GCK2)가 하이레벨로부터 로우레벨로 변화한다. 이에 의해, 2단째(SR(2))의 netA의 전위는 저하한다. 또한, 시점 te에는, 제4 게이트 클럭 신호(GCK4)가 로우레벨로부터 하이레벨로 변화한다. 이때, 2단째(SR(2))에 있어서는 입력 단자(46)의 전위가 로우레벨로부터 하이레벨로 변화하게 되므로, 2단째(SR(2))로부터 출력되는 주사 신호(GOUT(2))는 로우레벨로 된다. 또한, 제4 게이트 클럭 신호(GCK4)는 제1 클럭(CKA)으로서 4단째(SR(4))에 공급된다. 따라서, 제4 게이트 클럭 신호(GCK4)가 로우레벨로부터 하이레벨로 변화함으로써, 4단째(SR(4))의 netA의 전위는 더욱 상승하고, 4단째(SR(4))로부터 출력되는 주사 신호(GOUT(4))는 하이레벨이 된다. 4단째(SR(4))로부터 출력되는 주사 신호(GOUT(4))는, 제1 리셋 신호(RESET1)로서 1단째(SR(1))에 공급되고, 제2 세트 신호(SET2)로서 3단째(SR(3))에 공급되고, 제1 세트 신호(SET1)로서 5단째(SR(5))에 공급되고, 제2 리셋 신호(RESET2)로서 7단째에 공급된다. 이에 의해, 1단째(SR(1))의 netA의 전위는 하이레벨로부터 로우레벨로 변화하고, 3단째(SR(3))의 netA의 전위는 하이레벨로 유지되고, 5단째(SR(5))의 netA의 전위는 로우레벨로부터 하이레벨로 변화하고, 7단째(SR(7))의 netA의 전위는 로우레벨로 유지된다.

이상과 같이 하여, 1단째(SR(1))로부터 8단째(SR(8))에 주사 신호(GOUT(1)~GOUT(8))가 소정기간씩 순차적으로 하이레벨이 된다. 그리고, 시점 tf가 되면, 제4 주사 제어 신호(CNT4)의 펄스가 이 시프트 레지스터(410)에 공급된다. 제4 주사 제어 신호(CNT4)는, 도 1에 도시한 바와 같이, 제1 리셋 신호(RESET1)로서 6단째(SR(6))에 공급되고, 제2 세트 신호(SET2)로서 8단째(SR(8))에 공급된다. 이에 의해, 6단째(SR(6))의 netA의 전위는 하이레벨로부터 로우레벨로 변화하고, 8단째(SR(8))의 netA의 전위는 하이레벨로 유지된다.

시점 tg가 되면, 제5 주사 제어 신호(CNT5)의 펄스가 이 시프트 레지스터(410)에 공급된다. 제5 주사 제어 신호(CNT5)는, 도 1에 도시한 바와 같이, 제1 리셋 신호(RESET1)로서 7단째(SR(7))에 공급된다. 이에 의해, 7단째(SR(7))의 netA의 전위는 하이레벨로부터 로우레벨로 변화한다.

시점 th가 되면, 제6 주사 제어 신호(CNT6)의 펄스가 이 시프트 레지스터(410)에 공급된다. 제6 주사 제어 신호(CNT6)는, 도 1에 도시한 바와 같이, 제1 리셋 신호(RESET1)로서 8단째(SR(8))에 공급된다. 이에 의해, 8단째(SR(8))의 netA의 전위는 하이레벨로부터 로우레벨로 변화한다.

이상과 같이, 이 액정 표시 장치에 포함되는 게이트 버스 라인(GL1~GL8)의 주사를 개시하는 신호로서 제3 주사 제어 신호(CNT3)가 이용되고, 해당 주사를 종료하는 신호로서 제4 ~ 제6 주사 제어 신호(CNT4~CNT6)가 이용되는 것에 의해, 게이트 버스 라인(GL1~GL8)의 순방향 주사가 행해진다.

<1.4.2.2 역방향 주사 시의 동작>

다음에, 역방향 주사가 행해질 때의 시프트 레지스터(410) 전체의 동작에 대해서 설명한다. 액정 표시 장치의 동작 중, 도 9에 도시한 바와 같이, 제1 ~ 제4 게이트 클럭 신호(GCK1~GCK4)가 시프트 레지스터(410)에 공급된다. 제1 게이트 클럭 신호(GCK1)를 기준으로 하면, 제2 게이트 클럭 신호(GCK2)에 대해서는 위상이 90도 진행하고, 제3 게이트 클럭 신호(GCK3)에 대해서는 위상이 180도 진행하고, 제4 게이트 클럭 신호(GCK4)에 대해서는 위상이 270도 진행한다. 그런데, 순방향 주사 시에는, 「제1 게이트 클럭 신호(GCK1), 제2 게이트 클럭 신호(GCK2), 제3 게이트 클럭 신호(GCK3), 제4 게이트 클럭 신호(GCK4)」의 순으로 이들 4상의 클럭 신호의 클럭 펄스가 이 시프트 레지스터(410)에 공급되지만, 역방향 주사 시에는, 「제4 게이트 클럭 신호(GCK4), 제3 게이트 클럭 신호(GCK3), 제2 게이트 클럭 신호(GCK2), 제1 게이트 클럭 신호(GCK1)」의 순으로 이들 4상의 클럭 신호의 클럭 펄스가 이 쌍안정 회로에 공급된다. 이러한 클럭 펄스의 발생 순서에 대해서는, 표시 제어 회로(20)에서 절환이 행하여진다.

시점 ta 이전의 기간에는, 모든 단에 있어서 netA의 전위는 로우레벨로 되고, 또한 모든 단으로부터 출력되는 주사 신호(GOUT)의 전위 역시 로우레벨로 된다. 시점 ta가 되면, 제4 주사 제어 신호(CNT4)의 펄스가 이 시프트 레지스터(410)에 공급된다. 그 제4 주사 제어 신호(CNT4)는, 도 1에 도시한 바와 같이, 제2 세트 신호(SET2)로서 8단째(SR(8))에 공급되고, 제1 리셋 신호(RESET1)로서 6단째(SR(6))에 공급된다. 이에 의해, 8단째(SR(8))의 netA의 전위는, 로우레벨로부터 하이레벨로 변화한다. 6단째(SR(6))의 netA의 전위는, 로우레벨로 유지된다.

시점 tb가 되면, 제4 게이트 클럭 신호(GCK4)가 로우레벨로부터 하이레벨로 변화한다. 이때, 8단째(SR(8))에 있어서는 입력 단자(45)의 전위가 로우레벨로부터 하이레벨로 변화하게 되므로, 8단째(SR(8))의 netA의 전위는 더욱 상승한다. 그 결과, 8단째(SR(8))로부터 출력되는 주사 신호(GOUT(8))는 하이레벨이 된다. 8단째(SR(8))로부터 출력되는 주사 신호(GOUT(8))는, 도 1에 도시한 바와 같이, 제2 세트 신호(SET2)로서 7단째(SR(7))에 공급되고, 제1 리셋 신호(RESET1)로서 5단째(SR(5))에 공급된다. 이에 의해, 시점 tb에는, 7단째(SR(7))에 대해서는 netA의 전위는 하이레벨로 되고, 5단째(SR(5))에 대해서는 netA의 전위는 로우레벨로 유지된다.

시점 tc가 되면, 제3 게이트 클럭 신호(GCK3)가 로우레벨로부터 하이레벨로 변화한다. 이때, 7단째(SR(7))에 있어서는 입력 단자(45)의 전위가 로우레벨로부터 하이레벨로 변화하게 되므로, 7단째(SR(7))의 netA의 전위는 더욱 상승한다. 그 결과, 7단째(SR(7))로부터 출력되는 주사 신호(GOUT(7))는 하이레벨이 된다. 7단째(SR(7))로부터 출력되는 주사 신호(GOUT(7))는, 제1 세트 신호(SET1)로서 8단째(SR(8))에 공급된다. 8단째(SR(8))에서는, netA의 전위는 이미 부트스트랩에 의해 높아져 있으므로, 주사 신호(GOUT(7))에 기초해서 netA의 전위가 변동하는 일은 없다. 또한, 시점 tc에는, 8단째(SR(8))에 공급되는 제2 게이트 클럭 신호(GCK2) 및 제4 게이트 클럭 신호(GCK4)의 전위는 변화하지 않는다. 이 때문에, 8단째(SR(8))에 대해서는, netA의 전위 및 주사 신호(GOUT)의 전위는, 시점 tb ~ 시점 tc에 있어서의 전위가 유지된다. 7단째(SR(7))로부터 출력되는 주사 신호(GOUT(7))는, 또한 제2 세트 신호(SET2)로서 6단째(SR(6))에 공급되고, 제1 리셋 신호(RESET1)로서 4단째(SR(4))에 공급된다. 이에 의해, 시점 tc에는, 6단째(SR(6))에 대해서는 netA의 전위는 하이레벨로 되고, 4단째(SR(4))에 대해서는 netA의 전위는 로우레벨로 유지된다.

시점 td가 되면, 제4 게이트 클럭 신호(GCK4)가 하이레벨로부터 로우레벨로 변화한다. 이에 의해, 8단째(SR(8))의 netA의 전위는 저하한다. 또한, 시점 td에는, 제2 게이트 클럭 신호(GCK2)가 로우레벨로부터 하이레벨로 변화한다. 이때, 8단째(SR(8))에 있어서는 입력 단자(46)의 전위가 로우레벨로부터 하이레벨로 변화하게 되므로, 8단째(SR(8))로부터 출력되는 주사 신호(GOUT(8))는 로우레벨로 된다. 또한, 제2 게이트 클럭 신호(GCK2)는 제1 클럭(CKA)으로서 6단째(SR(6))에 공급된다. 따라서, 제2 게이트 클럭 신호(GCK2)가 로우레벨로부터 하이레벨로 변화함으로써, 6단째(SR(6))의 netA의 전위는 더욱 상승하고, 6단째(SR(6))로부터 출력되는 주사 신호(GOUT(6))는 하이레벨이 된다. 6단째(SR(6))로부터 출력되는 주사 신호(GOUT(6))는, 제1 세트 신호(SET1)로서 7단째(SR(7))에 공급되고, 제2 세트 신호(SET2)로서 5단째(SR(5))에 공급되고, 제1 리셋 신호(RESET1)로서 3단째(SR(3))에 공급된다. 7단째(SR(7))에 대해서는, 시점 tc에 있어서의 8단째(SR(8))와 마찬가지로, netA의 전위 및 주사 신호(GOUT)의 전위는, 시점 tc ~ 시점 td에 있어서의 전위가 유지된다. 또한, 5단째(SR(5))에 대해서는 netA의 전위는 하이레벨로 되고, 3단째(SR(3))의 netA의 전위는 로우레벨로 유지된다.

시점 te가 되면, 제3 게이트 클럭 신호(GCK3)가 하이레벨로부터 로우레벨로 변화한다. 이에 의해, 7단째(SR(7))의 netA의 전위는 저하한다. 또한, 시점 te에는, 제1 게이트 클럭 신호(GCK1)가 로우레벨로부터 하이레벨로 변화한다. 이때, 7단째(SR(7))에 있어서는 입력 단자(46)의 전위가 로우레벨로부터 하이레벨로 변화하게 되므로, 7단째(SR(7))로부터 출력되는 주사 신호(GOUT(7))는 로우레벨로 된다. 또한, 제1 게이트 클럭 신호(GCK1)는 제1 클럭(CKA)으로서 5단째(SR(5))에 공급된다. 따라서, 제1 게이트 클럭 신호(GCK1)가 로우레벨로부터 하이레벨로 변화함으로써, 5단째(SR(5))의 netA의 전위는 더욱 상승하고, 5단째(SR(5))로부터 출력되는 주사 신호(GOUT(5))는 하이레벨이 된다. 5단째(SR(5))로부터 출력되는 주사 신호(GOUT(5))는, 제2 리셋 신호(RESET2)로서 8단째(SR(8))에 공급되고, 제1 세트 신호(SET1)로서 6단째(SR(6))에 공급되고, 제2 세트 신호(SET2)로서 4단째(SR(4))에 공급되고, 제1 리셋 신호(RESET1)로서 2단째에 공급된다. 이에 의해, 8단째(SR(8))의 netA의 전위는 하이레벨로부터 로우레벨로 변화하고, 6단째(SR(6))의 netA의 전위는 하이레벨로 유지되고, 4단째(SR(4))의 netA의 전위는 로우레벨로부터 하이레벨로 변화하고, 2단째(SR(2))의 netA의 전위는 로우레벨로 유지된다.

이상과 같이 하여, 8단째(SR(8))로부터 1단째(SR(1))로 주사 신호(GOUT(8)~GOUT(1))가 소정기간씩 순차적으로 하이레벨이 된다. 그리고, 시점 tf가 되면, 제3 주사 제어 신호(CNT3)의 펄스가 이 시프트 레지스터(410)에 공급된다. 제3 주사 제어 신호(CNT3)는, 도 1에 도시한 바와 같이, 제2 리셋 신호(RESET2)로서 3단째(SR(3))에 공급되고, 제1 세트 신호(SET1)로서 1단째(SR(1))에 공급된다. 이에 의해, 3단째(SR(3))의 netA의 전위는 하이레벨로부터 로우레벨로 변화하고, 1단째(SR(1))의 netA의 전위는 하이레벨로 유지된다.

시점 tg가 되면, 제2 주사 제어 신호(CNT2)의 펄스가 이 시프트 레지스터(410)에 공급된다. 제2 주사 제어 신호(CNT2)는, 도 1에 도시한 바와 같이, 제2 리셋 신호(RESET2)로서 2단째(SR(2))에 공급된다. 이에 의해, 2단째(SR(2))의 netA의 전위는 하이레벨로부터 로우레벨로 변화한다.

시점 th가 되면, 제1 주사 제어 신호(CNT1)의 펄스가 이 시프트 레지스터(410)에 공급된다. 제1 주사 제어 신호(CNT1)는, 도 1에 도시한 바와 같이, 제2 리셋 신호(RESET2)로서 1단째(SR(1))에 공급된다. 이에 의해, 1단째(SR(1))의 netA의 전위는 하이레벨로부터 로우레벨로 변화한다.

이상과 같이, 이 액정 표시 장치에 포함되는 게이트 버스 라인(GL1~GL8)의 주사를 개시하는 신호로서 제4 주사 제어 신호(CNT4)가 이용되고, 해당 주사를 종료하는 신호로서 제1 ~ 제3 주사 제어 신호(CNT1~CNT3)가 이용되는 것에 의해, 게이트 버스 라인(GL1~GL8)의 역방향 주사가 행해진다.

<1.5 효과>

본 실시 형태에 따르면, 시프트 레지스터(410)의 각 단(SR(k))에는, 3단전 단(SR(k-3))으로부터 출력되는 주사 신호(GOUT(k-3))가 제2 리셋 신호(RESET2)로서 공급되고, 전단(SR(k-1))으로부터 출력되는 주사 신호(GOUT(k-1))가 제1 세트 신호(SET1)로서 공급되고, 다음단(SR(k+1))으로부터 출력되는 주사 신호(GOUT(k+1))가 제2 세트 신호(SET2)로서 공급되고, 3단후 단(SR(k+3))으로부터 출력되는 주사 신호(GOUT(k+3))가 제1 리셋 신호(RESET1)로서 공급된다. 또한, 1단째(SR(1))에는 제3 주사 제어 신호(CNT3)가 제1 세트 신호(SET1)로서 공급되고, 8단째(최종 단째)(SR(8))에는 제4 주사 제어 신호(CNT4)가 제2 세트 신호(SET2)로서 공급된다. 이 때문에, 게이트 버스 라인(GL1~GL8)의 주사를 개시하기 위해서 제3 주사 제어 신호(CNT3)의 펄스가 이 시프트 레지스터(410)에 공급되었을 때는, 「1단째, 2단째,···, 7단째, 8단째」의 순으로 각 단에 제1 세트 신호(SET1)의 펄스가 공급되고, 게이트 버스 라인(GL1~GL8)의 순방향 주사가 행해진다. 한편, 게이트 버스 라인(GL1~GL8)의 주사를 개시하기 위해서 제4 주사 제어 신호(CNT4)의 펄스가 이 시프트 레지스터(410)에 공급되었을 때는, 「8단째, 7단째,···, 2단째, 1단째」의 순으로 각 단에 제2 세트 신호(SET2)의 펄스가 공급되고, 게이트 버스 라인(GL1~GL8)의 역방향 주사가 행해진다. 여기서, 본 실시 형태에서는, 시프트 레지스터(410)의 각 단이 2개의 세트 신호(SET1, SET2)와 2개의 리셋 신호(RESET1, RESET2)를 수취하는 구성으로 함으로써, 게이트 버스 라인(GL1~GL8)의 주사 순서의 절환이 가능하게 된다. 이렇게, 본 실시 형태에 따르면, 게이트 버스 라인의 주사 순서의 절환 때문에 종래 필요했던 구성(「셀렉트 신호로 스위치의 절환을 행하는 구성」, 「셀렉트 신호를 위한 구동 회로나 신호 배선」등)이 불필요해진다. 이 때문에, 게이트 버스 라인의 주사 순서의 절환이 가능한 시프트 레지스터를 실현할 때, 회로 면적 증대의 억제, 소비 전류 증대의 억제, 코스트 상승의 억제를 도모할 수 있다. 또한, 주사 순서를 절환하기 위한 스위치가 불필요해지므로, 고온 에이징 시의 스위치(트랜지스터)의 임계값 전압의 시프트에 기인하는 오동작의 발생이 억제된다.

또한, 본 실시 형태에서는, 시프트 레지스터(410)의 홀수단째와 짝수단째는, 다른 클럭 신호에 기초해서 동작한다. 이 때문에, 도 8이나 도 9에 도시한 바와 같이, 복수의 게이트 버스 라인이 동시에 선택되는 기간을 설정할 수 있다. 여기서, 시프트 레지스터(410)의 홀수단째를 동작시키기 위한 클럭 신호와 시프트 레지스터(410)의 짝수단째를 동작시키기 위한 클럭 신호는 서로 위상이 90도 어긋나 있으므로, 각 게이트 버스 라인이 선택되는 기간 중 전반의 기간에는 화소 용량에의 프리차지가 행해지고, 후반의 기간에는 화소 용량에의 본충전이 행해진다. 이에 의해, 충분한 충전 시간이 확보되어, 화소 용량에의 충전 부족에 기인하는 표시 품위의 저하가 억제된다. 또한, 게이트 전압(화소 형성부 내의 박막 트랜지스터(11)를 온 상태로 하기 위한 전압)의 저감이나 박막 트랜지스터(11)의 사이즈의 축소가 가능해지고, 소비 전류도 저감된다.

<1.6 변형예>

상기 제1 실시 형태에서는, netA와 출력 단자(51) 사이에 캐패시터(C1)가 설치되어 있지만, 본 발명은 이것에 한정되지 않는다. 이 캐패시터(C1)는 주사 신호(GOUT)의 파형의 안정화를 위해 설치되는 것으로서, 이 캐패시터(C1)를 갖지 않는 구성이어도 좋다. 또한, 상기 제1 실시 형태에서는, 제2 클럭(CKB)에 의해 온/오프가 제어되는 박막 트랜지스터(T14)가 설치되어 있지만, 본 발명은 이것에 한정되지 않는다. 이 박막 트랜지스터(T14)에 대해서도 주사 신호(GOUT)의 파형의 안정화를 위해 설치되는 것으로서, 이 박막 트랜지스터(T14)를 갖지 않는 구성이어도 좋다.

또한, 제2 리셋 신호(RESET2)로서 입력되는 제어 신호가 게이트 단자에 공급되고, 드레인 단자가 출력 단자(51)에 접속되고, 소스 단자가 전원 전압(VSS)에 접속된 박막 트랜지스터(제15 스위칭 소자)를 1단째(SR(1))~3단째(SR(3)) 중 어느 하나가 구비하고, 제1 리셋 신호(RESET1)로서 입력되는 제어 신호가 게이트 단자에 공급되고, 드레인 단자가 출력 단자(51)에 접속되고, 소스 단자가 전원 전압(VSS)에 접속된 박막 트랜지스터(제16 스위칭 소자)를 6단째(SR(6))~8단째(SR(8)) 중 어느 하나가 구비하는 구성으로 해도 된다.

또한, k단째(SR(k))에 주목했을 때, 2단후 단(SR(k+2)) 또는 3단후 단(SR(k+3))으로부터 출력되는 주사 신호(GOUT(k+2) 또는 GOUT(k+3))가 게이트 단자에 공급되고, 드레인 단자가 출력 단자(51)에 접속되고, 소스 단자가 전원 전압(VSS)에 접속된 박막 트랜지스터(제17 스위칭 소자)와, 2단전 단(SR(k-2)) 또는 3단전 단(SR(k-3))으로부터 출력되는 주사 신호(GOUT(k-2) 또는 GOUT(k-3))가 게이트 단자에 공급되고, 드레인 단자가 출력 단자(51)에 접속되고, 소스 단자가 전원 전압(VSS)에 접속된 박막 트랜지스터(제18 스위칭 소자)를 더 구비한 구성으로 해도 된다. 이에 의해, 주사 신호(GOUT(k))의 전위를 보다 확실하게 로우레벨로까지 저하시키는 것이 가능하게 된다.

<2. 제2 실시 형태>

<2.1 시프트 레지스터의 구성>

도 10은, 본 발명의 제2 실시 형태에 있어서의 게이트 드라이버(40) 내의 시프트 레지스터의 구성을 도시하는 블록도이다. 이 시프트 레지스터는, 도 10에 도시한 바와 같이, 표시부(10)의 일측에 설치된 게이트 드라이버 내의 제1 시프트 레지스터(411a)와 표시부(10)의 다른 측에 설치된 게이트 드라이버 내의 제2 시프트 레지스터(41lb)에 의해 구성된다. 제1 시프트 레지스터(411a)에 대해서도 제2 시프트 레지스터(41lb)에 대해서도, 상기 제1 실시 형태에 있어서의 시프트 레지스터(410)(도 1 참조)와 마찬가지 구성으로 된다. 또한, 제1 시프트 레지스터(411a) 및 제2 시프트 레지스터(41lb) 내의 각 쌍안정 회로의 구성에 대해서도, 상기 제1 실시 형태에 있어서의 구성(도 5 참조)과 마찬가지로 된다. 또한, 시프트 레지스터의 각 단(쌍안정 회로)의 동작 및 시프트 레지스터 전체의 동작에 대해서도, 상기 제1 실시 형태와 마찬가지이므로, 설명을 생략한다.

<2.2 효과>

일반적으로, 시프트 레지스터로부터 출력되는 주사 신호에 대해서는, 게이트 버스 라인의 배선 용량(부하)의 존재에 기인해서 지연이 생긴다. 특히 대형의 패널을 채용하는 표시 장치에 있어서 게이트 드라이버가 패널의 한쪽에만 설치되어 있을 경우, 시프트 레지스터에 가까운 위치와 시프트 레지스터로부터 먼 위치에서 주사 신호의 파형이 크게 다른 경우가 있다. 예를 들면, 도 11(A)에서 부호 P1의 화살표로 나타내는 위치에 있어서의 주사 신호의 파형이 도 11(B)에 도시하는 것과 같이 되고, 도 11(A)에서 부호 P2의 화살표로 나타내는 위치에 있어서의 주사 신호의 파형이 도 11(C)에 도시하는 것과 같이 되는 경우가 있다. 이와 같은 경우, 시프트 레지스터로부터 먼 위치에 있어서 화소 용량에의 충전 부족이 생기고, 표시 품위가 저하한다. 이 점은, 본 실시 형태에 의하면, 1개의 게이트 버스 라인에 대하여 표시부(10)의 양측으로부터 충전이 실시되어, 대형 패널에 있어서의 충전 부족에 기인하는 표시 품위의 저하가 억제된다.

<3. 제3 실시 형태>

<3.1 시프트 레지스터의 구성>

도 12는, 본 발명의 제3 실시 형태에 있어서의 게이트 드라이버(40) 내의 시프트 레지스터의 구성을 도시하는 블록도이다. 이 시프트 레지스터는, 도 12에 도시한 바와 같이, 표시부(10)의 일측에 설치된 게이트 드라이버 내의 제1 시프트 레지스터(412a)와 표시부(10)의 다른 측에 설치된 게이트 드라이버 내의 제2 시프트 레지스터(412b)에 의해 구성된다. 상세하게는, 상기 제1 실시 형태에 있어서의 시프트 레지스터(410)(도 1 참조) 내의 쌍안정 회로 중 홀수단째(SR(1), SR(3), SR(5) 및 SR(7))에 대해서는 표시부(10)의 일측(도 12에서는 표시부(10)의 좌측)에 설치되고, 짝수단째(SR(2), SR(4), SR(6) 및 SR(8))에 대해서는 표시부(10)의 다른 측(도 12에서는 표시부(10)의 우측)에 설치된다. 또한, 각 쌍안정 회로의 구성이나 동작, 시프트 레지스터 전체의 동작에 대해서는, 상기 제1 실시 형태와 마찬가지이므로, 설명을 생략한다.

<3.2 효과>

본 실시 형태에 따르면, 시프트 레지스터 1단당의 사이즈(소스 버스 라인이 연장되는 방향에 관한 사이즈)를 상기 제1 실시 형태에 있어서의 사이즈의 거의 2분의 1로 할 수 있다. 이 때문에, 패널의 테두리로서 필요해지는 면적을 작게 하는 것이 가능하게 된다. 이에 의해, 액정 패널을 이용한 각종 제품의 소형화가 실현된다.

<4. 제4 실시 형태>

<4.1 전체 구성 및 게이트 드라이버의 구성>

본 실시 형태에서는, 전체 구성 및 게이트 드라이버의 구성에 대해서는, 도 1~도 3에 나타낸 상기 제1 실시 형태에 있어서의 구성과 거의 마찬가지이므로, 자세한 설명을 생략한다.

<4.2 쌍안정 회로의 구성>

도 13은, 본 실시 형태에 있어서의 쌍안정 회로의 구성을 도시하는 회로도이다. 본 실시 형태에서는, 도 5에 나타낸 상기 제1 실시 형태에 있어서의 구성 요소 외에, 3개의 박막 트랜지스터(T5)(제5 스위칭 소자), T6(제6 스위칭 소자) 및 T7(제7 스위칭 소자))와, 제2 클럭(CKB)을 수취하는 입력 단자(47)가 설치된다. 또한, 입력 단자(46)와 입력 단자(47)는 같은 단자(1개의 단자)이어도 좋다.

박막 트랜지스터(T6)의 소스 단자, 박막 트랜지스터(T7)의 드레인 단자 및 박막 트랜지스터(T5)의 게이트 단자는 서로 접속된다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 「netB」(제2 노드)라고 한다.

박막 트랜지스터(T5)에 대해서는, 게이트 단자는 netB에 접속되고, 드레인 단자는 netA에 접속되고, 소스 단자는 전원 전압(VSS)에 접속된다. 박막 트랜지스터(T6)에 대해서는, 게이트 단자 및 드레인 단자는 입력 단자(47)에 접속되고(즉, 다이오드 접속이 되고), 소스 단자는 netB에 접속된다. 박막 트랜지스터(T7)에 대해서는, 게이트 단자는 netA에 접속되고, 드레인 단자는 netB에 접속되고, 소스 단자는 전원 전압(VSS)에 접속된다. 이에 의해, 도 13에서 부호 60으로 나타내는 부분의 회로는, netA의 전위를 나타내는 신호의 논리 반전 신호의 논리값과 제2 클럭(CKB)의 논리값과의 논리곱을 출력하는 AND 회로가 된다. 본 실시 형태에서는, 이 AND 회로에 의해 제2 노드 제어부가 실현된다.

박막 트랜지스터(T5)는, netB의 전위가 하이레벨로 되어 있을 때, netA의 전위를 로우레벨로 한다. 박막 트랜지스터(T6)는, 제2 클럭(CKB)이 하이레벨로 되어 있을 때, netB의 전위를 하이레벨로 한다. 박막 트랜지스터(T7)는, netA의 전위가 하이레벨로 되어 있을 때, netB의 전위를 로우레벨로 한다. 이상의 점으로부터, netA의 전위가 로우레벨이며, 또한, 제2 클럭(CKB)이 하이레벨로 되어 있을 때, 박막 트랜지스터(T5)는 온 상태로 되고, netA의 전위가 전원 전압(VSS)의 전위에 인입된다.

<4.3 시프트 레지스터의 동작>

다음에, 도 13~도 15를 참조하면서, 본 실시 형태에 있어서의 시프트 레지스터(410)의 각 단(쌍안정 회로)의 동작에 대해서 설명한다. 또한, 도 14는 순방향 주사가 행해질 때의 타이밍차트이며, 도 15는 역방향 주사가 행해질 때의 타이밍차트이다. 시프트 레지스터(410)의 전체의 동작에 대해서는, 상기 제1 실시 형태와 마찬가지이므로, 설명을 생략한다.

<4.3.1 순방향 주사 시의 동작>

순방향 주사가 행해질 때의 쌍안정 회로의 동작에 대해서 설명한다. 도 14에 도시한 바와 같이, 액정 표시 장치의 동작 중, 입력 단자(45)에는 제1 클럭(CKA)이 공급되고, 입력 단자(46) 및 입력 단자(47)에는 제2 클럭(CKB)이 공급된다.

시점 t1 이전의 기간에는, 제2 클럭(CKB)의 전위의 변화에 따라서 netB의 전위가 소정 기간마다 하이레벨로 되어 박막 트랜지스터(T5)가 온 상태로 되는 것 이외에는, 상기 제1 실시 형태와 마찬가지의 동작이 행해진다. 상세하게는, 시점 t1 이전의 기간에는, netA의 전위는 로우레벨로 유지되는 것에 대해, 제2 클럭(CKB)의 전위는 소정 기간마다 하이레벨과 로우레벨이 반복된다. 전술한 바와 같이, netA의 전위가 로우레벨이며, 또한, 제2 클럭(CKB)이 하이레벨로 되어 있을 때, 박막 트랜지스터(T5)는 온 상태로 된다. 따라서, 시점 t1 이전의 기간에는, 제2 클럭(CKB)이 하이레벨로 되어 있는 기간에 박막 트랜지스터(T5)가 온 상태로 된다.

시점 t1이 되면, 입력 단자(41)에 제1 세트 신호(SET1)의 펄스가 공급된다. 이에 의해, 상기 제1 실시 형태와 마찬가지로, netA의 전위가 로우레벨로부터 하이레벨로 변화하고, 박막 트랜지스터(TS)는 온 상태로 된다. 또한, 상기 제1 실시 형태와 마찬가지로, 시점 t1 ~ 시점 t2의 기간 동안, 주사 신호(GOUT)는 로우레벨로 유지된다. 그런데, 본 실시 형태에서는, 박막 트랜지스터(T7)의 게이트 단자가 netA에 접속된다. 이 때문에, netA의 전위가 하이레벨이 되는 것에 의해, 박막 트랜지스터(T7)가 온 상태로 된다. 이에 의해, netB의 전위는 로우레벨로 되므로, 박막 트랜지스터(T5)는 오프 상태로 된다. 따라서, 시점 t1 ~ 시점 t2의 기간 동안에, 「박막 트랜지스터(T5)가 온 상태로 되어 netA의 전위가 저하」하는 일은 없다.

시점 t2가 되면, 제1 클럭(CKA)이 로우레벨로부터 하이레벨로 변화한다. 이에 의해, 상기 제1 실시 형태와 마찬가지로, netA의 전위는 상승한다. 그리고, 주사 신호(GOUT)의 전위가 제1 클럭(CKA)의 하이레벨의 전위로까지 상승하고, 이 쌍안정 회로의 출력 단자(51)에 접속되어 있는 게이트 버스 라인이 선택 상태로 된다. 그런데, netA의 전위는 시점 t1으로부터 하이레벨이 되므로 박막 트랜지스터(T7)는 온 상태로 유지된다. 또한, 시점 t2 ~ 시점 t3의 기간 동안, 제2 클럭(CKB)은 로우레벨로 되므로, 박막 트랜지스터(T6)는 오프 상태로 된다. 이 때문에, 시점 t2 ~ 시점 t3의 기간 동안, netB의 전위는 로우레벨로 되고, 박막 트랜지스터(T5)는 오프 상태로 된다. 따라서, 시점 t2 ~ 시점 t3의 기간 동안에, 「박막 트랜지스터(T5)가 온 상태로 되어 netA의 전위가 저하」하는 일은 없다.

시점 t3가 되면, 입력 단자(42)에 제2 세트 신호(SET2)의 펄스가 공급된다. 이에 의해, 박막 트랜지스터(T2)는 온 상태로 되지만, 상기 제1 실시 형태와 마찬가지로, 박막 트랜지스터(T2)가 온 상태로 된 것에 기인해서 netA의 전위가 변동하는 일은 없다. 또한, 시점 t3에는 제1 클럭(CKA)의 전위 및 제2 클럭(CKB)의 전위는 변화하지 않으므로, netA 및 주사 신호(GOUT)에 대해서는, 시점 t2 ~ 시점 t3에 있어서의 전위가 유지된다.

시점 t4가 되면, 제1 클럭(CKA)이 하이레벨로부터 로우레벨로 변화하고, 제2 클럭(CKB)이 로우레벨로부터 하이레벨로 변화한다. 이에 의해, 상기 제1 실시 형태와 마찬가지로, 주사 신호(GOUT)의 전위는 로우레벨로 된다. netA의 전위에 대해서는, 시점 t2 ~ 시점 t4의 기간보다는 저하하지만, 하이레벨의 상태로 유지된다. 이 때문에, 시점 t4 이후의 기간에서도, 박막 트랜지스터(T7)는 온 상태로 유지된다. 이에 의해, netB의 전위는 로우레벨로 되므로, 박막 트랜지스터(T5)는 오프 상태로 된다. 따라서, 시점 t4 ~ 시점 t5의 기간 동안에, 「박막 트랜지스터(T5)가 온 상태로 되어 netA의 전위가 저하」하는 일은 없다. 시점 t5 이후의 기간에는, 제2 클럭(CKB)의 전위의 변화에 따라서 netB의 전위가 소정 기간마다 하이레벨이 되어 박막 트랜지스터(T5)가 온 상태로 되는 것 이외에는, 상기 제1 실시 형태와 마찬가지의 동작이 행해진다.

<4.3.2 역방향 주사 시의 동작>

역방향 주사가 행해질 때의 쌍안정 회로의 동작에 대해서 설명한다. 도 15에 도시한 바와 같이, 액정 표시 장치의 동작 중, 입력 단자(45)에는 제1 클럭(CKA)이 공급되고, 입력 단자(46) 및 입력 단자(47)에는 제2 클럭(CKB)이 공급된다.

시점 t1 이전의 기간에는, 제2 클럭(CKB)의 전위의 변화에 따라서 netB의 전위가 소정 기간마다 하이레벨이 되어 박막 트랜지스터(T5)가 온 상태로 되는 것 이외에는, 상기 제1 실시 형태와 마찬가지의 동작이 행해진다. 시점 t1이 되면, 입력 단자(42)에 제2 세트 신호(SET2)의 펄스가 공급된다. 이에 의해, 상기 제1 실시 형태와 마찬가지로, netA의 전위가 로우레벨로부터 하이레벨로 변화하고, 박막 트랜지스터(TS)는 온 상태로 된다. 또한, 상기 제1 실시 형태와 마찬가지로, 시점 t1 ~ 시점 t2의 기간 동안, 주사 신호(GOUT)는 로우레벨로 유지된다. 또한, 순방향 주사 시와 마찬가지로, 시점 t1 ~ 시점 t2의 기간 동안에, 「박막 트랜지스터(T5)가 온 상태로 되어 netA의 전위가 저하」하는 일은 없다.

시점 t2가 되면, 제1 클럭(CKA)이 로우레벨로부터 하이레벨로 변화한다. 이에 의해, 상기 제1 실시 형태와 마찬가지로, netA의 전위는 상승한다. 그리고, 주사 신호(GOUT)의 전위가 제1 클럭(CKA)의 하이레벨의 전위로까지 상승하고, 이 쌍안정 회로의 출력 단자(51)에 접속되어 있는 게이트 버스 라인이 선택 상태로 된다. 또한, netA의 전위는 시점 t1으로부터 하이레벨로 되어 있는 부분, 순방향 주사 시와 마찬가지로, 시점 t2 ~ 시점 t3의 기간 동안에, 「박막 트랜지스터(T5)가 온 상태로 되어 netA의 전위가 저하」하는 일은 없다.

시점 t3가 되면, 입력 단자(41)에 제1 세트 신호(SET1)의 펄스가 공급된다. 이에 의해, 박막 트랜지스터(T1)는 온 상태로 되지만, 상기 제1 실시 형태와 마찬가지로, 박막 트랜지스터(T1)가 온 상태로 된 것에 기인해서 netA의 전위가 변동하는 일은 없다. 또한, 시점 t3에는 제1 클럭(CKA)의 전위 및 제2 클럭(CKB)의 전위는 변화하지 않으므로, netA 및 주사 신호(GOUT)에 대해서는, 시점 t2 ~ 시점 t3에 있어서의 전위가 유지된다.

시점 t4가 되면, 제1 클럭(CKA)이 하이레벨로부터 로우레벨로 변화하고, 제2 클럭(CKB)이 로우레벨로부터 하이레벨로 변화한다. 이에 의해, 상기 제1 실시 형태와 마찬가지로, 주사 신호(GOUT)의 전위는 로우레벨로 된다. netA의 전위에 대해서는, 시점 t2 ~ 시점 t4의 기간보다는 저하하지만, 하이레벨의 상태로 유지된다. 이 때문에, 순방향 주사 시와 마찬가지로, 시점 t4 ~ 시점 t5의 기간 동안에, 「박막 트랜지스터(T5)가 온 상태로 되어 netA의 전위가 저하」하는 일은 없다. 시점 t5 이후의 기간에는, 제2 클럭(CKB)의 전위의 변화에 따라서 netB의 전위가 소정 기간마다 하이레벨이 되어 박막 트랜지스터(T5)가 온 상태로 되는 것 이외에는, 상기 제1 실시 형태와 마찬가지의 동작이 행해진다.

<4.4 효과>

본 실시 형태에 따르면, 순방향 주사 시에 있어서도 역방향 주사 시에 있어서도, 시점 t1 이전의 기간 및 시점 t5 이후의 기간에는, netB의 전위가 제2 클럭(CKB)의 전위의 변화에 따라서 소정 기간마다 하이레벨이 된다(도 14 및 도 15 참조). 이 때문에, 시점 t1 이전의 기간 및 시점 t5 이후의 기간에는, 소정 기간마다 박막 트랜지스터(T5)가 온 상태로 된다. 이에 의해, 예를 들면 고온 에이징에 의해 박막 트랜지스터(TS)의 임계값 전압의 시프트가 생기고, 해당 박막 트랜지스터(TS)에 있어서의 리크 전류가 커졌을 경우라도, 소정 기간마다 netA의 전위가 확실하게 로우레벨로 되어, 출력 단자(51)로부터의 이상 펄스의 출력이 억제된다. 또한, 그러한 이상 펄스가 후단에 순차적으로 공급되는 것에 의한 시프트 레지스터의 이상 동작의 발생이 억제된다.

<4.5 변형예>

도 13에 나타낸 구성 외에, 제1 클럭(CKA)이 하이레벨로 되어 있을 때 netB의 전위를 로우레벨로 하는 박막 트랜지스터를 구비하는 구성으로 해도 된다. 이에 의해, 제1 클럭(CKA)이 하이레벨로 되어 있는 기간에는 netB의 전위는 확실하게 로우레벨로 되므로, 박막 트랜지스터(T5)의 임계값 전압의 시프트가 억제된다.

<5. 제5 실시 형태>

<5.1 전체 구성 및 게이트 드라이버의 구성>

본 실시 형태에서는, 전체 구성 및 게이트 드라이버의 개략 구성에 대해서는, 도 2 및 도 3에 나타낸 상기 제1 실시 형태에 있어서의 구성과 거의 마찬가지이므로, 자세한 설명을 생략한다.

<5.2 시프트 레지스터의 구성>

도 16은, 본 실시 형태에 있어서의 게이트 드라이버(40) 내의 시프트 레지스터(413)의 구성을 도시하는 블록도이다. 도 16에 도시한 바와 같이, 이 시프트 레지스터(413)는 8개의 쌍안정 회로(SR(1)~SR(8))에 의해 구성된다. 각 쌍안정 회로에는, 4상의 클럭 신호(CKA, CKB, CKC(이하 「제3클럭」이라고 한다) 및 CKD(이하 「제4클럭」이라고 한다))를 각각 수취하기 위한 입력 단자와, 로우레벨의 전원 전압(VSS)을 수취하기 위한 입력 단자와, 제1 세트 신호(SET1)를 수취하기 위한 입력 단자와, 제2 세트 신호(SET2)를 수취하기 위한 입력 단자와, 제1 리셋 신호(RESET1)를 수취하기 위한 입력 단자와, 제2 리셋 신호(RESET2)를 수취하기 위한 입력 단자와, 주사 신호(GOUT)를 출력하기 위한 출력 단자가 설치된다.

이하, 각 단(각 쌍안정 회로)에 입력되는 4상의 클럭 신호(CKA, CKB, CKC 및 CKD)에 대해서 설명한다. 또한, 제1 세트 신호(SET1), 제2 세트 신호(SET2), 제1 리셋 신호(RESET1), 제2 리셋 신호(RESET2) 및 전원 전압(VSS)에 대해서는, 상기 제1 실시 형태와 마찬가지이므로, 설명을 생략한다.

1단째(SR(1)) 및 5단째(SR(5))에 대해서는, 제1 게이트 클럭 신호(GCK1)가 제1 클럭(CKA)으로서 공급되고, 제3 게이트 클럭 신호(GCK3)가 제2 클럭(CKB)으로서 공급되고, 제2 게이트 클럭 신호(GCK2)가 제3 클럭(CKC)으로서 공급되고, 제4 게이트 클럭 신호(GCK4)가 제4 클럭(CKD)으로서 공급된다.

2단째(SR(2)) 및 6단째(SR(6))에 대해서는, 제2 게이트 클럭 신호(GCK2)가 제1 클럭(CKA)으로서 공급되고, 제4 게이트 클럭 신호(GCK4)가 제2 클럭(CKB)으로서 공급되고, 제1 게이트 클럭 신호(GCK1)가 제3 클럭(CKC)으로서 공급되고, 제3 게이트 클럭 신호(GCK3)가 제4 클럭(CKD)으로서 공급된다.

3단째(SR(3)) 및 7단째(SR(7))에 대해서는, 제3 게이트 클럭 신호(GCK3)가 제1 클럭(CKA)으로서 공급되고, 제1 게이트 클럭 신호(GCK1)가 제2 클럭(CKB)으로서 공급되고, 제4 게이트 클럭 신호(GCK4)가 제3 클럭(CKC)으로서 공급되고, 제2 게이트 클럭 신호(GCK2)가 제4 클럭(CKD)으로서 공급된다.

4단째(SR(4)) 및 8단째(SR(8))에 대해서는, 제4 게이트 클럭 신호(GCK4)가 제1 클럭(CKA)으로서 공급되고, 제2 게이트 클럭 신호(GCK2)가 제2 클럭(CKB)으로서 공급되고, 제3 게이트 클럭 신호(GCK3)가 제3 클럭(CKC)으로서 공급되고, 제1 게이트 클럭 신호(GCK1)가 제4 클럭(CKD)으로서 공급된다.

<5.3 쌍안정 회로의 구성>

도 17은, 본 실시 형태에 있어서의 쌍안정 회로의 구성을 도시하는 회로도이다. 본 실시 형태에서는, 도 5에 나타낸 상기 제1 실시 형태에 있어서의 구성 요소 외에, 6개의 박막 트랜지스터(T8~T13)(제8~ 제13의 스위칭 소자)와, 제3 클럭(CKC)을 수취하는 입력 단자(48)와, 제4 클럭(CKD)을 수취하는 입력 단자(49)가 설치된다.

박막 트랜지스터(T8)의 게이트 단자, 박막 트랜지스터(T9)의 소스 단자 및 박막 트랜지스터(T10)의 드레인 단자는 서로 접속된다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 「netB1」(제3 노드)라고 한다. 박막 트랜지스터(T11)의 게이트 단자, 박막 트랜지스터(T12)의 소스 단자 및 박막 트랜지스터(T13)의 드레인 단자는 서로 접속된다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 「netB2」(제4 노드)라고 한다.

박막 트랜지스터(T8)에 대해서는, 게이트 단자는 netB1에 접속되고, 드레인 단자는 netA에 접속되고, 소스 단자는 전원 전압(VSS)에 접속된다. 박막 트랜지스터(T9)에 대해서는, 게이트 단자 및 드레인 단자는 입력 단자(48)에 접속되고(즉, 다이오드 접속이 되고), 소스 단자는 netB1에 접속된다. 박막 트랜지스터(T10)에 대해서는, 게이트 단자는 netA에 접속되고, 드레인 단자는 netB1에 접속되고, 소스 단자는 전원 전압(VSS)에 접속된다. 박막 트랜지스터(T8)는, netB1의 전위가 하이레벨로 되어 있을 때, netA의 전위를 로우레벨로 한다. 박막 트랜지스터(T9)는, 제3 클럭(CKC)이 하이레벨로 되어 있을 때, netB1의 전위를 하이레벨로 한다. 박막 트랜지스터(T10)는, netA의 전위가 하이레벨로 되어 있을 때, netB1의 전위를 로우레벨로 한다.

박막 트랜지스터(T11)에 대해서는, 게이트 단자는 netB2에 접속되고, 드레인 단자는 netA에 접속되고, 소스 단자는 전원 전압(VSS)에 접속된다. 박막 트랜지스터(T12)에 대해서는, 게이트 단자 및 드레인 단자는 입력 단자(49)에 접속되고(즉, 다이오드 접속이 되고), 소스 단자는 netB2에 접속된다. 박막 트랜지스터(T13)에 대해서는, 게이트 단자는 netA에 접속되고, 드레인 단자는 netB2에 접속되고, 소스 단자는 전원 전압(VSS)에 접속된다. 박막 트랜지스터(T11)는, netB2의 전위가 하이레벨로 되어 있을 때, netA의 전위를 로우레벨로 한다. 박막 트랜지스터(T12)는, 제4 클럭(CKD)가 하이레벨로 되어 있을 때, netB2의 전위를 하이레벨로 한다. 박막 트랜지스터(T13)는, netA의 전위가 하이레벨로 되어 있을 때, netB2의 전위를 로우레벨로 한다.

<5.4 시프트 레지스터의 동작>

다음에, 도 17~ 도 19를 참조하면서, 본 실시 형태에 있어서의 시프트 레지스터(413)의 각 단(쌍안정 회로)의 동작에 대해서 설명한다. 또한, 도 18은 순방향 주사가 행해질 때의 타이밍차트이며, 도 19는 역방향 주사가 행해질 때의 타이밍차트이다. 시프트 레지스터(413)의 전체 동작에 대해서는, 상기 제1 실시 형태와 마찬가지이므로, 설명을 생략한다.

<5.4.1 순방향 주사 시의 동작>

순방향 주사가 행해질 때의 쌍안정 회로의 동작에 대해서 설명한다. 도 18에 도시한 바와 같이, 액정 표시 장치의 동작 중, 입력 단자(45)에는 제1 클럭(CKA)이 공급되고, 입력 단자(46)에는 제2 클럭(CKB)이 공급되고, 입력 단자(48)에는 제3 클럭(CKC)이 공급되고, 입력 단자(49)에는 제4 클럭(CKD)이 공급된다. 이렇게, 본 실시 형태에서는, 90도씩 위상이 어긋난 4상의 클럭 신호가 쌍안정 회로에 공급된다.

시점 t1 이전의 기간에는, netA의 전위 및 주사 신호(GOUT)의 전위(출력 단자(51)의 전위)는 로우레벨로 된다. 또한, 시점 t1 이전의 기간에는, 제3 클럭(CKC)에 기초해 netB1의 전위가 하이레벨과 로우레벨을 교대로 반복하고, 제4 클럭(CKD)에 기초해 netB2의 전위가 로우레벨과 하이레벨을 교대로 반복한다. 이에 의해, 시점 t1 이전의 기간에는, 박막 트랜지스터(T8) 및 박막 트랜지스터(T11)가 소정 기간마다 온 상태로 된다.

시점 t1이 되면, 입력 단자(41)에 제1 세트 신호(SET1)의 펄스가 공급된다. 이에 의해, 상기 제1 실시 형태와 마찬가지로, netA의 전위는 로우레벨로부터 하이레벨로 변화하고, 박막 트랜지스터(TS)는 온 상태로 된다. 또한, 시점 t1 ~ 시점 t2의 기간 동안, 제1 클럭(CKA)은 로우레벨로 되므로, 주사 신호(GOUT)는 로우레벨로 유지된다. 그런데, 본 실시 형태에서는, 박막 트랜지스터(T10, T13)의 게이트 단자가 netA에 접속된다. 이 때문에, netA의 전위가 하이레벨이 되는 것에 의해, 박막 트랜지스터(T10, T13)가 온 상태로 된다. 이에 의해, netB1 및 netB2의 전위는 로우레벨로 되므로, 박막 트랜지스터(T8, T11)는 오프 상태로 된다. 따라서, 시점 t1 ~ 시점 t2의 기간 동안에, 「박막 트랜지스터(T8) 또는 박막 트랜지스터(T11)가 온 상태로 되어 netA의 전위가 저하」하는 일은 없다.

시점 t2가 되면, 제1 클럭(CKA)이 로우레벨로부터 하이레벨로 변화한다. 이에 의해, 상기 제1 실시 형태와 마찬가지로, 주사 신호(GOUT)의 전위가 제1 클럭(CKA)의 하이레벨의 전위로까지 상승하고, 이 쌍안정 회로의 출력 단자(51)에 접속되어 있는 게이트 버스 라인이 선택 상태로 된다. 그런데, netA의 전위는 시점 t1으로부터 하이레벨이 되므로 박막 트랜지스터(T10, T13)는 온 상태로 유지된다. 이 때문에, 시점 t2 ~ 시점 t3의 기간 동안, netB1의 전위 및 netB2의 전위는 로우레벨로 되고, 박막 트랜지스터(T8, T11)는 오프 상태로 된다. 따라서, 시점 t2 ~ 시점 t3의 기간 동안에, 「박막 트랜지스터(T8) 또는 박막 트랜지스터(T11)가 온 상태로 되어 netA의 전위가 저하」하는 일은 없다.

시점 t4가 되면, 제1 클럭(CKA)이 하이레벨로부터 로우레벨로 변화하고, 제2 클럭(CKB)이 로우레벨로부터 하이레벨로 변화한다. 이에 의해, 상기 제1 실시 형태와 마찬가지로, 주사 신호(GOUT)의 전위는 로우레벨로 된다. netA의 전위에 대해서는, 시점 t2 ~ 시점 t4의 기간보다는 저하하지만, 하이레벨의 상태로 유지된다. 이 때문에, 시점 t4 이후의 기간에서도, 박막 트랜지스터(T10, T13)는 온 상태로 유지된다. 이에 의해, netB1의 전위 및 netB2의 전위는 로우레벨로 되므로, 박막 트랜지스터(T8, T11)는 오프 상태로 된다. 따라서, 시점 t4 ~ 시점 t5의 기간 동안에, 「박막 트랜지스터(T8) 또는 박막 트랜지스터(T11)가 온 상태로 되어 netA의 전위가 저하」하는 일은 없다. 시점 t5 이후의 기간에는, 시점 t0 이전의 기간과 마찬가지로, 박막 트랜지스터(T8) 및 박막 트랜지스터(T11)가 소정 기간마다 온 상태로 된다.

<5.4.2 역방향 주사 시의 동작>

역방향 주사가 행해질 때의 쌍안정 회로의 동작에 대해서 설명한다. 도 19에 도시한 바와 같이, 액정 표시 장치의 동작 중, 입력 단자(45)에는 제1 클럭(CKA)이 공급되고, 입력 단자(46)에는 제2 클럭(CKB)이 공급되고, 입력 단자(48)에는 제3 클럭(CKC)이 공급되고, 입력 단자(49)에는 제4 클럭(CKD)이 공급된다.

시점 t1 이전의 기간에는, 순방향 주사 시와 마찬가지로, 박막 트랜지스터(T8) 및 박막 트랜지스터(T11)가 소정 기간마다 온 상태로 된다. 시점 t1이 되면, 입력 단자(42)에 제2 세트 신호(SET2)의 펄스가 공급된다. 이에 의해, netA의 전위는 로우레벨로부터 하이레벨로 변화하고, 박막 트랜지스터(TS)는 온 상태로 된다. 또한, 시점 t1 ~ 시점 t2의 기간 동안, 제1 클럭(CKA)은 로우레벨로 되므로, 주사 신호(GOUT)는 로우레벨로 유지된다. 또한, 순방향 주사 시와 마찬가지로, 시점 t1 ~ 시점 t2의 기간 동안에, 「박막 트랜지스터(T8) 또는 박막 트랜지스터(T11)가 온 상태로 되어 netA의 전위가 저하」하는 일은 없다.

시점 t2가 되면, 제1 클럭(CKA)이 로우레벨로부터 하이레벨로 변화한다. 이에 의해, 상기 제1 실시 형태와 마찬가지로, 주사 신호(GOUT)의 전위가 제1 클럭(CKA)의 하이레벨의 전위로까지 상승하고, 이 쌍안정 회로의 출력 단자(51)에 접속되어 있는 게이트 버스 라인이 선택 상태로 된다. 또한, 순방향 주사 시와 마찬가지로, 시점 t2 ~ 시점 t3의 기간 동안에, 「박막 트랜지스터(T8) 또는 박막 트랜지스터(T11)가 온 상태로 되어 netA의 전위가 저하」하는 일은 없다.

시점 t4가 되면, 제1 클럭(CKA)이 하이레벨로부터 로우레벨로 변화하고, 제2 클럭(CKB)이 로우레벨로부터 하이레벨로 변화한다. 이에 의해, 상기 제1 실시 형태와 마찬가지로, 주사 신호(GOUT)의 전위는 로우레벨로 된다. netA의 전위에 대해서는, 시점 t2 ~ 시점 t4의 기간보다는 저하하지만, 하이레벨의 상태로 유지된다. 이 때문에, 시점 t4 이후의 기간에서도, 박막 트랜지스터(T10, T13)는 온 상태로 유지된다. 이에 의해, netB1의 전위 및 netB2의 전위는 로우레벨로 되므로, 박막 트랜지스터(T8, T11)는 오프 상태로 된다. 따라서, 시점 t4 ~ 시점 t5의 기간 동안에, 「박막 트랜지스터(T8) 또는 박막 트랜지스터(T11)가 온 상태로 되어 netA의 전위가 저하」하는 일은 없다. 시점 t5 이후의 기간에는, 순방향 주사 시와 마찬가지로, 박막 트랜지스터(T8) 및 박막 트랜지스터(T11)가 소정 기간마다 온 상태로 된다.

<5.5 효과>

본 실시 형태에 따르면, 순방향 주사 시에 있어서도 역방향 주사 시에 있어서도, 시점 t1 이전의 기간 및 시점 t5 이후의 기간에는, netB1의 전위가 제3 클럭(CKC)의 전위의 변화에 따라서 소정 기간마다 하이레벨이 되고, netB2의 전위가 제4 클럭(CKD)의 전위의 변화에 따라서 소정 기간마다 하이레벨이 된다(도 19 및 도 20 참조). 여기서, 제3 클럭(CKC)과 제4 클럭(CKD)은 위상이 180도 어긋나 있다. 이 때문에, 시점 t1 이전의 기간 및 시점 t5 이후의 기간에는, 박막 트랜지스터(T8) 또는 박막 트랜지스터(T11) 중 어느 하나가 온 상태로 된다. 이에 의해, 예를 들면 고온 에이징에 의해 박막 트랜지스터(TS)의 임계값 전압의 시프트가 생기고, 해당 박막 트랜지스터(TS)에 있어서의 리크 전류가 커졌을 경우라도, netA의 전위가 로우레벨로 고정되어, 출력 단자(51)로부터의 이상 펄스의 출력 및 그러한 이상 펄스가 후단에 순차적으로 공급되는 것에 의한 시프트 레지스터의 이상 동작의 발생이, 상기 제4 실시 형태와 비교해서 보다 효과적으로 억제된다.

<5.6 변형예>

도 17에 나타낸 구성 외에, 제4 클럭(CKD)이 하이레벨로 되어 있을 때 netB1의 전위를 로우레벨로 하는 박막 트랜지스터, 및 제3 클럭(CKC)이 하이레벨로 되어 있을 때 netB2의 전위를 로우레벨로 하는 박막 트랜지스터를 구비하는 구성으로 해도 된다. 이에 의해, 제4 클럭(CKD)이 하이레벨로 되어 있는 기간에는 netB1의 전위는 확실하게 로우레벨로 되고, 제3 클럭(CKC)이 하이레벨로 되어 있는 기간에는 netB2의 전위는 확실하게 로우레벨로 된다. 그 결과, 박막 트랜지스터(T8, T11)의 임계값 전압의 시프트가 억제된다.

<6. 제6 실시 형태>

<6.1 전체 구성 및 게이트 드라이버의 구성>

본 실시 형태에서는, 전체 구성 및 게이트 드라이버의 개략 구성에 대해서는, 도 2 및 도 3에 나타낸 상기 제1 실시 형태에 있어서의 구성과 거의 마찬가지이므로, 자세한 설명을 생략한다. 단, 게이트 버스 라인(GL1~GL8)의 주사 순서(주사 방향)를 제어하기 위한 신호로서, 상기 제1 실시 형태에서는, 제1 ~ 제6 주사 제어 신호(CNT1~CNT6)가 표시 제어 회로(20)로부터 게이트 드라이버(40)에 보내지던 것에 대해, 본 실시 형태에서는, 제1 ~ 제4 주사 제어 신호(CNT1~CNT4)가 표시 제어 회로(20)로부터 게이트 드라이버(40)에 보내진다.

<6.2 시프트 레지스터의 구성>

도 20은, 본 실시 형태에 있어서의 게이트 드라이버(40) 내의 시프트 레지스터(414)의 구성을 도시하는 블록도이다. 도 20에 도시한 바와 같이, 이 시프트 레지스터(414)는 8개의 쌍안정 회로(SR(1)~SR(8))에 의해 구성된다. 각 쌍안정 회로에는, 2상의 클럭 신호(CKA, CKB)를 각각 수취하기 위한 입력 단자와, 로우레벨의 전원 전압(VSS)을 수취하기 위한 입력 단자와, 제1 세트 신호(SET1)를 수취하기 위한 입력 단자와, 제2 세트 신호(SET2)를 수취하기 위한 입력 단자와, 제1 리셋 신호(RESET1)를 수취하기 위한 입력 단자와, 제2 리셋 신호(RESET2)를 수취하기 위한 입력 단자와, 주사 신호(GOUT)를 출력하기 위한 출력 단자가 설치된다. 또한, 시프트 레지스터(414)의 각 단(쌍안정 회로)의 구성에 대해서는, 도 5에 나타낸 상기 제1 실시 형태에 있어서의 구성과 마찬가지이므로, 설명을 생략한다.

상기 제1 실시 형태에서는, 도 1에 도시한 바와 같이, 1단째(SR(1))에 제2 리셋 신호(RESET2)로서 공급되는 신호와 2단째(SR(2))에 제2 리셋 신호(RESET2)로서 공급되는 신호는 상이하다. 구체적으로는, 제2 리셋 신호(RESET2)로서, 1단째(SR(1))에는 제1 주사 제어 신호(CNT1)가 공급되고, 2단째(SR(2))에는 제2 주사 제어 신호(CNT2)가 공급된다. 이것에 대하여, 본 실시 형태에서는, 도 20에 도시한 바와 같이, 1단째(SR(1))에 대해서도 2단째(SR(2))에 대해서도, 제1 주사 제어 신호(CNT1)가 제2 리셋 신호(RESET2)로서 공급된다.

또한, 상기 제1 실시 형태에서는, 도 1에 도시한 바와 같이, 7단째(SR(7))에 제1 리셋 신호(RESET1)로서 공급되는 신호와 8단째(SR(8))에 제1 리셋 신호(RESET1)로서 공급되는 신호는 상이하다. 구체적으로는, 제1 리셋 신호(RESET1)로서, 7단째(SR(7))에는 제5 주사 제어 신호(CNT5)가 공급되고, 8단째(SR(8))에는 제6 주사 제어 신호(CNT6)가 공급된다. 이것에 대하여, 본 실시 형태에서는, 도 20에 도시한 바와 같이, 7단째(SR(7))에 대해서도 8단째(SR(8))에 대해서도, 제4 주사 제어 신호(CNT4)가 제1 리셋 신호(RESET1)로서 공급된다.

<6.2 시프트 레지스터의 동작>

다음에, 본 실시 형태에 있어서의 시프트 레지스터(414) 전체 동작에 대해서 설명한다. 또한, 도 21은 순방향 주사가 행해질 때의 타이밍차트이며, 도 22은 역방향 주사가 행해질 때의 타이밍차트이다. 시프트 레지스터의 각 단(쌍안정 회로)의 동작에 대해서는, 상기 제1 실시 형태와 마찬가지이므로, 설명을 생략한다.

순방향 주사가 행해질 때의 시프트 레지스터(414) 전체 동작에 대해서 설명한다. 본 실시 형태에서는, 시점 tf 이전의 기간에는, 상기 제1 실시 형태와 마찬가지의 동작이 행해진다. 시점 tf가 되면, 도 21에 도시한 바와 같이, 제3 주사 제어 신호(CNT3)의 펄스가 발생한다. 이 제3 주사 제어 신호(CNT3)는, 제1 리셋 신호(RESET1)로서 6단째(SR(6))에 공급된다. 이에 의해, 6단째(SR(6))의 netA의 전위는 하이레벨로부터 로우레벨로 변화한다. 시점 tg에는, 어느 쪽 단에 공급되는 제1 리셋 신호(RESET1)에 대해서도 펄스는 생기지 않는다. 이 때문에, 어는 쪽 단에 대해서도, 시점 tg의 타이밍에서 netA의 전위가 하이레벨로부터 로우레벨로 변화하는 일은 없다. 시점 th가 되면, 도 21에 도시한 바와 같이, 제4 주사 제어 신호(CNT4)의 펄스가 발생한다. 이 제4 주사 제어 신호(CNT4)는, 제1 리셋 신호(RESET1)로서 7단째(SR(7)) 및 8단째(SR(8))에 공급된다. 이에 의해, 7단째(SR(7)) 및 8단째(SR(8))의 netA의 전위는 하이레벨로부터 로우레벨로 변화한다.

역방향 주사가 행해질 때의 시프트 레지스터(414) 전체 동작에 대해서 설명한다. 본 실시 형태에서는, 시점 tf 이전의 기간에는, 상기 제1 실시 형태와 마찬가지의 동작이 행해진다. 시점 tf가 되면, 도 22에 도시한 바와 같이, 제2 주사 제어 신호(CNT2)의 펄스가 발생한다. 이 제2 주사 제어 신호(CNT2)는, 제2 리셋 신호(RESET2)로서 3단째(SR(3))에 공급된다. 이에 의해, 3단째(SR(3))의 netA의 전위는 하이레벨로부터 로우레벨로 변화한다. 시점 tg에는, 어는 쪽 단에 공급되는 제2 리셋 신호(RESET2)에 대해서도 펄스는 생기지 않는다. 이 때문에, 어는 쪽 단에 대해서도, 시점 tg의 타이밍에서 netA의 전위가 하이레벨로부터 로우레벨로 변화하는 일은 없다. 시점 th가 되면, 도 22에 도시한 바와 같이, 제1 주사 제어 신호(CNT1)의 펄스가 발생한다. 이 제1 주사 제어 신호(CNT1)는, 제2 리셋 신호(RESET2)로서 2단째(SR(2)) 및 1단째(SR(1))에 공급된다. 이에 의해, 2단째(SR(2)) 및 1단째(SR(1))의 netA의 전위는 하이레벨로부터 로우레벨로 변화한다.

그런데, 순방향 주사 시, 시점 th의 타이밍에서 제3 게이트 클럭 신호(GCK3)가 로우레벨로부터 하이레벨로 변화하면, 7단째(SR(7))의 netA의 전위가 상술한 부트스트랩에 의해 상승하는 것이 염려된다. 따라서, 시점 th ~ 시점 ti의 기간에는, 제3 게이트 클럭 신호(GCK3)가 하이레벨로 안되도록 하는 것이 바람직하다(도 21에서 부호 81의 화살표로 나타내는 부분을 참조). 마찬가지로, 역방향 주사 시에는, 시점 th ~ 시점 ti의 기간에 제2 게이트 클럭 신호(GCK2)가 하이레벨로 안되도록 하는 것이 바람직하다(도 22에서 부호 82의 화살표로 나타내는 부분을 참조).

<6.3 효과>

본 실시 형태에 따르면, 상기 제1 실시 형태와 비교해서 적은 수의 제어 신호에 의해 게이트 버스 라인(GL1~GL8)의 주사 순서가 제어된다. 이 때문에, 상기 제1 실시 형태와 비교하여, 신호 배선이 삭감되고, 또한 표시 제어 회로(20)에서 생성되어야 할 신호가 삭감된다. 이에 의해, 회로 면적의 저감, 소비 전류의 저감, 코스트의 저감 등의 효과를 보다 높일 수 있다.

<7. 기타>

상기 각 실시 형태에 있어서는 액정 표시 장치를 예로 들어서 설명했지만, 본 발명은 이것에 한정되지 않는다. 게이트 버스 라인의 주사 순서가 절환 가능한 시프트 레지스터를 구비한 구성이면, 유기EL(Electro　Luminescence) 등의 다른 표시 장치에도 본 발명을 적용할 수 있다.

10 표시부
20 표시 제어 회로
30 소스 드라이버(영상 신호선 구동 회로)
40 게이트 드라이버(주사 신호선 구동 회로)
41 ~ 49 (쌍안정 회로의) 입력 단자
51 (쌍안정 회로의) 출력 단자
410 ~ 414 시프트 레지스터
SR(1)~SR(n) 쌍안정 회로
TS, T1 ~ T14 박막 트랜지스터
C1 캐패시터
GL1 ~ GLn 게이트 버스 라인
SL1 ~ SLm 소스 버스 라인
CNT1 ~ CNT6 제1 ~ 제6 주사 제어 신호
GCK1 ~ GCK4 제1 ~ 제4 게이트 클럭 신호
CKA, CKB, CKC, CKD 제1 클럭, 제2클럭, 제3클럭, 제4클럭
GOUT(1)~GOUT(n) 주사 신호
SET1 제1 세트 신호
SET2 제2 세트 신호
RESET1 제1 리셋 신호
RESET2 제2 리셋 신호

Claims

제1 상태와 제2 상태를 갖고 서로 직렬로 접속된 복수의 쌍안정 회로를 포함하고, 상기 복수의 쌍안정 회로 중 홀수단째의 쌍안정 회로에 제1 클럭 신호 및 제2 클럭 신호로서 공급되는 2상의 클럭 신호와 상기 복수의 쌍안정 회로 중 짝수단째의 쌍안정 회로에 상기 제1 클럭 신호 및 상기 제2 클럭 신호로서 공급되는 2상의 클럭 신호를 포함하는 적어도 4상의 클럭 신호에 기초해서 상기 복수의 쌍안정 회로가 순차적으로 제1 상태로 되는 시프트 레지스터로서,
각 쌍안정 회로는,
상기 제1 상태 또는 상기 제2 상태의 어느 한 상태를 나타내는 상태 신호를 출력하는 출력 노드와,
제2 전극에 상기 제1 클럭 신호가 공급되고, 상기 출력 노드에 제3 전극이 접속된 출력 제어용 스위칭 소자와,
해당 각 쌍안정 회로의 전단의 쌍안정 회로로부터 출력되는 상태 신호에 기초해서 상기 출력 제어용 스위칭 소자의 제1 전극에 접속된 제1 노드를 충전하기 위한 제1의 제1 노드 충전부와,
해당 각 쌍안정 회로의 다음단의 쌍안정 회로로부터 출력되는 상태 신호에 기초해서 상기 제1 노드를 충전하기 위한 제2의 제1 노드 충전부와,
해당 각 쌍안정 회로의 3단후 단의 쌍안정 회로로부터 출력되는 상태 신호에 기초해서 상기 제1 노드를 방전하기 위한 제1의 제1 노드 방전부와,
해당 각 쌍안정 회로의 3단전 단의 쌍안정 회로로부터 출력되는 상태 신호에 기초해서 상기 제1 노드를 방전하기 위한 제2의 제1 노드 방전부를 포함하는 것을 특징으로 하는 시프트 레지스터.
제1항에 있어서,
상기 제1 클럭 신호와 상기 제2 클럭 신호는 서로 위상이 180도 어긋나 있는 것을 특징으로 하는 시프트 레지스터.
제1항에 있어서,
상기 홀수단째의 쌍안정 회로에 공급되는 2상의 클럭 신호와 상기 짝수단째의 쌍안정 회로에 공급되는 2상의 클럭 신호는 각각 서로 위상이 90도 어긋나 있는 것을 특징으로 하는 시프트 레지스터.
제1항에 있어서,
상기 제1 클럭 신호가 하이레벨로부터 로우레벨로 변화하는 타이밍과 상기 제2 클럭 신호가 로우레벨로부터 하이레벨로 변화하는 타이밍이 동일하며, 또한 상기 제1 클럭 신호가 로우레벨로부터 하이레벨로 변화하는 타이밍과 상기 제2 클럭 신호가 하이레벨로부터 로우레벨로 변화하는 타이밍이 동일한 것을 특징으로 하는 시프트 레지스터.
제1항에 있어서,
상기 4상의 클럭 신호의 온 듀티는 각각 50%로 되어 있는 것을 특징으로 하는 시프트 레지스터.
제1항에 있어서,
각 쌍안정 회로에서,
상기 제1의 제1 노드 충전부는, 제1 전극 및 제2 전극에 해당 각 쌍안정 회로의 전단의 쌍안정 회로로부터 출력되는 상태 신호가 공급되고, 상기 제1 노드에 제3 전극이 접속된 제1 스위칭 소자를 포함하고,
상기 제2의 제1 노드 충전부는, 제1 전극 및 제2 전극에 해당 각 쌍안정 회로의 다음단의 쌍안정 회로로부터 출력되는 상태 신호가 공급되고, 상기 제1 노드에 제3 전극이 접속된 제2 스위칭 소자를 포함하고,
상기 제1의 제1 노드 방전부는, 제1 전극에 해당 각 쌍안정 회로의 3단후 단의 쌍안정 회로로부터 출력되는 상태 신호가 공급되고, 상기 제1 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제3 스위칭 소자를 포함하고,
상기 제2의 제1 노드 방전부는, 제1 전극에 해당 각 쌍안정 회로의 3단전 단의 쌍안정 회로로부터 출력되는 상태 신호가 공급되고, 상기 제1 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제4 스위칭 소자를 포함하는 것을 특징으로 하는 시프트 레지스터.
제1항에 있어서,
각 쌍안정 회로는,
상기 제1 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제5 스위칭 소자와,
상기 제5 스위칭 소자의 제1 전극에 접속된 제2 노드의 전위를 상기 제2 클럭 신호와 상기 제1 노드의 전위에 기초해서 제어하는 제2 노드 제어부를 더 포함하는 것을 특징으로 하는 시프트 레지스터.
제7항에 있어서,
상기 제2 노드 제어부는,
제1 전극 및 제2 전극에 상기 제2 클럭 신호가 공급되고, 상기 제2 노드에 제3 전극이 접속된 제6 스위칭 소자와,
상기 제1 노드에 제1 전극이 접속되고, 상기 제2 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제7 스위칭 소자를 포함하는 것을 특징으로 하는 시프트 레지스터.
제1항에 있어서,
상기 홀수단째의 쌍안정 회로는, 상기 짝수단째의 쌍안정 회로에 공급되는 2상의 클럭 신호를 각각 제3 클럭 신호 및 제4 클럭 신호로서 수취하고,
상기 짝수단째의 쌍안정 회로는, 상기 홀수단째의 쌍안정 회로에 공급되는 2상의 클럭 신호를 각각 상기 제3 클럭 신호 및 상기 제4 클럭 신호로서 수취하고,
각 쌍안정 회로는,
상기 제1 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제8 스위칭 소자와,
상기 제8 스위칭 소자의 제1 전극에 접속된 제3 노드의 전위를 상기 제3 클럭 신호와 상기 제1 노드의 전위에 기초해서 제어하는 제3 노드 제어부와,
상기 제1 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제11 스위칭 소자와,
상기 제11 스위칭 소자의 제1 전극에 접속된 제4 노드의 전위를 상기 제4 클럭 신호와 상기 제1 노드의 전위에 기초해서 제어하는 제4 노드 제어부를 더 포함하는 것을 특징으로 하는 시프트 레지스터.
제9항에 있어서,
상기 제3 노드 제어부는,
제1 전극 및 제2 전극에 상기 제3 클럭 신호가 공급되고, 상기 제3 노드에 제3 전극이 접속된 제9 스위칭 소자와,
상기 제1 노드에 제1 전극이 접속되고, 상기 제3 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제10 스위칭 소자를 포함하고,
상기 제4 노드 제어부는,
제1 전극 및 제2 전극에 상기 제4 클럭 신호가 공급되고, 상기 제4 노드에 제3 전극이 접속된 제12 스위칭 소자와,
상기 제1 노드에 제1 전극이 접속되고, 상기 제4 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제13 스위칭 소자를 포함하는 것을 특징으로 하는 시프트 레지스터.
제1항에 있어서,
상기 복수의 쌍안정 회로 중의 초단, 2단째 및 3단째의 쌍안정 회로에 포함되는 상기 제1 노드를 각각 상기 제2의 제1 노드 방전부에 의해 방전시키기 위한 3개의 초단측 제어 신호가 외부로부터 공급되고,
상기 복수의 쌍안정 회로 중의 최종단, 최종단의 전단 및 최종단의 전전단의 쌍안정 회로에 포함되는 상기 제1 노드를 각각 상기 제1의 제1 노드 방전부에 의해 방전시키기 위한 3개의 최종단측 제어 신호가 외부로부터 공급되는 것을 특징으로 하는 시프트 레지스터.
제11항에 있어서,
상기 3개의 초단측 제어 신호 중 2개의 초단측 제어 신호가 1개의 신호에 의해 실현되고,
상기 3개의 최종단측 제어 신호 중 2개의 최종단측 제어 신호가 1개의 신호에 의해 실현되는 것을 특징으로 하는 시프트 레지스터.
제12항에 있어서,
상기 복수의 쌍안정 회로 중의 초단, 2단째 및 3단째의 쌍안정 회로 각각에서, 상기 제2의 제1 노드 충전부에 의해 상기 제1 노드가 충전된 후, 상기 제2의 제1 노드 방전부에 의해 상기 제1 노드가 방전될 때까지의 기간, 상기 제1 클럭 신호의 로우레벨로부터 하이레벨로의 변화가 억지되고,
상기 복수의 쌍안정 회로 중의 최종단, 최종단의 전단 및 최종단의 전전단의 쌍안정 회로 각각에서, 상기 제1의 제1 노드 충전부에 의해 상기 제1 노드가 충전된 후, 상기 제1의 제1 노드 방전부에 의해 상기 제1 노드가 방전될 때까지의 기간, 상기 제1 클럭 신호의 로우레벨로부터 하이레벨로의 변화가 억지되는 것을 특징으로 하는 시프트 레지스터.
제11항에 있어서,
상기 복수의 쌍안정 회로 중의 초단, 2단째 및 3단째의 쌍안정 회로 중 어느 하나는, 제1 전극에 상기 초단측 제어 신호가 공급되고, 상기 출력 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제15 스위칭 소자를 포함하고,
상기 복수의 쌍안정 회로 중의 최종단, 최종단의 전단 및 최종단의 전전단의 쌍안정 회로 중 어느 하나는, 제1 전극에 상기 최종단측 제어 신호가 공급되고, 상기 출력 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제16 스위칭 소자를 포함하는 것을 특징으로 하는 시프트 레지스터.
제1항에 있어서,
각 쌍안정 회로는, 제1 전극에 상기 제2 클럭 신호가 공급되고, 상기 출력 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제14 스위칭 소자를 더 포함하는 것을 특징으로 하는 시프트 레지스터.
제1항에 있어서,
각 쌍안정 회로는, 상기 제1 노드에 일단이 접속되고, 상기 출력 노드에 타단이 접속된 캐패시터를 더 포함하는 것을 특징으로 하는 시프트 레지스터.
제1항에 있어서,
각 쌍안정 회로는, 해당 각 쌍안정 회로의 2단후 또는 3단후 단의 쌍안정 회로로부터 출력되는 상태 신호가 제1 전극에 공급되고, 상기 출력 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제17 스위칭 소자와, 해당 각 쌍안정 회로의 2단전 또는 3단전 단의 쌍안정 회로로부터 출력되는 상태 신호가 제1 전극에 공급되고, 상기 출력 노드에 제2 전극이 접속되고, 제3 전극에 로우레벨의 전위가 공급되는 제18 스위칭 소자를 더 포함하는 것을 특징으로 하는 시프트 레지스터.
제1항에 있어서,
아몰퍼스 실리콘을 이용해서 형성되는 것을 특징으로 하는 시프트 레지스터.
제1항에 있어서,
미결정 실리콘을 이용해서 형성되는 것을 특징으로 하는 시프트 레지스터.
제1항에 있어서,
다결정 실리콘을 이용해서 형성되는 것을 특징으로 하는 시프트 레지스터.
제1항에 있어서,
산화물 반도체를 이용해서 형성되는 것을 특징으로 하는 시프트 레지스터.
제21항에 있어서,
상기 산화물 반도체는, 산화 인듐 갈륨 아연(IGZO)인 것을 특징으로 하는 시프트 레지스터.
표시부에 배치된 복수의 주사 신호선을 구동하는, 표시 장치의 주사 신호선 구동 회로로서,
제1항에 기재된 시프트 레지스터를 구비하고,
상기 복수의 쌍안정 회로는, 상기 복수의 주사 신호선과 일대일로 대응하도록 설치되고,
각 쌍안정 회로는, 상기 출력 노드로부터 출력되는 상태 신호를 해당 각 쌍안정 회로에 대응하는 주사 신호선에 주사 신호로서 공급하는 것을 특징으로 하는 주사 신호선 구동 회로.
제23항에 기재된 주사 신호선 구동 회로와, 상기 표시부를 포함하는 것을 특징으로 하는 표시 장치.
제24항에 있어서,
상기 복수의 쌍안정 회로를 포함하는 시프트 레지스터가 상기 표시부의 일단 측 및 타단 측의 쌍방에 설치되는 것을 특징으로 하는 표시 장치.
제24항에 있어서,
상기 홀수단째의 쌍안정 회로는 상기 표시부의 일단 측에 설치되고, 상기 짝수단째의 쌍안정 회로는 상기 표시부의 타단 측에 설치되는 것을 특징으로 하는 표시 장치.