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KR102499465B1 - 적층형 커패시터 - Google Patents
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KR102499465B1 - 적층형 커패시터 - Google Patents

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KR102499465B1 KR1020170166501A KR20170166501A KR102499465B1 KR 102499465 B1 KR102499465 B1 KR 102499465B1 KR 1020170166501 A KR1020170166501 A KR 1020170166501A KR 20170166501 A KR20170166501 A KR 20170166501A KR 102499465 B1 KR102499465 B1 KR 102499465B1
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Abstract

본 발명은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하부에 배치되는 커버 영역을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 상기 제1 및 제2 내부 전극이 상기 제3 및 제4 면을 통해 각각 노출되는 바디; 상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 및 상기 하부 커버 영역에 배치되는 복수의 더미 전극; 을 포함하고, 상기 하부 커버 영역에 배치된 더미 전극들의 총 두께가 상기 하부 커버 영역의 두께와 상기 바디의 실장 면에 배치된 외부 전극의 두께의 합에 대해 20% 미만인 적층형 커패시터를 제공한다.

Description

적층형 커패시터{Multilayered Capacitor}
본 발명은 적층형 커패시터에 관한 것이다.
전자 기기의 소형화 추세에 따라 수동 부품의 소형화 및 고용량화에 대한 요구가 증가하고 있다.
특히, 최근의 전자 기기는 한정된 공간에 많은 부분이 실장되기 때문에 종래의 2차원적인 실장면적 확보뿐만 아니라 3차원적으로 칩 두께의 감소에 대한 요구가 증가하고 있다.
그러나, 적층형 커패시터의 두께가 얇아지면 용량 구현이 제대로 되지 않고 기계적 강성이 저하되는 문제가 발생한다.
또한, 적층 수가 부족하면 커패시터의 고용량을 구현하기 어렵고, ESR이 커질 수 있다.
또한, 적층 수가 부족하면, 이로 인해 각 층당 용량이 전체 용량 형성에 기여하는 부분이 커지기 때문에 휨 크랙 또는 내부 전극 산화에 의해 한 층이라도 전극의 기능을 상실하게 되면 적층형 커패시터의 전체 용량의 감소가 두드러져 보이게 된다.
따라서, 저프로파일(Low Profile) 적층형 커패시터의 기계적 강성을 향상시키기 위해 전기적으로 용량 형성에 기여하지 않는 더미 전극을 삽입하는 방법이 개시되어 있으나, 이 경우 ESL이 증가하는 문제가 발생할 수 있다.
국내특허공개공보 제2005-0071733호 국내특허공개공보 제2015-0125335호
본 발명은, 일정 수준의 기계적 강성을 확보하면서 ESL 증가 폭을 최소화할 수 있는 적층형 커패시터를 제공하는데 목적이 있다.
본 발명의 일 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하부에 배치되는 커버 영역을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 상기 제1 및 제2 내부 전극이 상기 제3 및 제4 면을 통해 각각 노출되는 바디; 상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 및 상기 하부 커버 영역에 배치되는 복수의 더미 전극; 을 포함하고, 상기 하부 커버 영역에 배치된 더미 전극들의 총 두께가 상기 하부 커버 영역의 두께와 상기 바디의 실장 면에 배치된 외부 전극의 두께의 합에 대해 20% 미만인 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 더미 전극은 상기 액티브 영역의 하단에 배치되는 내부 전극과 동방향의 전극으로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 더미 전극은 부유 전극으로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 더미 전극은, 부유 전극과, 상기 부유 전극이 형성된 유전체층 상에 서로 이격된 상태로 형성되고 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 더미 패턴을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 상부 커버 영역에 배치되는 복수의 더미 전극을 더 포함하고, 상기 상부 커버 영역에 배치된 더미 전극들의 총 두께가 상기 상부 커버 영역의 두께와 상기 바디의 실장 면과 대향하는 면에 배치된 외부 전극의 두께의 합에 대해 20% 미만일 수 있다.본 발명의 일 실시 예에서, 상기 더미 전극이 상기 액티브 영역의 상단에 배치된 내부 전극과 동방향의 전극으로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 더미 전극이 부유 전극으로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 더미 전극은, 부유 전극과, 상기 부유 전극이 형성된 유전체층 상에 서로 이격된 상태로 형성되고 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 더미 패턴을 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 하부 커버 영역에 더미 전극을 포함하되 하부 커버 영역에 배치된 더미 전극들의 총 두께가 하부 커버 영역의 두께와 바디의 실장 면에 배치된 외부 전극의 두께의 합에 대해 20% 미만으로 조절되도록 함으로써, 일정 수준의 기계적 강성이 확보되도록 하고 ESL 증가 폭을 최소화할 수 있는 적층형 커패시터를 제공할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 내지 도 3(c)는 도 1에서 제1 및 제2 내부 전극과 더미 전극의 구조를 각각 나타낸 평면도이다.
도 4는 본 발명의 다른 실시 예에 따른 적층형 커패시터를 나타낸 단면도이다.
도 5는 본 발명의 또 다른 실시 예에 따른 적층형 커패시터를 나타낸 단면도이다.
도 6은 도 5의 부유 전극을 나타낸 평면도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 적층형 커패시터를 나타낸 단면도이다.
도 8은 도 7의 더미 전극을 나타낸 평면도이다.
도 9는 더미 전극의 적층 수에 따른 적층형 커패시터의 임피던스를 비교하여 나타낸 그래프이다.
도 10은 더미 전극의 적층 수에 따른 적층형 커패시터의 ESL을 비교하여 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터의 개략적인 구조를 나타낸 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3(a) 내지 도 3(c)는 도 1에서 제1 및 제2 내부 전극과 더미 전극의 구조를 각각 나타낸 평면도이다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층(111)이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1 내지 도 3을 참조하면, 본 실시 예의 적층형 커패시터는, 바디(110), 제1 및 제2 외부 전극(131, 132) 및 복수의 더미 전극을 포함한다.
바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 액티브 영역(115)과 액티브 영역(115)의 Z방향의 상하부에 각각 배치되는 커버 영역(112, 113)을 포함한다.
액티브 영역(115)은 복수의 유전체층(111) 및 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함한다.
이때, 바디(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
이러한 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 실시 형태에서는 설명의 편의를 위해, 바디(110)에서 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의하기로 한다.
본 실시 형태에서는, 하면인 제1 면(1)이 실장 방향을 향하는 면이 될 수 있다.
그리고, 커버 영역(112, 113)은 액티브영역(115)의 상하부에 유전체층(111)을 Z방향으로 1개 이상 각각 적층하여 형성할 수 있다.
또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 전이금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 Z방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.
제1 외부 전극(131)은 바디(110)의 제3 면(3)에 배치되고, 제2 외부 전극(132)은 바디(110)의 제4 면(4)에 배치된다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이러한 제1 및 제2 외부 전극(131, 132)은, 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어 제1 및 제2 내부 전극(121, 122)과 각각 접속되는 제1 및 제2 접속부(131a, 132a)와, 제1 및 제2 접속부(131a, 132a)에서 바디(110)의 제1 및 제2 면(1, 2)의 일부까지 각각 연장되는 제1 및 제2 밴드부(131b, 132b)를 각각 포함할 수 있다.
이때, 제1 및 제2 밴드부(131b, 132b)는 바디(110)의 제5 및 제6 면(5, 6)의 일부까지 각각 연장될 수 있다.
또한, 이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.
예컨대, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.
본 실시 형태에서, 복수의 더미 전극(123)은 하부 커버 영역(113) 내에 배치된다.
더미 전극(123)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
이때, 상기 도전성 금속은 Ni, Cu, Pd, 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 실시 예에서는, 더미 전극(123)이 액티브 영역(115)의 하단에 배치된 내부 전극, 도면 상으로 제2 내부 전극(122)과 동방향의 전극으로 이루어질 수 있다.
이에 더미 전극(123)은 액티브 영역(115)의 하단에 배치된 제2 내부 전극(122)이 노출된 면과 동일한 바디(110)의 제4 면(4)을 통해 노출되어 제2 외부 전극(132)의 제2 접속부(132a)와 접속된다.
이렇게 더미 전극(123)이 액티브 영역(115)의 하단에 배치된 내부 전극과 동방향인 전극인 경우, 적층형 커패시터의 강성이 증가될 수 있고, 내부 전극의 산화를 방지할 수 있다.
또한, 더미 전극(123)이 액티브 영역(115)의 하단에 배치된 내부 전극과 동방향 전극이면, 저적층 제품의 접촉성 불량을 개선시킬 수 있으며, 목표(Target) 용량의 달성을 위한 미세 컨트롤이 용이한 효과를 기대할 수 있다.
바디에 더미 전극이 삽입되면 바디 내부의 메탈 비율이 높아지게 되어 기계적 강도가 증가하여 크랙 발생 빈도가 감소한다.
하지만, 더미 전극이 삽입되면 인덕턴스를 형성하는 전류 루프(Current Loop) 내에 자성체 비중이 커져 공진점 바로 이후부터 ESL이 증가하게 되고, 2차 피크(Peak)가 발생되어 총 ESL은 커지게 된다.
따라서, 적층형 커패시터의 기계적 강성과 전기적 성능을 동시에 확보하기 위해서는 메탈 비중을 키워 크랙 발생이 억제되는 동시에 ESL 증가 폭이 최소가 되도록 더미 전극을 삽입하는 조건이 필요하다.
내부 전극을 도통하는 전류 루프는 주파수가 증가함에 따라 최단 경로를 형성하려는 경향이 있다.
따라서, 최종적으로 하부 커버 영역과 인접한 내부 전극과 외부 전극 및 기판이 이루는 전류 루프가 ESL을 이루는 주요 요소가 된다.
본 실시 형태에서는, 하부 커버 영역(113)에 배치된 더미 전극(123)들의 총 두께는 하부 커버 영역(113)의 두께(B)와 바디(110)의 실장 면인 제1 면에 배치된 외부 전극의 두께의 합에 대해 20% 미만이 되도록 제어된다.
이에 ESL의 증가 폭이 10% 미만이 되면서 적층형 커패시터의 휨 크랙과 같은 기계적 결함을 감소시킬 수 있다.
본 수치 한정이 적용되는 더미 전극의 총 적층 수는 아래 수학식 1에 의해 한정될 수 있다.
Figure 112017121540397-pat00001
여기서, N은 더미 전극의 총 개수이고, B는 하부 커버 영역의 두께이고, C는 유전체층의 두께이고, D는 내부 전극 및 더미 전극의 두께이고, E는 외부 전극의 두께를 의미한다.
아래, 표 1은 0603 사이즈의 적층형 커패시터를 기준으로 도 2에 표시된 파라메터 별로 수학식 1을 적용한 결과를 나타낸 것이다.
여기서, 샘플 1, 6 및 11은 더미 전극이 없는 구조이고, 샘플 2, 7 및 12는 더미 전극의 층 수가 1개인 경우, 샘플 3, 8 및 13은 더미 전극의 층 수가 2개인 경우, 샘플 4, 9 및 14는 더미 전극의 층 수가 3개인 경우, 샘플 5, 10 및 15는 더미 전극의 층 수가 4개인 경우이다.
하부커버
영역(B)의 두께(㎛)		 샘플# 유전체층의
두께
(㎛)		 전극의
두께
(㎛)		 외부전극의 두께
(㎛)		 머미
전극의
층수		 비율
(%)
Figure 112017121540397-pat00002
C D E N
51.25 1 2.5 2.5 20 0 0.00 2.85
2 2.5 2.5 20 1 7.02 2.85
3 2.5 2.5 20 2 14.04 2.85
4 2.5 2.5 20 3 21.05 2.85
5 2.5 2.5 20 4 28.07 2.85
40 6 2.5 2.5 20 0 0.00 2.4
7 2.5 2.5 20 1 8.33 2.4
8 2.5 2.5 20 2 16.67 2.4
9 2.5 2.5 20 3 25.00 2.4
10 2.5 2.5 20 4 33.33 2.4
25 11 2.5 2.5 20 0 0.00 1.8
12 2.5 2.5 20 1 11.11 1.8
13 2.5 2.5 20 2 22.22 1.8
14 2.5 2.5 20 3 33.33 1.8
15 2.5 2.5 20 4 44.44 1.8
표 1을 참조하면, 두께가 다른 각각의 하부 커버 영역 별로 수학식 1에 의해 계산된 더미 전극의 바람직한 개수와 실제 더미 전극의 적층 수를 비교해 본 결과, 더미 전극의 층수가 수학식 1의 N을 벗어나는 것은 샘플 4-5, 9-10 및 13-15이고, 이에 하부 커버 영역(113)에 배치된 더미 전극(123)들의 총 두께의 하부 커버 영역(113)의 두께(B)와 바디(110)의 실장 면인 제1 면에 배치된 외부 전극의 밴드부의 두께의 합에 대한 비율이 20% 미만을 만족시키는 것을 확인할 수 있다.
아래, 표 2는 표 1의 샘플들에 대해 EM(Electro Magnetic) 시뮬레이션을 수행한 결과를 나타낸다.
하부
커버 영역의 두께
(㎛)		 샘플# SRF 커패시턴스
(Capacitance)		 ESL
(pH)		 ESR
(mΩ)		 더미전극이 없는 것 대비 ESL 증가율(%)
51.25 1 41.77 0.06 162.39 28.57 100.0
2 41.17 0.06 170.76 26.45 105.2
3 41.17 0.06 177.84 27.09 109.5
4 41.17 0.06 182.48 27.08 112.4
5 40.01 0.06 189.18 26.03 116.5
40 6 42.38 0.06 154.30 27.87 100.0
7 41.77 0.06 163.68 27.57 106.1
8 41.77 0.06 169.60 27.20 109.9
9 41.77 0.06 175.03 27.10 113.4
10 41.77 0.06 177.70 27.14 115.2
25 11 43.61 0.06 142.41 28.72 100.0
12 42.99 0.06 153.01 27.57 107.4
13 42.99 0.06 158.12 28.09 111.0
14 42.38 0.06 161.53 27.23 113.4
15 40.59 0.06 161.85 26.28 113.7
표 2를 참조하면, 더미 전극의 수가 증가함에 따라 ESL이 증가하는 경향을 보이는 것을 확인할 수 있다.
즉, 앞서 수학식 1의 층수 결정 기준이 ESL의 증가 폭 및 기계적 결합의 감소 작용과 관련이 있는 것을 알 수 있다.
표 2를 참조하면, 표 1에서 하부 커버 영역에 배치된 더미 전극들의 총 두께의 하부 커버 영역의 두께와 상기 바디의 실장 면에 배치된 외부 전극의 두께의 합에 대한 비율이 20% 미만인 샘플 2-3, 7-8 및 12의 경우, ESL 증가율이 10% 미만이 되는 것을 확인할 수 있다.
도 9는 더미 전극의 적층 수에 따른 적층형 커패시터의 임피던스를 비교하여 나타낸 그래프이고, 도 10은 더미 전극의 적층 수에 따른 적층형 커패시터의 ESL을 비교하여 나타낸 그래프이다.
도 9 및 도 10을 참조하면, 더미 전극의 적층 수에 상관 없이 커패시턴스가 유사하게 나타나지만, ESL의 경우 더미 전극의 수가 증가함에 따라 증가하는 경향을 보이고 있다.
도 4를 참조하면, 복수의 더미 전극(126)은 상부 커버 영역(112)에 더 배치될 수 있다.
이때, 상부 커버 영역(112)에 배치된 더미 전극(126)들의 총 두께가 상부 커버 영역(112)의 두께와 상기 바디의 실장 면과 대향되는 면인 제2 면에 배치된 외부 전극의 밴드부의 두께의 합에 대해 20% 미만일 수 있다.
본 실시 예에서는, 더미 전극(126)이 액티브 영역(115)의 상단에 배치된 내부 전극, 도면 상으로 제1 내부 전극(121)과 동방향의 전극으로 이루어질 수 있다.
이와 같이 더미 전극(126)을 상부 커버 영역(112)에 더 배치하면, 상하 대칭 구조로서 적층형 커패시터의 상하 방향성을 제거할 수 있으며, 하부 커버 영역에만 더미 전극이 있는 경우에 비해 바디(110)의 기계적 강도를 더 향상시킬 수 있다.
도 5 및 도 6을 참조하면, 본 발명의 다른 예로서, 더미 전극(125)은 부유 전극으로 이루어질 수 있다.
도 7을 참조하면, 본 발명의 또 다른 예로서, 더미 전극은 부유 전극(125)과 제1 및 제2 더미 패턴(127a, 127b, 128a, 128b)을 포함할 수 있다.
제1 및 제2 더미 패턴(127a, 127b, 128a, 128b)은 부유 전극(125)이 형성된 유전체층(111) 상에 부유 전극(125)을 기준으로 X방향으로 서로 대칭되며 이격된 상태로 형성되고, 제1 및 제2 외부 전극(131, 132)과 각각 접속될 수 있다.
이 경우 신뢰성이 약한 바디(110)의 모서리 부분에 대한 기계적 강성을 더 향상시킬 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
110: 바디
111: 유전체층
112, 113: 커버 영역
115: 액티브 영역
121, 122: 제1 및 제2 내부 전극
123, 124: 더미 전극
125: 부유 전극
127, 128: 더미 패턴
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부

Claims (8)

  1. 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하부에 배치되는 커버 영역을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 상기 제1 및 제2 내부 전극이 상기 제3 및 제4 면을 통해 각각 노출되는 바디;
    상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 및
    상기 하부 커버 영역에 배치되는 복수의 더미 전극; 을 포함하고,
    상기 하부 커버 영역에 배치된 더미 전극들의 총 두께가 상기 하부 커버 영역의 두께와 상기 바디의 실장 면에 배치된 외부 전극의 두께의 합에 대해 20% 미만이고,
    상기 더미 전극이 상기 액티브 영역의 하단에 배치된 제1 또는 제2 내부 전극과 동방향의 전극으로만 이루어지고,
    상기 하부 커버 영역에 배치된 최상단의 더미 전극과 상기 액티브 영역의 최하단에 위치한 제1 또는 제2 내부 전극의 간격이 상기 액티브 영역에 배치된 제1 또는 제2 내부 전극의 간격과 동일한, 적층형 커패시터.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 상부 커버 영역에 배치되는 복수의 더미 전극을 더 포함하고,
    상기 상부 커버 영역에 배치된 더미 전극들의 총 두께가 상기 상부 커버 영역의 두께와 상기 바디의 실장 면과 대향하는 면에 배치된 외부 전극의 두께의 합에 대해 20% 미만인 적층형 커패시터.
  6. 제5항에 있어서,
    상기 더미 전극이 상기 액티브 영역의 상단에 배치된 내부 전극과 동방향의 전극으로 이루어지는 적층형 커패시터.
  7. 제5항에 있어서,
    상기 더미 전극이 부유 전극으로 이루어지는 적층형 커패시터.
  8. 제5항에 있어서,
    상기 더미 전극은, 부유 전극과, 상기 부유 전극이 형성된 유전체층 상에 서로 이격된 상태로 형성되고 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 더미 패턴을 포함하는 적층형 커패시터.
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