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KR19980026842A - 반도체 소자의 제조방법 - Google Patents
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KR19980026842A - 반도체 소자의 제조방법 - Google Patents

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  • Manufacturing & Machinery (AREA)
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Abstract

본 발명은 반도체 소자의 제조 방법에 대해 기재되어 있다.
반도체 기판 상에 플레이트 전극/유전막/스토리지 전극 구조의 커패시터를 형성하는 제 1 단계; 상기 결과에 의해 형성된 반도체 기판 상에 산화막을 증착한 후 상기 산화막을 이방성 식각하여 스페이서를 형성하는 제 2 단계; 및 상기 제 2 단게를 1회 이상 반복하는 제 3 단계로 이루어진다.
즉, 플레이트 전극 측벽에 스페이서를 2회 이상 형성함으로써 단차를 개선할 수 있다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자에 관한 것으로, 특히 단차를 개선하기 위한 반도체 소자의 제조 방법에 관한 것이다.
디램(DEAM) 공정중 커패시터를 형성한 후 셀 영역과 주변회로 영역사이에서 나타나는 단차로 인해 후속되는 금속 배선 공정시 레지듀(Residue)가 남는 현상이 문제가 되고 있다.
즉, 단차가 적을수록 레지듀는 나타나지 않지만 단차가 크면 층간 절연층을 따라 경계면에서 레지듀가 스페이서 형태로 남게된다.
도 1은 종래 기술에 의한 반도체 소자의 제조 방법중 그 일 실시예를 설명하기 위해 도시한 단면도이다.
도면 참조 번호 1은 반도체 기판을, 3은 필드 산화막을, 5는 제 1 층간 절연층을, 6은 콘택 홀을, 7은 스토리지 전극을, 9는 플레이트 전극을, 11은 스페이서를 각각 나타낸다.
반도체 기판(1) 상에 필드 산화막(3)과 트랜지스터(도시하지 않음)를 형성하는 공정, 상기 필드 산화막(3)과 트랜지스터가 형성된 반도체 기판(1) 상에 절연 물질을 증착하여 제 1 층간 절연층(후속 공정에서 5로 패터닝됨)을 형성하는 공정, 상기 제 1 층간 절연층 상에 감광막을 증착하는 공정, 상기 트랜지스터중 소오스를 노출시키기 위한 마스크를 이용하여 상기 감광막을 패터닝하는 공정, 상기 패터닝된 감광막을 마스크로하여 상기 제 1 층간 절연층을 식각하여 콘택 홀(6) 및 제 1 층간 절연층(5)을 형성하는 공정, 상기 반도체 기판(1) 전면에 다결정 실리콘을 증착한 후 패터닝하여 스토리지 전극(7)을 형성하는 공정, 상기 스토리지 전극(7)의 표면에 유전막(도시하지 않음)을 형성하는 공정, 상기 유전막이 형성된 반도체 기판(1) 전면에 다결정 실리콘을 증착한 후 패터닝하여 플레이트 전극(9)을 형성하는 공정을 차례로 진행한다.
이어서 상기 플레이트 전극(9)이 형성된 반도체 기판(1) 상에 산화막을 1000∼1500Å 증착한 후 이방성 식각하여 상기 플레이트 전극(9)의 측벽에 스페이서(11)를 형성하는 공정, 상기 플레이트 전극(9) 및 스페이서(11)가 형성된 반도체 기판(1) 상에 절연 물질을 증착하여 제 2 층간 절연층(15)을 형성하는 공정을 차례로 진행한다.
상기와 같이 플레이트 전극 측벽에 스페이서를 형성함으로써 나타난 단차(θ)는 스페이서를 형성하지 않았을 때보다는 감소하였지만 완전하게 개선된 것은 아니다.
본 발명이 이루고자 하는 기술적 과제는, 단차를 개선하기 위한 반도체 소자의 제조 방법을 제공하는 데 있다.
도 1은 종래 기술에 의한 반도체 소자의 제조 방법중 그 일 실시예를 설명하기 위해 도시한 단면도이다.
도 2는 본 발명에 의한 반도체 소자의 제조 방법중 그 일 실시예를 설명하기 위해 도시한 단면도이다.
도 3는 본 발명에 의한 반도체 소자의 제조 방법중 그 다른 실시예를 설명하기 위해 도시한 단면도이다.
상기 과제를 이루기 위하여 본 발명은, 반도체 기판 상에 플레이트 전극/유전막/스토리지 전극 구조의 커패시터를 형성하는 제 1 단계; 상기 결과에 의해 형성된 반도체 기판 상에 산화막을 증착한 후 상기 산화막을 이방성 식각하여 스페이서를 형성하는 제 2 단계; 및 상기 제 2 단게를 1회 이상 반복하는 제 3 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
본 발명에 의한 반도체 소자의 제조 방법은 플레이트 전극 측벽에 스페이서를 2회 이상 형성함으로써 단차를 개선할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 의한 반도체 소자의 제조 방법중 그 일 실시예를 설명하기 위해 도시한 단면도이다.
도면 참조 번호 21은 반도체 기판을, 23은 필드 산화막을, 25는 제 1 층간 절연층을, 26은 콘택 홀을, 27은 스토리지 전극을, 29는 플레이트 전극을, 31은 제 1 스페이서를, 33은 제 2 스페이서를 각각 나타낸다.
반도체 기판(21) 상에 필드 산화막(23)과 트랜지스터(도시하지 않음)를 형성하는 공정, 상기 필드 산화막(23)과 트랜지스터가 형성된 반도체 기판(21) 상에 절연 물질을 증착하여 제 1 층간 절연층(후속 공정에서 25로 패터닝됨)을 형성하는 공정, 상기 제 1 층간 절연층 상에 감광막을 증착하는 공정, 상기 트랜지스터중 소오스를 노출시키기 위한 마스크를 이용하여 상기 감광막을 패터닝하는 공정, 상기 패터닝된 감광막을 마스크로하여 상기 제 1 층간 절연층을 식각하여 콘택 홀(26) 및 제 1 층간 절연층(25)을 형성하는 공정, 상기 반도체 기판(21) 전면에 다결정 실리콘을 증착한 후 패터닝하여 스토리지 전극(27)을 형성하는 공정, 상기 스토리지 전극(27)의 표면에 유전막(도시하지 않음)을 형성하는 공정, 상기 유전막이 형성된 반도체 기판(21) 전면에 다결정 실리콘을 증착한 후 패터닝하여 플레이트 전극(29)을 형성하는 공정을 차례로 진행한다.
이어서 상기 플레이트 전극(29)이 형성된 반도체 기판(21) 상에 산화막을 1000∼1500Å 증착한 후 이방성 식각하여 상기 플레이트 전극(29)의 측벽에 제 1 스페이서(31)를 형성하는 공정, 상기 플레이트 전극(29) 및 제 1 스페이서(31)가 형성된 반도체 기판(21) 상에 다시 산화막을 증착한 후 이방성 식각하여 상기 제 1 스페이서(31)의 측벽에 제 2 스페이서(33)를 형성하는 공정, 상기 제 1 스페이서(31)와 제 2 스페이서(33)가 형성된 반도체 기판(21) 상에 절연 물질을 증착하여 제 2 층간 절연층(35)을 형성하는 공정을 차례로 진행한다.
그 결과 나타난 단차(θ2)는 종래에 비해 작다.
도 3는 본 발명에 의한 반도체 소자의 제조 방법중 그 다른 실시예를 설명하기 위해 도시한 단면도이다.
도면 참조 번호 41은 반도체 기판을, 43은 필드 산화막을, 45는 제 1 층간 절연층을, 46은 콘택 홀을, 47은 스토리지 전극을, 49는 플레이트 전극을, 51은 제 1 스페이서를, 53은 제 2 스페이서를, 55는 제 3 스페이서를, 57은 제 2 층간 절연층을 각각 나타낸다.
제 2 스페이서(53)를 형성하는 공정까지는 상기 일 실시예와 동일하게 진행한 후 상기 플레이트 전극(49), 제 1 스페이서(51), 제 2 스페이서(53)가 형성된 반도체 기판(41) 상에 다시 산화막을 증착한 후 이방성 식각하여 상기 제 2 스페이서(53) 측벽에 제 3 스페이서(55)를 형성하는 공정, 상기 반도체 기판(41) 전면에 절연 물질을 증착하여 제 2 층간 절연층(57)을 형성하는 공정을 차례로 진행한다.
그 결과 나타난 단차(θ2)는 상기 제 일 실시예에서의 단차(θ1)보다 작은 것을 알 수 있다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 반도체 소자의 제조 방법은 플레이트 전극 측벽에 스페이서를 2회 이상 형성함으로써 단차를 개선할 수 있다.

Claims (1)

  1. 반도체 기판 상에 플레이트 전극/유전막/스토리지 전극 구조의 커패시터를 형성하는 제 1 단계;
    상기 결과에 의해 형성된 반도체 기판 상에 산화막을 증착한 후 상기 산화막을 이방성 식각하여 스페이서를 형성하는 제 2 단계;및
    상기 제 2 단게를 1회 이상 반복하는 제 3 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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