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KR20160014302A - 칩 전자부품 및 그 실장 기판 - Google Patents
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KR20160014302A - 칩 전자부품 및 그 실장 기판 - Google Patents

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KR20160014302A KR1020140096351A KR20140096351A KR20160014302A KR 20160014302 A KR20160014302 A KR 20160014302A KR 1020140096351 A KR1020140096351 A KR 1020140096351A KR 20140096351 A KR20140096351 A KR 20140096351A KR 20160014302 A KR20160014302 A KR 20160014302A
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Abstract

본 발명은 자성체 본체와 상기 자성체 본체 내부에 배치되며, 양단이 상기 자성체 본체의 길이 방향 양 측면으로 인출된 인출부를 포함하는 내부 코일과 상기 자성체 본체의 길이 방향 양 측면에 배치되며, 상기 내부 코일과 접속하도록 배치된 금속층 및 상기 자성체 본체의 길이 방향 양 측면에 상기 금속층을 덮도록 배치된 외부전극을 포함하는 칩 전자부품 및 그 실장 기판에 관한 것이다.

Description

칩 전자부품 및 그 실장 기판{Chip electronic component and board having the same mounted thereon}
본 발명은 칩 전자부품 및 그 실장 기판에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
최근 상기 인덕터 중 권선형 인덕터 부품의 소형화 및 고성능화의 요구가 높아짐에 따라 제품의 크기가 최소화하면서 높은 인덕턴스를 갖는 제품을 구현하려면 소정의 턴 수를 얻기 위해 기존보다 가는 선재를 사용하여 코일을 제작할 필요가 있다.
이로 인하여 내부 코일과 외부 전극이 접속할 수 있는 면적이 감소해 접촉성 불량으로 인해 전기적 특성 발현이 어려운 문제가 있다.
따라서, 높은 인덕턴스를 가짐과 동시에 직류 저항(Rdc) 값을 낮추어 전기적 특성이 우수한 권선형 인덕터의 개발이 필요한 실정이다.
일본공개특허 제2006-278479호
본 발명의 일 실시형태는 직류 저항(Rdc) 값을 낮추면서도 높은 인덕턴스(L) 값을 구현할 수 있는 칩 전자부품 및 그 실장 기판에 관한 것이다.
본 발명의 일 실시형태는 자성체 본체와 상기 자성체 본체 내부에 배치되며, 양단이 상기 자성체 본체의 길이 방향 양 측면으로 인출된 인출부를 포함하는 내부 코일과 상기 자성체 본체의 길이 방향 양 측면에 배치되며, 상기 내부 코일과 접속하도록 배치된 금속층 및 상기 자성체 본체의 길이 방향 양 측면에 상기 금속층을 덮도록 배치된 외부전극을 포함하는 칩 전자부품을 제공한다.
상기 금속층은 도금에 의해 형성될 수 있으며, 두께는 0.5 내지 30 μm일 수 있다.
본 발명의 다른 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판과 상기 인쇄회로기판 위에 설치된 칩 전자부품을 포함하며, 상기 칩 전자부품은 자성체 본체와 상기 자성체 본체 내부에 배치되며, 양단이 상기 자성체 본체의 길이 방향 양 측면으로 인출된 인출부를 포함하는 내부 코일과 상기 자성체 본체의 길이 방향 양 측면에 배치되며, 상기 내부 코일과 접속하도록 배치된 금속층 및 상기 자성체 본체의 길이 방향 양 측면에 상기 금속층을 덮도록 배치된 외부전극을 포함하는 칩 전자부품의 실장 기판을 제공한다.
상기 금속층은 도금에 의해 형성될 수 있으며, 두께는 0.5 내지 30 μm일 수 있다.
본 발명의 일 실시형태에 따르면, 자성체 본체의 길이 방향 양 측면에 내부 코일과 접속되도록 금속층을 배치하고 상기 금속층을 덮도록 외부전극을 배치함으로써, 내부 코일과 외부전극의 접속 면적을 향상시켜 직류 저항(Rdc) 값을 낮출 수 있다.
또한, 내부 코일의 두께를 감소시킬 수 있어 이에 따라 내부 코일의 권선수가 증가함에 따라 높은 인덕턴스(L) 값을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품을 나타내는 개략 사시도이다.
도 2는 도 1의 A-A'선에 의한 단면도이다.
도 3은 도 1의 B-B'선에 의한 단면도이다.
도 4는 본 발명의 실시예와 비교예에 따른 직류 저항(Rdc) 값을 나타내는 그래프이다.
도 5는 본 발명의 다른 실시형태에 따른 도 1의 A-A'선에 의한 단면도이다.
도 6은 도 1의 칩 전자부품의 길이 방향 단부에서 바라본 내부 투시도이다.
도 7은 도 1의 칩 전자부품의 길이 방향 단부에서 바라본 다른 실시형태에 따른 내부 투시도이다.
도 8은 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품을 나타내는 개략 사시도이다.
도 2는 도 1의 A-A'선에 의한 단면도이다.
도 3은 도 1의 B-B'선에 의한 단면도이다.
도 1 내지 도 3을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 권선형 칩 인덕터(1)가 개시된다. 상기 칩 전자부품은 칩 인덕터 이외에도 칩 비드(chip bead), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
상기 권선형 인덕터(1)는 자성체 본체(10), 내부 코일(20), 금속층(41, 42) 및 외부전극(31, 32)을 포함한다.
자성체 본체(10)는 권선형 인덕터(1)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다.
상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.
상기 금속계 연자성 재료로, Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고 예를 들어, Fe-Si-B-Cr 계 비정질 금속 입자를 포함할 수 있으며, 이에 제한되는 것은 아니다.
상기 금속계 연자성 재료의 입자 직경은 0.1㎛ 내지 20㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.
자성체 본체(10)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 상기 자성체 본체(50)는 길이 방향의 길이가 폭 방향의 길이보다 큰 직육면체의 형상을 가질 수 있다.
상기 자성체 본체(10)의 내부에는 양단이 상기 자성체 본체(10)의 길이 방향 양 측면으로 인출된 인출부(21, 22)를 포함하는 내부 코일(20)이 배치될 수 있다.
상기 내부 코일(20)은 스파이럴(spiral) 형상으로 코일이 권취되어 배치될 수 있다.
상기 내부 코일(20)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
상기 내부 코일(20)은 상기 금속의 표면을 절연재로 피복하여 권취된 형태로 사용될 수 있다.
상기 내부 코일(20)의 일 단부는 자성체 본체(10)의 길이 방향의 일 측면으로 노출되는 인출부(21)를 포함할 수 있으며, 타 단부는 자성체 본체(10)의 길이 방향 타 측면으로 노출되는 인출부(22)를 포함할 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시형태에 따른 칩 전자부품(1)은 상기 자성체 본체(10)의 길이 방향 양 측면에 배치되며, 상기 내부 코일(20)과 접속하도록 배치된 금속층(41, 42)을 포함할 수 있다.
상기 금속층(41, 42)은 상기 내부 코일(20)의 인출부(21, 22)와 접촉함으로써 상기 내부 코일(20)과 접속할 수 있다.
일반적인 권선형 인덕터의 경우에는 내부 코일이 자성체 본체의 길이 방향 양 측면으로 노출되고, 상기 자성체 본체의 길이 방향 양 측면에 상기 내부 코일과 접속하도록 외부전극이 배치되는 구조였으나, 권선형 인덕터의 소형화 및 고성능화로 인해 더 가는 선재를 사용하여 내부 코일이 제작되었다.
이로 인하여 내부 코일의 노출 면적이 감소하게 되고, 내부 코일과 외부전극의 접속 면적이 줄어들어 접촉성 문제가 발생하였다.
결과적으로, 권선형 인덕터의 소형화 및 고성능화로 인해 내부 코일과 외부전극의 접속 면적이 줄어들어 전기적 특성이 저하되는 문제가 있었다.
그러나 본 발명의 일 실시형태에 따르면, 상기 자성체 본체(10)의 길이 방향 양 측면에 상기 금속층(41, 42)이 배치되기 때문에 상기 내부 코일(20)과 후술하는 외부전극(31, 32)의 접속 면적이 증가하여 우수한 전기적 특성을 발현할 수 있다.
즉, 상기 자성체 본체(10)의 길이 방향 양 측면에 내부 코일(20)과 접속되도록 금속층(41, 42)을 배치하고 상기 금속층(41, 42)을 덮도록 외부전극(31, 32)을 배치함으로써, 내부 코일(20)과 외부전극(31, 32)의 접속 면적을 증가시켜 직류 저항(Rdc) 값을 낮출 수 있다.
또한, 본 발명의 일 실시형태에 따르면 내부 코일(20)과 외부전극(31, 32)의 접속 면적이 증가하기 때문에 상기 내부 코일(20)의 두께를 감소시킬 수 있어 이에 따라 권선 수가 증가하므로 높은 인덕턴스(L) 값을 구현할 수 있다.
본 발명의 일 실시형태에 따르면 상기 내부 코일(20)과 상기 금속층(41, 42)의 접속 면적은 상기 내부 코일(20)의 직경을 r1이라 하면 0.020×r1 (mm2) 이상일 수 있다.
상기 내부 코일(20)과 상기 금속층(41, 42)의 접속 면적은 상기 내부 코일(20)의 직경을 r1이라 하면 0.020×r1 (mm2) 이상이므로, 상기 내부 코일(20)과 외부전극(31, 32)의 접속 면적을 증가시킬 수 있어, 직류 저항(Rdc) 값을 낮출 수 있고 접촉 불량 문제가 없어 내부 코일(20)의 두께를 줄일 수 있으므로, 권선 수 증가에 따라 높은 인덕턴스(L) 값을 구현할 수 있다.
또한, 본 발명의 일 실시형태에 따르면 상기 자성체 본체(10)의 길이 방향 양 측면에 내부 코일(20)과 접속되도록 금속층(41, 42)을 배치하고 상기 금속층(41, 42)을 덮도록 외부전극(31, 32)을 배치하므로 내부 코일(20)의 노출이 최소화될 수 있다.
즉, 종래의 경우 내부 코일을 최대한 노출하기 위해 자성체 본체 내에서 L자형으로 내부 코일을 꺾어 몰딩을 하여야 했으나, 본 발명의 일 실시형태에서는 상기 금속층(41, 42)이 내부 코일과 외부전극의 연결성을 확보하는 역할을 수행하므로 내부 코일의 노출이 최소화될 수 있는 것이다.
상기 금속층(41, 42)은 도금에 의해 형성된 도금층일 수 있으나, 반드시 이에 제한되는 것은 아니다.
즉, 상기 금속층(41, 42)은 도금에 의해 형성된 도금층일 뿐만 아니라 인쇄법이나 스퍼터링 등의 방법에 의해 형성될 수도 있음은 물론이다.
상기 금속층(41, 42)은 구리(Cu) 및 니켈(Ni) 중 어느 하나 이상을 포함할 수 있으나 반드시 이에 제한되는 것은 아니며, 후술하는 바와 같이 내부 코일(20)과 외부전극(31, 32)을 중간에서 전기적으로 연결할 수 있는 재질이면 특별히 제한되지 않는다.
상기 금속층(41, 42)의 두께는 0.5 내지 30 μm일 수 있으며, 전기적 특성인 직류 저항(Rdc)의 산포를 고려할 경우 상기 금속층(41, 42)의 두께는 최소 1.0 μm 이상인 것이 바람직하다.
상기 금속층(41, 42)의 두께를 0.5 내지 30 μm로 조절함으로써 내부 코일(20)과 외부전극(31, 32)의 접속 면적을 증가시켜 직류 저항(Rdc) 값을 낮출 수 있다.
상기 금속층(41, 42)의 두께가 0.5 μm 미만일 경우에는 직류 저항(Rdc) 값의 산포가 커져 전기적 특성에 문제가 생길 수 있다.
상기 금속층(41, 42)의 두께가 30 μm를 초과하는 경우에는 칩 사이즈 대비 상기 금속층(41, 42)의 두께가 너무 두꺼워져서 인덕턴스(L)가 저하될 수 있다.
도 2를 참조하면, 상기 금속층(41, 42)은 상기 자성체 본체(10)의 길이 및 두께 방향 단면에 있어서, 상기 자성체 본체(10)의 길이 방향 양 측면의 전체에 배치될 수 있다.
또한, 상기 금속층(41, 42)은 상기 자성체 본체(10)의 길이 방향 양 측면에서 내부로 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 2를 참조하면, 상기 자성체 본체(10)의 길이 방향 양 측면에 상기 금속층(41, 42)을 덮도록 외부전극(31, 32)이 배치될 수 있다.
일반적인 권선형 인덕터와 달리 본 발명의 일 실시형태에 따르면, 상기 외부전극(31, 32)이 상기 금속층(41, 42)을 덮도록 배치되어 상기 금속층(41, 42)과 접속되고, 이로 인하여 상기 자성체 본체(10)의 길이 방향의 양 측면으로 노출되는 상기 내부 코일(20)과 접속하게 된다.
상기 외부 전극(31, 32)은 상기 자성체 본체(10)의 두께 방향의 양 측면 및/또는 폭 방향의 양 측면으로 연장되어 형성될 수 있다.
상기 외부 전극(10)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
또한, 상기 외부 전극은 은-에폭시(Ag-Epoxy) 및 구리-에폭시(Cu-Epoxy) 중 어느 하나 이상을 포함할 수 있다.
도 4는 본 발명의 실시예와 비교예에 따른 직류 저항(Rdc) 값을 나타내는 그래프이다.
도 4를 참조하면, 자성체 본체의 길이 방향 양 측면에 내부 코일과 접속되도록 금속층을 배치하고 상기 금속층을 덮도록 외부전극을 배치한 실시예의 경우 내부 코일과 외부전극의 접속 면적을 향상시키므로, 종래의 비교예에 비해 직류 저항(Rdc) 값이 낮은 것을 알 수 있다.
또한, 내부 코일의 두께를 감소시킬 수 있어 이에 따라 내부 코일의 권선수가 증가함에 따라 높은 인덕턴스(L) 값을 구현할 수 있다.
도 5는 본 발명의 다른 실시형태에 따른 도 1의 A-A'선에 의한 단면도이다.
도 5를 참조하면, 본 발명의 다른 실시형태에 따른 칩 전자부품에 있어서, 상기 금속층(41', 42')은 상기 자성체 본체(10)의 길이 및 두께 방향 단면에 있어서, 상기 자성체 본체(10)의 길이 방향 양 측면의 일부에 배치될 수 있다.
도 6은 도 1의 칩 전자부품의 길이 방향 단부에서 바라본 내부 투시도이다.
도 6을 참조하면, 상기 금속층(41')은 상기 자성체 본체(10)의 길이 및 두께 방향 단면에 있어서, 상기 자성체 본체(10)의 길이 방향 양 측면의 일부에 배치되므로, 상기 금속층(41')은 상기 자성체 본체(10)의 단면의 넓이(Ae) 대비 단면의 넓이(Ap)가 작으며 양측 및 상하 모서리로부터 이격되어 있음을 알 수 있다.
도 7은 도 1의 칩 전자부품의 길이 방향 단부에서 바라본 다른 실시형태에 따른 내부 투시도이다.
도 7을 참조하면, 상기 금속층(41')은 상기 자성체 본체(10)의 길이 및 두께 방향 단면에 있어서, 상기 자성체 본체(10)의 길이 방향 양 측면의 일부에 배치되되 상기 자성체 본체(10)의 폭 방향으로 노출되므로, 상기 금속층(41')은 상기 자성체 본체(10)의 단면의 넓이(Ae) 대비 단면의 넓이(Ap)가 작으며 상하 모서리로부터 이격되어 있음을 알 수 있다.
칩 전자부품의 제조방법
다음으로, 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 설명한다.
먼저, 내부 코일(20)이 내부에 배치된 자성체 본체(10)를 형성할 수 있다.
상기 내부 코일(20)의 형성 방법으로는 권선형 인덕터의 특성상 코일을 권취하여 형성할 수 있다.
상기 자성체 본체(10)를 형성하는 방법은 자성체 층을 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(10)를 형성할 수 있다.
다음으로, 상기 자성체 본체(50)의 길이 방향 양 측면에 노출되는 내부 코일(20)과 접속되도록 금속층(41, 42)을 형성할 수 있다.
상기 금속층(41, 42)은 도금에 의해 형성된 도금층일 수 있으나, 반드시 이에 제한되는 것은 아니다.
즉, 상기 금속층(41, 42)은 도금에 의해 형성된 도금층일 뿐만 아니라 인쇄법이나 스퍼터링 등의 방법에 의해 형성될 수도 있음은 물론이다.
상기 금속층(41, 42)은 구리(Cu) 및 니켈(Ni) 중 어느 하나 이상을 포함할 수 있으나 반드시 이에 제한되는 것은 아니며, 후술하는 바와 같이 내부 코일(20)과 외부전극(31, 32)을 중간에서 전기적으로 연결할 수 있는 재질이면 특별히 제한되지 않는다.
상기 금속층(41, 42)은 상기 자성체 본체(10)의 길이 및 두께 방향 단면에 있어서, 상기 자성체 본체(10)의 길이 방향 양 측면의 전체에 배치될 수 있으며, 혹은 일부에만 배치될 수도 있다.
다음으로, 상기 자성체 본체(10)의 길이 방향 양 측면에 상기 금속층(41, 42)을 덮도록 외부전극(31, 32)을 형성할 수 있다.
상기 외부전극(31, 32)이 상기 금속층(41, 42)을 덮도록 배치되어 상기 금속층(41, 42)과 접속되고, 이로 인하여 상기 자성체 본체(10)의 길이 방향의 양 측면으로 노출되는 상기 내부 코일(20)과 접속하게 된다.
상기 외부 전극(31, 32)은 상기 자성체 본체(10)의 두께 방향의 양 측면 및/또는 폭 방향의 양 측면으로 연장되어 형성될 수 있다.
상기 외부 전극(10)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
또한, 상기 외부 전극은 은-에폭시(Ag-Epoxy) 및 구리-에폭시(Cu-Epoxy) 중 어느 하나 이상을 포함할 수 있다.
상기 외부전극(31, 32)을 형성하는 방법은 외부 전극(31, 32)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.
상기 외부전극(31, 32)의 상부에는 필요에 따라 도금층이 추가로 더 형성될 수 있다.
칩 전자부품의 실장 기판
도 8은 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 8을 참조하면, 본 실시 형태에 따른 칩 전자부품(100)의 실장 기판(200)은 칩 전자부품(100)이 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 상기 칩 전자부품(100)은 제1 및 제2 외부 전극(31, 32)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 제1 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1 : 권선형 인덕터 10 : 자성체 본체
20 : 내부 코일 21, 22 : 인출부
31, 32 : 외부전극 41, 42, 41', 42' : 금속층
200 : 실장 기판 210 ; 인쇄회로기판
221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더

Claims (18)

  1. 자성체 본체;
    상기 자성체 본체 내부에 배치되며, 양단이 상기 자성체 본체의 길이 방향 양 측면으로 인출된 인출부를 포함하는 내부 코일;
    상기 자성체 본체의 길이 방향 양 측면에 배치되며, 상기 내부 코일과 접속하도록 배치된 금속층; 및
    상기 자성체 본체의 길이 방향 양 측면에 상기 금속층을 덮도록 배치된 외부전극;을 포함하는 칩 전자부품.
  2. 제 1항에 있어서,
    상기 금속층은 도금에 의해 형성된 도금층인 칩 전자부품.
  3. 제 1항에 있어서,
    상기 금속층은 구리(Cu) 및 니켈(Ni) 중 어느 하나 이상을 포함하는 칩 전자부품.
  4. 제 1항에 있어서,
    상기 금속층의 두께는 0.5 내지 30 μm인 칩 전자부품.
  5. 제 1항에 있어서,
    상기 금속층은 상기 자성체 본체의 길이 및 두께 방향 단면에 있어서, 상기 자성체 본체의 길이 방향 양 측면의 전체에 배치된 칩 전자부품.
  6. 제 1항에 있어서,
    상기 금속층은 상기 자성체 본체의 길이 및 두께 방향 단면에 있어서, 상기 자성체 본체의 길이 방향 양 측면의 일부에 배치된 칩 전자부품.
  7. 제 1항에 있어서,
    상기 금속층은 상기 자성체 본체의 길이 방향 양 측면에서 내부로 배치된 칩 전자부품.
  8. 제 1항에 있어서,
    상기 외부 전극은 은-에폭시(Ag-Epoxy) 및 구리-에폭시(Cu-Epoxy) 중 어느 하나 이상을 포함하는 칩 전자부품.
  9. 제 1항에 있어서,
    상기 내부 코일과 상기 금속층의 접속 면적은 상기 내부 코일의 직경을 r1이라 하면 0.020×r1 (mm2) 이상인 칩 전자부품.
  10. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 칩 전자부품;을 포함하며,
    상기 칩 전자부품은 자성체 본체와 상기 자성체 본체 내부에 배치되며, 양단이 상기 자성체 본체의 길이 방향 양 측면으로 인출된 인출부를 포함하는 내부 코일과 상기 자성체 본체의 길이 방향 양 측면에 배치되며, 상기 내부 코일과 접속하도록 배치된 금속층 및 상기 자성체 본체의 길이 방향 양 측면에 상기 금속층을 덮도록 배치된 외부전극을 포함하는 칩 전자부품의 실장 기판.
  11. 제 10항에 있어서,
    상기 금속층은 도금에 의해 형성된 도금층인 칩 전자부품의 실장 기판.
  12. 제 10항에 있어서,
    상기 금속층은 구리(Cu) 및 니켈(Ni) 중 어느 하나 이상을 포함하는 칩 전자부품의 실장 기판.
  13. 제 10항에 있어서,
    상기 금속층의 두께는 0.5 내지 30 μm인 칩 전자부품의 실장 기판.
  14. 제 10항에 있어서,
    상기 금속층은 상기 자성체 본체의 길이 및 두께 방향 단면에 있어서, 상기 자성체 본체의 길이 방향 양 측면의 전체에 배치된 칩 전자부품의 실장 기판.
  15. 제 10항에 있어서,
    상기 금속층은 상기 자성체 본체의 길이 및 두께 방향 단면에 있어서, 상기 자성체 본체의 길이 방향 양 측면의 일부에 배치된 칩 전자부품의 실장 기판.
  16. 제 10항에 있어서,
    상기 금속층은 상기 자성체 본체의 길이 방향 양 측면에서 내부로 배치된 칩 전자부품의 실장 기판.
  17. 제 10항에 있어서,
    상기 외부 전극은 은-에폭시(Ag-Epoxy) 및 구리-에폭시(Cu-Epoxy) 중 어느 하나 이상을 포함하는 칩 전자부품의 실장 기판.
  18. 제 10항에 있어서,
    상기 내부 코일과 상기 금속층의 접속 면적은 상기 내부 코일의 직경을 r1이라 하면 0.020×r1 (mm2) 이상인 칩 전자부품의 실장 기판.
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