KR20160058278A

KR20160058278A - Gate Driving Unit And Touch Display Device Including The Same

Info

Publication number: KR20160058278A
Application number: KR1020140158619A
Authority: KR
Inventors: 김동규
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-11-14
Filing date: 2014-11-14
Publication date: 2016-05-25
Anticipated expiration: 2034-11-14
Also published as: KR102225185B1

Abstract

본 발명은, 고전위전압, 홀수 고전위전압, 짝수 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압, 클럭, 제1 및 제2캐리신호를 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트구동부에 있어서, 상기 다수의 스테이지 각각은, Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제1박막트랜지스터와, QB노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 출력단으로 전달하는 제2박막트랜지스터와, 상기 제1캐리신호에 따라 스위칭 되고, 상기 고전위전압을 N노드로 전달하는 제3박막트랜지스터와, 상기 N노드의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제4박막트랜지스터와, 상기 제2캐리신호에 따라 스위칭 되고, 상기 저전위전압을 상기 N노드로 전달하는 제5박막트랜지스터를 포함하는 게이트구동부를 제공한다.The present invention relates to a method of controlling a gate voltage by using a high potential voltage, an odd high potential voltage, an even high potential voltage, a low potential voltage, a start voltage, a preliminary gate voltage, And a shift register including a plurality of stages connected in series, wherein each of the plurality of stages is switched in response to a voltage of a Q node and transfers the clock to an output terminal, A second thin film transistor which is switched in accordance with the voltage of the QB node and transfers the low potential voltage to the output terminal; a third thin film transistor which is switched in accordance with the first carry signal and which transmits the high potential voltage to the N- A fourth thin film transistor which is switched according to the voltage of the N node and transfers the high potential voltage to the Q node; And a fifth thin film transistor which is switched according to the low potential voltage and transfers the low potential voltage to the N node.

Description

TECHNICAL FIELD [0001] The present invention relates to a gate driving unit and a touch display device including the same,

본 발명은 게이트구동부에 관한 것으로, 보다 상세하게는 쉬프트레지스터를 포함하는 게이트구동부 및 이를 포함하는 터치표시장치에 관한 것이다.
The present invention relates to a gate driver, and more particularly, to a gate driver including a shift register and a touch display device including the gate driver.

근래, 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 여러 가지 다양한 평판 표시장치(flat panel display: FPD)가 개발되어 각광받고 있는데, 평판 표시장치의 예로는 액정표시장치(liquid crystal display device: LCD device), 플라즈마 표시장치(plasma display panel device: PDP device), 유기발광다이오드 표시장치(organic light emitting diode device: OLED device) 등을 들 수 있다. 2. Description of the Related Art In recent years, as the society has become a full-fledged information age, a display field for processing and displaying a large amount of information has rapidly developed, and various flat panel displays (FPDs) Examples of the flat panel display include a liquid crystal display (LCD) device, a plasma display panel (PDP) device, and an organic light emitting diode (OLED) device. .

최근에는, 영상을 표시하는 출력수단으로 사용되는 동시에, 표시된 영상의 특정부위를 터치하여 사용자의 명령을 입력 받는 입력수단으로 사용되는 터치표시장치가 각광받고 있는데, 터치스크린으로 불리는 터치표시장치는 터치패널, 표시패널, 터치구동부, 표시구동부를 포함하며, 특히 최근에는 터치패널과 표시패널을 일체로 형성하는 인-셀 타입(in-cell type)의 터치표시장치가 제안되고 있다. Recently, a touch display device, which is used as an output means for displaying an image and used as an input means for inputting a user's command by touching a specific portion of the displayed image, has been spotlighted. A touch panel includes a panel, a display panel, a touch driver, and a display driver. Particularly, an in-cell type touch display device has recently been proposed in which a touch panel and a display panel are integrally formed.

이러한 인-셀 타입의 터치표시장치에서는, 터치표시패널에 게이트전압 및 데이터전압을 공급하는 표시구동부와 터치표시패널에 터치구동신호 및 터치감지신호를 송수신하는 터치구동부 역시 일체형으로 형성될 수 있다. In such an in-cell type touch display device, a display driver for supplying a gate voltage and a data voltage to the touch display panel and a touch driver for transmitting and receiving a touch driving signal and a touch sensing signal to the touch display panel may be integrally formed.

이러한 터치표시구동부는 주로 인쇄회로기판(printed circuit board: PCB)으로 구현되는데, 터치표시패널에 부착되는 인쇄회로기판은 터치표시장치의 부피 및 무게가 증가하는 단점이 있다. The touch display driver is mainly implemented as a printed circuit board (PCB). The printed circuit board attached to the touch display panel has a disadvantage that the volume and weight of the touch display device increases.

이에 따라, 터치표시구동부 중 쉬프트레지스터(shift register)와 같은 게이트구동부를 표시패널의 어레이기판에 직접 형성하고, 나머지 회로를 하나의 인쇄회로기판으로 구현하여 터치표시패널의 일 측에만 연결하는 게이트-인-패널(gate in panel: GIP) 타입의 터치표시구동부가 제안되었다.
In this case, a gate driver such as a shift register in the touch display driver is formed directly on the array substrate of the display panel, and the remaining circuit is implemented as a printed circuit board to connect to only one side of the touch display panel. A gate in panel (GIP) type touch display driver has been proposed.

이러한 GIP 타입 터치표시장치를 도면을 참조하여 설명한다.Such a GIP type touch display device will be described with reference to the drawings.

도 1은 종래의 GIP 타입 터치표시장치의 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 2는 종래의 GIP 타입 터치표시장치의 쉬프트레지스터의 일 스테이지의 Q노드 전압을 도시한 도면이고, 도 3은 종래의 GIP 타입 터치표시장치의 쉬프트레지스터에 사용되는 클럭의 타이밍도이다. FIG. 1 is a diagram showing one stage of a shift register of a conventional GIP type touch display device, FIG. 2 is a diagram showing Q node voltages of one stage of a shift register of a conventional GIP type touch display device, and FIG. Is a timing diagram of a clock used in a shift register of a conventional GIP type touch display apparatus.

도 1에 도시한 바와 같이, 종래의 GIP 타입 터치표시장치의 쉬프트레지스터는 다수의 스테이지(SRS)를 포함하고, 고전위전압(VDD), 홀수 고전위전압(VDD_O), 짝수 고전위전압(VDD_O), 저전위전압(VSS), 시작전압(VST), 다음단 게이트전압(VNEXT), 클럭(CLK)을 이용하여 터치표시패널에 제공되는 게이트전압(VG)를 생성하는데, 쉬프트레지스터의 각 스테이지(SRS)는 제1 내지 제10박막트랜지스터(T1 내지 T10)를 포함한다.1, the shift register of the conventional GIP type touch display device includes a plurality of stages SRS, and includes a high-potential voltage VDD, an odd high-potential voltage VDD_O, an even high-potential voltage VDD_O The gate voltage VG provided to the touch display panel is generated using the low potential voltage VSS, the start voltage VST, the next-stage gate voltage VNEXT and the clock CLK, (SRS) includes first to tenth thin film transistors (T1 to T10).

여기서, 게이트전압(VG)은 제9박막트랜지스터(T9)의 소스와 제10박막트랜지스터(T10)의 드레인이 연결되는 노드(node)로부터 출력되는데, 제9박막트랜지스터(T9)의 드레인에는 클럭(CLK)이 인가되고, 제10박막트랜지스터(T10)의 소스에는 저전위전압(VSS)이 인가되며, 제9박막트랜지스터(T9)가 턴-온(turn-on) 되는 동안 클럭(CLK)이 게이트전압(VG)으로 출력되고, 제10막트랜지스터(T10)가 턴-온 되는 동안 저전위전압(VSS)이 게이트전압(VG)으로 출력된다.The gate voltage VG is output from a node where the source of the ninth thin film transistor T9 is connected to the drain of the tenth thin film transistor T10. A low potential voltage VSS is applied to the source of the tenth thin film transistor T10 and a clock CLK is applied to the gate of the ninth thin film transistor T9 while the ninth thin film transistor T9 is turned on. And the low potential voltage VSS is output to the gate voltage VG while the tenth film transistor T10 is turned on.

그리고, 제9박막트랜지스터(T9)를 스위칭 하는 게이트전압인 Q노드의 전압은 고전위전압(VDD), 저전위전압(VSS), 시작전압(VST), 다음단 출력전압(VNEXT)이 인가되는 제1 내지 제3박막트랜지스터(T1 내지 T3)에 의하여 결정되고, 제10박막트랜지스터(T10)를 스위칭 하는 게이트전압인 QB노드의 전압은 홀수 고전위전압(VDD_O), 짝수 고전위전압(VDD_E), 저전위전압(VSS), 다음단 출력전압(VNEXT), 시작전압(VST)이 인가되는 제4 내지 제8박막트랜지스터(T4 내지 T8)에 의하여 결정된다.
The voltage of the Q node which is the gate voltage for switching the ninth thin-film transistor T9 is set to a voltage which is higher than the high-potential voltage VDD, the low-potential voltage VSS, the start voltage VST, The voltage of the QB node, which is the gate voltage for switching the tenth thin film transistor T10, is determined by the first to third thin film transistors T1 to T3 to be an odd high potential voltage VDD_O, an even high potential voltage VDD_E, , The low-level voltage VSS, the next-stage output voltage VNEXT, and the start voltage VST are applied to the first to fourth thin film transistors T4 to T8.

구체적으로, 도 2에 도시한 바와 같이, 정상동작 쉬프트레지스터 스테이지(SRS)의 경우, 제1구간(TS1) 동안, Q노드 및 제9박막트랜지스터(T9)의 게이트에는 하이레벨 전압이 인가되어 제9박막트랜지스터(T9)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력된다. Specifically, as shown in Fig. 2, in the case of the normal operation shift register stage SRS, during the first section TS1, a high level voltage is applied to the gate of the Q node and the ninth thin film transistor T9, 9 thin film transistor T9 is turned on so that the low level voltage of the clock signal CLK is output to the gate voltage VG.

제2구간(TS2) 동안, 제9박막트랜지스터(T9)의 드레인에는 클럭(CLK)의 하이레벨 전압이 인가되고, 제9박막트랜지스터(T9)의 게이트의 하이레벨 전압은 부스팅(boosting)에 의하여 더 높은 하이레벨 전압이 되어 제9박막트랜지스터(T9)는 턴-온 되며, 그 결과 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력된다. During the second period TS2, the high level voltage of the clock CLK is applied to the drain of the ninth thin film transistor T9 and the high level voltage of the gate of the ninth thin film transistor T9 is boosted The higher-level voltage becomes higher and the ninth thin-film transistor T9 is turned on, so that the high-level voltage of the clock CLK is output to the gate voltage VG.

제1 및 제2구간(TS1, TS2) 동안, QB노드, 제3 및 제10박막트랜지스터(T3, T10)의 게이트에는 로우레벨 전압이 인가되어 제3 및 제10박막트랜지스터(T3, T10)는 턴-오프 상태를 유지한다.A low level voltage is applied to the gates of the QB node and the third and tenth thin film transistors T3 and T10 during the first and second sections TS1 and TS2 so that the third and tenth thin film transistors T3 and T10 And maintains the turn-off state.

제3구간(TS3) 동안, Q노드 및 제9박막트랜지스터(T9)의 게이트에는 로우레벨 전압이 인가되어 제9박막트랜지스터(T9)가 턴-오프 되고, QB노드, 제3 및 제10박막트랜지스터(T3, T10)의 게이트에는 하이레벨 전압이 인가되어 제3 및 제10박막트랜지스터(T3, T10)가 턴-온 되고, 저전위전압(VSS)이 게이트전압(VG)으로 출력된다.
During the third period TS3, a low level voltage is applied to the gate of the Q node and the ninth thin film transistor T9 to turn off the ninth thin film transistor T9, and the QB node, the third and tenth thin film transistors The third and tenth thin film transistors T3 and T10 are turned on by applying a high level voltage to the gates of the transistors T3 and T10 and the low potential voltage VSS is outputted as the gate voltage VG.

이러한 쉬프트레지스터의 각 스테이지(SRS)에서는, 하이레벨의 게이트전압(VG)이 출력되기 전인 제1구간(TS1) 동안 Q노드가 고전위전압(VDD) 수준의 하이레벨을 유지하여야 한다. In each stage SRS of such a shift register, the Q node must maintain a high level of the high potential level (VDD) during the first section TS1 before the high level gate voltage VG is output.

그런데, 터치표시장치는 1프레임을 표시구간과 터치구간으로 나누어 동작하며, 터치구간 동안 쉬프트레지스터에 클럭이 공급되지 않게 되어 쉬프트레지스터의 출력에 이상이 발생한다.However, the touch display device operates by dividing one frame into a display period and a touch period, and a clock is not supplied to the shift register during the touch period, causing an abnormality in the output of the shift register.

즉, 도 3에 도시한 바와 같이, 터치표시장치의 표시구간 동안은 클럭이 쉬프트레지스터의 각 스테이지(SRS)에 공급되지만, 터치표시장치의 터치구간 동안은 클럭이 쉬프트레지스터의 각 스테이지(SRS)에 공급되지 않는다. 3, a clock is supplied to each stage SRS of the shift register during the display period of the touch display device, while a clock is supplied to each stage SRS of the shift register during the touch period of the touch display device, .

이와 같이, 터치구간 동안 클럭이 공급되지 않으면, 도 2의 비정상동작 쉬프트레지스터 스테이지(SRS)와 같이, 쉬프트레지스터의 특정 스테이지(SRS)는 제1구간(TS1)이 지나치게 길어지고, 해당 스테이지(SRS)의 Q노드에 충전된 전하는 제2 및 제3박막트랜지스터(T2, T3)를 통하여 방전되고, 그 결과 해당 스테이지(SRS)의 Q노드는 제1구간(TS1) 동안 고전위전압(VDD) 수준의 하이레벨을 유지하게 못하고 전압이 감소한다. If the clock is not supplied during the touch interval, the first stage (TS1) becomes excessively long in a specific stage (SRS) of the shift register like the abnormal operation shift register stage (SRS) The Q node of the stage SRS is discharged through the second and third thin film transistors T2 and T3 so that the Q node of the stage SRS is at the high potential voltage VDD level during the first period TS1 The voltage can not be maintained.

제1구간(TS1) 동안 Q노드의 전압이 감소하면, 그에 따라 제2구간(TS2) 동안 부스팅에 의한 더 높은 하이레벨의 전압도 감소하고, 그 결과 게이트전압(VG)의 상승시간(rising time)이 증가하거나 게이트하이전압(VGH)이 감소하는 등 쉬프트레지스터의 각 스테이지(SRS)의 출력파형이 왜곡되고, 블록 딤(block dim)과 같은 불량이 발생하여 영상의 표시품질이 저하되는 문제가 있다.
As the voltage of the Q node decreases during the first section TS1, the higher high level voltage due to boosting during the second section TS2 also decreases, resulting in a rise time of the gate voltage VG The output waveform of each stage SRS of the shift register is distorted such that the gate high voltage VGH is decreased or the gate high voltage VGH is decreased and a defect such as a block dim occurs, have.

본 발명은 이러한 문제점을 해결하기 위하여 제시된 것으로, 쉬프트레지스터의 각 스테이지에 터치구간 이전에 Q노드를 충전하는 박막트랜지스터를 추가함으로써, 터치구간 동안 쉬프트레지스터의 Q노드의 방전이 방지되어 쉬프트레지스터의 신뢰성이 개선되는 게이트 구동회로 및 이를 포함하는 표시장치를 제공하는 것을 목적으로 한다.
The present invention has been proposed in order to solve such a problem. By adding a thin film transistor to each stage of the shift register to charge the Q node before the touch period, the discharge of the Q node of the shift register is prevented during the touch period, And a display device including the gate driver circuit.

위와 같은 과제의 해결을 위해, 본 발명은, 고전위전압, 홀수 고전위전압, 짝수 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압, 클럭, 제1 및 제2캐리신호를 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트구동부에 있어서, 상기 다수의 스테이지 각각은, Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제1박막트랜지스터와, QB노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 출력단으로 전달하는 제2박막트랜지스터와, 상기 제1캐리신호에 따라 스위칭 되고, 상기 고전위전압을 N노드로 전달하는 제3박막트랜지스터와, 상기 N노드의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제4박막트랜지스터와, 상기 제2캐리신호에 따라 스위칭 되고, 상기 저전위전압을 상기 N노드로 전달하는 제5박막트랜지스터를 포함하는 게이트구동부를 제공한다.In order to solve the above-mentioned problems, the present invention provides a semiconductor memory device having a high voltage, an odd high voltage, an even high voltage, a low voltage, a start voltage, A gate driver including shift registers sequentially outputting a gate voltage using a carry signal and a plurality of stages connected in a dependent manner, wherein each of the plurality of stages is switched in accordance with a voltage of a Q node, A second thin film transistor which is switched in accordance with the voltage of the QB node and transfers the low potential voltage to the output terminal; and a second thin film transistor which is switched in accordance with the first carry signal, A fourth thin film transistor that is switched according to the voltage of the N node and transfers the high potential voltage to the Q node, It is switched in accordance with the transistor and said second carry signal, and provides a gate driver including a fifth thin film transistor for transmitting the low-potential voltage to the N nodes.

그리고, 상기 제1캐리신호는 상기 시작신호 또는 상기 이전단 게이트전압보다 빠른 타이밍을 갖고, 상기 제2캐리신호는 터치구간 종료 후 최초로 공급되는 상기 클럭과 동일한 타이밍을 가질 수 있다.The first carry signal may have a timing earlier than the start signal or the first end gate voltage, and the second carry signal may have the same timing as the clock supplied first after the end of the touch interval.

또한, 상기 다수의 스테이지 각각은, 상기 Q노드에 소스 및 드레인이 연결되고 상기 N노드에 게이트가 연결되는 제6박막트랜지스터와, 상기 제4박막트랜지스터의 소스의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제7박막트랜지스터와, 상기 제2캐리신호에 따라 스위칭 되고, 상기 저전위전압을 상기 제9박막트랜지스터의 게이트로 전달하는 제8박막트랜지스터를 더 포함할 수 있다. Each of the plurality of stages may include a sixth thin film transistor having a source and a drain connected to the Q node and a gate connected to the N node, and a sixth thin film transistor, which is switched in accordance with a voltage of a source of the fourth thin film transistor, A seventh thin film transistor for transferring a voltage to the Q node, and an eighth thin film transistor switched according to the second carry signal and transmitting the low potential voltage to the gate of the ninth thin film transistor.

그리고, 상기 다수의 스테이지 각각은, 상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제9박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제10박막트랜지스터와, 상기 QB노드의 전압에 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제11박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 홀수 고전위전압을 상기 QB노드로 전달하는 제12박막트랜지스터와, 상기 홀수 고전위전압에 따라 스위칭 되고, 상기 홀수 고전위전압을 상기 QB노드로 전달하는 제13박막트랜지스터와, 상기 짝수 고전위전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제14박막트랜지스터와, 상기 Q노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제15박막트랜지스터와, 상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제16박막트랜지스터를 더 포함할 수 있다. Each of the plurality of stages includes a ninth thin film transistor that is switched according to the start voltage or the first end gate voltage and transfers the high potential voltage to the Q node, A tenth thin film transistor for transferring the low potential voltage to the Q node, an eleventh thin film transistor switched to a voltage of the QB node and transferring the low potential voltage to the Q node, A thirteenth thin film transistor being switched and transmitting the odd high potential voltage to the QB node; a thirteenth thin film transistor switched according to the odd high potential voltage and transmitting the odd high potential voltage to the QB node; A 14th thin film transistor that is switched in accordance with an even higher potential voltage and transfers the low potential voltage to the QB node; And a 16th thin film transistor which is switched according to the start voltage or the previous gate voltage and transfers the low potential voltage to the QB node, As shown in FIG.

또한, 상기 다수의 스테이지 각각은, 상기 N노드와 상기 Q노드 사이에 연결되는 커패시터와, 상기 제4박막트랜지스터의 소스의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제6박막트랜지스터를 더 포함할 수 있다. Each of the plurality of stages further includes: a capacitor connected between the N node and the Q node; and a sixth transistor that is switched according to a voltage of a source of the fourth thin film transistor and transfers the high potential voltage to the Q node, And may further include a thin film transistor.

그리고, 상기 다수의 스테이지 각각은, 상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제7박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제8박막트랜지스터와, 상기 QB노드의 전압에 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제9박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 홀수 고전위전압을 상기 QB노드로 전달하는 제10박막트랜지스터와, 상기 홀수 고전위전압에 따라 스위칭 되고, 상기 홀수 고전위전압을 상기 QB노드로 전달하는 제11박막트랜지스터와, 상기 짝수 고전위전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제12박막트랜지스터와, 상기 Q노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제13박막트랜지스터와, 상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제14박막트랜지스터를 더 포함할 수 있다. Each of the plurality of stages includes a seventh thin film transistor that is switched according to the start voltage or the first end gate voltage and transfers the high potential voltage to the Q node, An eighth thin film transistor for transferring the low potential voltage to the Q node; a ninth thin film transistor which is switched to the voltage of the QB node and transfers the low potential voltage to the Q node; A first thin film transistor that is switched according to the odd high voltage and transfers the odd high voltage to the QB node; A twelfth thin film transistor which is switched in accordance with an even high potential voltage and transfers the low potential voltage to the QB node; A thirteenth thin film transistor which is switched and transfers the low potential voltage to the QB node and a thirteenth thin film transistor which is switched in accordance with the start voltage or the previous single gate voltage and transfers the low potential voltage to the QB node .

한편, 본 발명은, 게이트제어신호, 데이터전압, 터치구동신호를 생성하고, 터치감지신호를 수신하는 터치표시구동부와, 상기 게이트제어신호를 이용하여 게이트전압을 생성하는 게이트구동부와, 표시구간 동안 상기 게이트전압 및 상기 데이터전압을 이용하여 영상을 표시하고, 상기 표시구간 사이의 터치구간 동안 상기 터치구동신호를 수신하고 상기 터치감지신호를 송신하는 표시패널을 포함하고,상기 게이트구동부는, 고전위전압, 홀수 고전위전압, 짝수 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압, 클럭, 제1 및 제2캐리신호를 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하고, 상기 다수의 스테이지 각각은, Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제1박막트랜지스터와, QB노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 출력단으로 전달하는 제2박막트랜지스터와, 상기 제1캐리신호에 따라 스위칭 되고, 상기 고전위전압을 N노드로 전달하는 제3박막트랜지스터와, 상기 N노드의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제4박막트랜지스터와, 상기 제2캐리신호에 따라 스위칭 되고, 상기 저전위전압을 상기 N노드로 전달하는 제5박막트랜지스터를 포함하는 터치표시장치를 제공한다.According to another aspect of the present invention, there is provided a display device including a touch display driver for generating a gate control signal, a data voltage, and a touch driving signal and receiving a touch sensing signal, a gate driver for generating a gate voltage using the gate control signal, And a display panel for displaying an image using the gate voltage and the data voltage and receiving the touch driving signal during a touch interval between the display periods and transmitting the touch sensing signal, The gate voltage is sequentially output by using the voltage, the odd high potential voltage, the even high potential voltage, the low potential voltage, the start voltage, the previous stage gate voltage, the next stage gate voltage, the clock and the first and second carry signals, And a plurality of stages, each of the plurality of stages including a plurality of stages, A second thin film transistor which is switched in accordance with the voltage of the QB node and transfers the low potential voltage to the output terminal, and a second thin film transistor which is switched in accordance with the first carry signal, A third thin film transistor for transferring the high potential voltage to the N node, a fourth thin film transistor switched according to the voltage of the N node and transferring the high potential voltage to the Q node, And a fifth thin film transistor which is switched and transfers the low potential voltage to the N node.

그리고, 상기 제1캐리신호는 상기 시작신호 또는 상기 이전단 게이트전압보다 빠른 타이밍을 갖고, 상기 제2캐리신호는 상기 터치구간 종료 후 최초로 공급되는 상기 클럭과 동일한 타이밍을 가질 수 있다.
The first carry signal may have a timing earlier than the start signal or the first end gate voltage and the second carry signal may have the same timing as the clock supplied first after the end of the touch interval.

본 발명은, 쉬프트레지스터의 각 스테이지에 터치구간 이전에 Q노드를 충전하는 박막트랜지스터를 추가함으로써, 터치구간 동안 쉬프트레지스터의 Q노드의 방전이 방지되어 쉬프트레지스터의 신뢰성이 개선되는 효과를 갖는다.
The present invention has the effect that the reliability of the shift register is improved by preventing the Q-node of the shift register from discharging during the touch period by adding a thin film transistor to each stage of the shift register to charge the Q-node before the touch period.

도 1은 종래의 GIP 타입 터치표시장치의 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 2는 종래의 GIP 타입 터치표시장치의 쉬프트레지스터의 일 스테이지의 Q노드 전압을 도시한 도면.
도 3은 종래의 GIP 타입 터치표시장치의 쉬프트레지스터에 사용되는 클럭의 타이밍도.
도 4는 본 발명의 제1실시예에 따른 터치표시장치를 도시한 도면.
도 5는 본 발명의 제1실시예에 따른 게이트구동부의 쉬프트레지스터를 도시한 도면.
도 6은 본 발명의 제1실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 7a 및 도 7b는 본 발명의 제1실시예에 따른 쉬프트레지스터의 각종 신호에 대한 타이밍도.
도 8은 본 발명의 제2실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 9a 및 도 9b는 본 발명의 제2실시예에 따른 쉬프트레지스터의 각종 신호에 대한 타이밍도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a diagram showing one stage of a shift register of a conventional GIP type touch display apparatus. Fig.
FIG. 2 is a diagram showing a Q-node voltage of one stage of a shift register of a conventional GIP type touch display device. FIG.
3 is a timing chart of a clock used in a shift register of a conventional GIP type touch display device.
4 is a view illustrating a touch display device according to a first embodiment of the present invention.
5 is a view showing a shift register of a gate driver according to the first embodiment of the present invention.
6 is a view showing one stage of a shift register according to the first embodiment of the present invention;
7A and 7B are timing diagrams for various signals of a shift register according to the first embodiment of the present invention.
8 illustrates one stage of a shift register according to a second embodiment of the present invention;
9A and 9B are timing charts for various signals of a shift register according to a second embodiment of the present invention.

첨부한 도면을 참고로 하여 본 발명에 따른 게이트구동부 및 이를 포함하는 터치표시장치를 설명한다. A gate driver and a touch display device including the gate driver according to the present invention will be described with reference to the accompanying drawings.

도 4는 본 발명의 제1실시예에 따른 터치표시장치를 도시한 도면이다.4 is a diagram illustrating a touch display apparatus according to a first embodiment of the present invention.

도 4에 도시한 바와 같이, 본 발명의 제1실시예에 따른 GIP 타입 터치표시장치(110)는, 터치표시구동부(120), 게이트구동부(130) 및 터치표시패널(140)을 포함한다.4, the GIP type touch display device 110 according to the first embodiment of the present invention includes a touch display driver 120, a gate driver 130, and a touch display panel 140. [

터치표시구동부(120)는, 그래픽카드 또는 TV시스템과 같은 외부시스템으로부터 전달되는 영상신호와 데이터인에이블신호, 수평동기신호, 수직동기신호, 클럭 등의 다수의 타이밍신호를 이용하여, 게이트제어신호, 데이터전압을 생성하고, 생성된 데이터전압은 게이트구동부(130)를 통하여 터치표시패널(140)의 데이터배선(DL)에 공급하고, 생성된 게이트제어신호는 게이트구동부(130)에 공급한다. The touch display driver 120 uses a plurality of timing signals, such as a video enable signal, a horizontal sync signal, a vertical sync signal, and a clock, transmitted from an external system such as a graphics card or a TV system, And supplies the generated data voltage to the data line DL of the touch display panel 140 through the gate driving unit 130 and supplies the generated gate control signal to the gate driving unit 130.

그리고, 터치표시구동부(120)는, 터치감지를 위한 터치구동신호를 게이트구동부(130)를 통하여 터치표시패널(140) 송신하고, 터치표시패널(140)로부터 터치감지신호를 수신한다.The touch display driver 120 transmits a touch driving signal for touch sensing to the touch display panel 140 through the gate driving unit 130 and receives the touch sensing signal from the touch display panel 140.

게이트구동부(130)는, 터치표시구동부(120)로부터 공급되는 게이트제어신호를 이용하여 게이트전압을 생성하고, 생성된 게이트전압을 터치표시패널(140)의 게이트배선(GL)에 공급하는데, 게이트구동부(130)는 터치표시패널(140)의 게이트배선(GL), 데이터배선(DL) 및 박막트랜지스터(T)가 형성되는 기판에 형성되는 게이트-인-패널(gate in panel: GIP) 타입 일 수 있다.The gate driver 130 generates a gate voltage using the gate control signal supplied from the touch display driver 120 and supplies the generated gate voltage to the gate line GL of the touch display panel 140, The driving unit 130 is a gate-in-panel (GIP) type TFT formed on a substrate on which the gate lines GL, the data lines DL and the thin film transistors T of the touch display panel 140 are formed .

터치표시패널(140)은, 게이트전압 및 데이터전압을 이용하여 영상을 표시하는데, 이를 위하여 서로 교차하여 화소영역(P)을 정의하는 게이트배선(GL) 및 데이터배선(DL)과, 게이트배선(GL) 및 데이터배선(DL)에 연결되는 박막트랜지스터(T)와, 박막트랜지스터(T)에 연결되는 화소전극(PE)을 포함한다.The touch display panel 140 displays an image using a gate voltage and a data voltage. To this end, the touch display panel 140 intersects the gate line GL and the data line DL defining the pixel region P, A thin film transistor T connected to the data line GL and a data line DL and a pixel electrode PE connected to the thin film transistor T. [

그리고, 터치표시패널(140)은, 터치구동신호를 수신하고 터치감지신호를 송신하는데, 게이트배선(GL), 데이터배선(DL), 공통전극(미도시) 등이 터치전극 역할을 할 수 있다. The touch display panel 140 receives a touch driving signal and transmits a touch sensing signal. The gate wiring GL, the data wiring DL, and the common electrode (not shown) may serve as a touch electrode .

여기서, 터치표시패널(140)은 액정패널 또는 유기발광다이오드패널일 수 있으며, 터치표시패널(140)이 액정패널인 경우 화소전극(PE)과 공통전극 사이의 액정층의 투과율을 조절하여 계조를 표시하고, 터치표시패널(140)이 유기발광다이오드패널인 경우 화소전극(PE)에 연결된 발광다이오드의 출력을 조절하여 계조를 표시한다.
Here, the touch display panel 140 may be a liquid crystal panel or an organic light emitting diode panel. When the touch display panel 140 is a liquid crystal panel, the transmittance of the liquid crystal layer between the pixel electrode PE and the common electrode is controlled, And when the touch display panel 140 is an organic light emitting diode panel, the output of the light emitting diode connected to the pixel electrode PE is controlled to display the gray scale.

한편, 게이트구동부(130)는 화소영역(P)의 박막트랜지스터(T)와 동일한 공정을 통하여 형성되는 쉬프트레지스터(shift register)를 포함하는데, 이를 도면을 참조하여 설명한다. The gate driver 130 includes a shift register formed through the same process as the thin film transistor T of the pixel region P and will be described with reference to the drawings.

도 5는 본 발명의 제1실시예에 따른 게이트구동부의 쉬프트레지스터를 도시한 도면이고, 도 6은 본 발명의 제1실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 7a 및 도 7b는 본 발명의 제1실시예에 따른 쉬프트레지스터의 각종 신호에 대한 타이밍도이다. FIG. 5 is a view showing a shift register of the gate driver according to the first embodiment of the present invention, FIG. 6 is a diagram showing one stage of the shift register according to the first embodiment of the present invention, and FIGS. 7B are timing diagrams of various signals of the shift register according to the first embodiment of the present invention.

도 5에 도시한 바와 같이, 본 발명의 제1실시예에 따른 GIP 타입 터치표시장치(도 4의 110)의 게이트구동부(도 4의 130)는 다수의 게이트전압(VG1 내지 VGn)을 생성하기 위하여 쉬프트레지스터(SR)를 포함하는데, 쉬프트레지스터(SR)는 종속적으로 연결되는 다수의 스테이지(SRS1 내지 SRSn)를 포함한다. 5, the gate driver 130 of FIG. 4 of the GIP type touch display device 110 of FIG. 4 according to the first embodiment of the present invention generates a plurality of gate voltages VG1 to VGn The shift register SR includes a plurality of stages SRS1 to SRSn to which the shift register SR is connected in a dependent manner.

다수의 스테이지(SRS1 내지 SRSn) 중 제1스테이지(SRS1)는 시작신호(VST)에 따라 클럭(CLK)을 이용하여 제1게이트전압(VG1)을 출력하고, 제2스테이지 내지 제n스테이지(SRS2 내지 SRSn)는 이전단 출력전압 또는 다음단 출력전압에 따라 다수의 클럭(CLKs)을 이용하여 제2 내지 제n게이트전압(VG2 내지 VGn)을 순차적으로 출력한다.
The first stage SRS1 of the plurality of stages SRS1 to SRSn outputs the first gate voltage VG1 using the clock CLK in accordance with the start signal VST and the second stage to the nth stage SRS2 To SRSn sequentially output the second to n-th gate voltages VG2 to VGn using a plurality of clocks (CLKs) according to the previous stage output voltage or the next stage output voltage.

도 6에 도시한 바와 같이, 본 발명의 제1실시예에 따른 GIP 타입 터치표시장치(도 4의 110)의 게이트구동부(도 4의 130)의 쉬프트레지스터의 각 스테이지(SRS)는, 고전위전압(VDD), 홀수 고전위전압(VDD_O), 짝수 고전위전압(VDD_E), 저전위전압(VSS), 시작전압(VST), 다음단 게이트전압(VNEXT), 클럭(CLK), 제1 및 제2캐리신호(CA1, CA2)를 이용하여 터치표시패널에 제공되는 게이트전압(VG)를 생성하고, 이를 위하여 제1 내지 제16박막트랜지스터(T1 내지 T16)를 포함한다. 6, each stage SRS of the shift register of the gate driver (130 in FIG. 4) of the GIP type touch display device (110 in FIG. 4) according to the first embodiment of the present invention has a high potential The first and second gate voltages VNEXT and CLK, the first and second gate voltages V1 and V2, the odd high voltage VDD_O, the even high voltage VDD_E, the low voltage VSS, the start voltage VST, The first to sixteenth TFTs T1 to T16 are included to generate the gate voltage VG provided to the touch display panel using the second carry signals CA1 and CA2.

제1 내지 제15박막트랜지스터(T1 내지 T15)의 단자 중 고전위전압(VDD)에 가까운 단자를 드레인이라 하고 저전위전압(VSS)에 가까운 단자를 소스라 할 때, 제1박막트랜지스터(T1)의 게이트 및 드레인에는 각각 시작전압(VST) 및 고전위전압(VDD)이 인가되고, 소스는 제2박막트랜지스터(T2)의 드레인, 제3박막트랜지스터(T3)의 드레인 및 제7박막트랜지스터(T7)의 게이트에 연결되어 Q노드를 구성한다.When a terminal close to the high potential voltage VDD of the terminals of the first to fifteenth thin film transistors T1 to T15 is referred to as a drain and a terminal close to the low potential voltage VSS is referred to as a source, The source and the drain of the third thin film transistor T3 and the seventh thin film transistor T7 are respectively applied to the gate and the drain of the first thin film transistor T3, To form a Q node.

제2박막트랜지스터(T2)의 게이트 및 소스에는 각각 다음단 게이트전압(VNEXT) 및 저전위전압(VSS)이 인가되고, 드레인은 Q노드에 연결된다. The gate and the source of the second thin film transistor T2 are applied with the next-stage gate voltage VNEXT and the low-potential voltage VSS, respectively, and the drain is connected to the Q-node.

제3박막트랜지스터(T3)의 소스에는 저전위전압(VSS)이 인가되고, 드레인은 Q노드에 연결되고, 게이트는 제4박막트랜지스터(T4)의 소스, 제5박막트랜지스터(T5)의 소스, 제6박막트랜지스터(T6)의 드레인 및 제7박막트랜지스터(T7)의 드레인에 연결되어 QB노드를 구성한다. The source of the third thin film transistor T3 is supplied with a low potential voltage VSS and the drain thereof is connected to the Q node. The gate of the third thin film transistor T3 is connected to the source of the fourth thin film transistor T4, The drain of the sixth thin film transistor T6 and the drain of the seventh thin film transistor T7 constitute a QB node.

제4박막트랜지스터(T4)의 게이트 및 드레인에는 각각 다음단 게이트전압(VNEXT) 및 홀수 고전위전압(VDD_O)이 인가되고, 소스는 QB노드에 연결된다.The gate and drain of the fourth thin film transistor T4 are applied with the next-stage gate voltage VNEXT and odd-numbered high-potential voltage VDD_O, respectively, and the source is connected to the QB node.

제5박막트랜지스터(T5)의 게이트 및 드레인에는 홀수 고전위전압(VDD_O)이 인가되고, 소스는 QB노드에 연결된다. The odd high potential voltage VDD_O is applied to the gate and the drain of the fifth thin film transistor T5, and the source is connected to the QB node.

제6박막트랜지스터(T6)의 게이트 및 소스에는 각각 짝수 고전위전압(VDD_E) 및 저전위전압(VSS)이 인가되고, 드레인은 QB노드에 연결된다.The even-numbered high-potential voltage VDD_E and the low-potential voltage VSS are applied to the gate and the source of the sixth thin-film transistor T6, respectively, and the drain is connected to the QB node.

제7박막트랜지스터(T7)의 소스에는 저전위전압(VSS)이 인가되고, 게이트 및 드레인은 각각 Q노드 및 QB노드에 연결된다.The source of the seventh thin film transistor T7 is supplied with the low potential voltage VSS, and the gate and the drain are connected to the Q node and the QB node, respectively.

제8박막트랜지스터(T8)의 게이트 및 소스에는 각각 시작전압(VST) 및 저전위전압(VSS)이 인가되고, 드레인은 QB노드에 연결된다.A start voltage (VST) and a low potential voltage (VSS) are applied to the gate and the source of the eighth thin film transistor T8, respectively, and the drain is connected to the QB node.

제9박막트랜지스터(T9)의 드레인에는 클럭(CLK)이 인가되고, 게이트는 Q노드에 연결되고, 소스는 제10박막트랜지스터(T10)의 드레인에 연결되어 게이트전압(VG)을 출력한다. The clock CLK is applied to the drain of the ninth thin film transistor T9, the gate is connected to the Q node, and the source is connected to the drain of the tenth thin film transistor T10 to output the gate voltage VG.

제10박막트랜지스터(T10)의 소스에는 저전위전압(VSS)이 인가되고, 게이트는 QB노드에 연결되고, 드레인은 제9박막트랜지스터(T9)의 소스에 연결된다. The source of the tenth thin film transistor T10 is supplied with a low potential voltage VSS, the gate is connected to the QB node, and the drain is connected to the source of the ninth thin film transistor T9.

제11박막트랜지스터(T11)의 게이트 및 드레인에는 각각 제1캐리신호(CA1) 및 고전위전압(VDD)이 인가되고, 소스는 제12박막트랜지스터(T12)의 게이트 및 제15박막트랜지스터(T15)의 게이트에 연결되어 N노드를 구성한다. The first carry signal CA1 and the high potential voltage VDD are applied to the gate and the drain of the eleventh thin film transistor T11 respectively and the source thereof is connected to the gate of the twelfth thin film transistor T12 and the fifteenth thin film transistor T15, To form the N-node.

제12박막트랜지스터(T12)의 드레인에는 고전위전압(VDD)이 인가되고, 게이트는 N노드에 연결되고, 소스는 제13박막트랜지스터(T13)의 게이트 및 제16박막트랜지스터(T16)의 드레인 및 에 연결된다.The high-potential voltage VDD is applied to the drain of the twelfth thin-film transistor T12, the gate is connected to the N-node, the source is connected to the gate of the thirteenth thin-film transistor T13 and the drain of the sixteenth thin- Lt; / RTI >

제13박막트랜지스터(T13)의 드레인에는 고전위전압(VDD)이 인가되고, 게이트는 제12박막트랜지스터(T12)의 소스 및 제16박막트랜지스터(T16)의 드레인에 연결되고, 소스는 Q노드에 연결된다.The high-potential voltage VDD is applied to the drain of the thirteenth thin-film transistor T13, the gate thereof is connected to the source of the twelfth thin-film transistor T12 and the drain of the sixteenth thin-film transistor T16, .

제14박막트랜지스터(T14)의 게이트 및 소스에는 각각 제2캐리신호(CA1) 및 저전위전압(VSS)이 인가되고, 드레인은 N노드에 연결된다. The second carry signal CA1 and the low potential voltage VSS are applied to the gate and the source of the fourteenth thin film transistor T14, respectively, and the drain is connected to the N-node.

제15박막트랜지스터(T15)의 게이트는 N노드에 연결되고, 소스 및 드레인은 Q노드에 연결된다.The gate of the fifteenth thin film transistor T15 is connected to the N-node, and the source and the drain are connected to the Q-node.

제16박막트랜지스터(T16)의 게이트 및 소스에는 각각 제2캐리신호(CA2) 및 저전위전압(VSS)이 인가되고, 드레인은 제12박막트랜지스터(T12)의 소스 및 제13박막트랜지스터(T13)의 게이트에 연결된다. The second carry signal CA2 and the low potential voltage VSS are applied to the gate and source of the sixteenth thin film transistor T16 and the drain thereof is connected to the source of the twelfth thin film transistor T12 and the thirteenth thin film transistor T13, Lt; / RTI >

여기서, 시작신호(VST)는 최선 스테이지에 인가되고, 나머지 스테이지에는 시작신호(VST) 대신 이전단 게이트전압(VPREV)이 인가될 수 있다. Here, the start signal VST may be applied to the best stage, and the previous stage gate voltage VPREV may be applied to the remaining stages instead of the start signal VST.

제1캐리신호(CA1)는 시작신호(VST) 또는 이전단 게이트전압(VPREV)보다 빠른 타이밍을 갖는 신호로서, 예를 들어 시작신호(VST) 또는 이전단 게이트전압(VPREV)보다 반(1/2) 클럭(CLK) 빠른 신호일 수 있다.The first carry signal CA1 is a signal having a timing which is earlier than the start signal VST or the previous one gate voltage VPREV and which is half the 1/2 of the start signal VST or the previous one gate voltage VPREV, 2) Clock (CLK) It can be a fast signal.

그리고, 제2캐리신호(CA2)는 터치구간 종료 후 최초로 공급되는 클럭(CLK)과 동일한 타이밍을 갖는 신호일 수 있다.
The second carry signal CA2 may be a signal having the same timing as the clock CLK supplied first after the end of the touch interval.

이러한 쉬프트레지스터(SR)의 각 스테이지(SRS)에서, 게이트전압(VG)은 제9박막트랜지스터(T9)의 소스와 제10박막트랜지스터(T10)의 드레인 사이의 노드(node)로부터 출력되는데, 제9막트랜지스터(T9)가 턴-온(turn-on) 되는 동안 클럭(CLK)이 게이트전압(VG)으로 출력되고, 제10박막트랜지스터(T10)가 턴-온 되는 동안 기저전압(VSS)이 게이트전압(VG)으로 출력되며, 제9 및 제10박막트랜지스터(T9, T10)는 각각 게이트전압(VG)용 풀업(pull-up) 박막트랜지스터 및 풀다운(pull-down) 박막트랜지스터라 할 수 있다.In each stage SRS of this shift register SR, the gate voltage VG is output from a node between the source of the ninth thin film transistor T9 and the drain of the tenth thin film transistor T10, The clock CLK is output to the gate voltage VG while the tenth thin film transistor T9 is turned on and the base low voltage VSS is turned on while the tenth thin film transistor T10 is turned on And the ninth and tenth thin film transistors T9 and T10 may be a pull-up thin film transistor for a gate voltage VG and a pull-down thin film transistor for a gate voltage VG, respectively .

그리고, 제9박막트랜지스터(T9)를 스위칭 하는 게이트전압인 Q노드 전압(VQ)은, 고전위전압(VDD), 저전위전압(VSS), 시작전압(VST), 다음단 출력전압(VNEXT)이 인가되는 제1 내지 제3박막트랜지스터(T1 내지 T3)와 고전위전압(VDD), 저전위전압(VSS), 제1 및 제2캐리신호(CA1, CA2)가 인가되는 제11 내지 제16박막트랜지스터(T11 내지 T16)에 의하여 하이레벨 및 로우레벨을 교대로 갖고, 제10박막트랜지스터(T10)를 스위칭 하는 게이트전압인 QB노드 전압(VQB)은 홀수 고전위전압(VDD_O), 짝수 고전위전압(VDD_E), 저전위전압(VSS), 다음단 출력전압(VNEXT), 시작전압(VST)이 인가되는 제4 내지 제8박막트랜지스터(T4 내지 T8)에 의하여 하이레벨 및 로우레벨을 교대로 갖는다. The Q-node voltage VQ which is the gate voltage for switching the ninth thin-film transistor T9 is set to the high-potential voltage VDD, the low-potential voltage VSS, the start voltage VST, And the first to third thin film transistors T1 to T3 to which the first to third thin film transistors T1 to T3 are applied and the high potential voltage VDD, the low potential voltage VSS and the first and second carry signals CA1 and CA2, The QB node voltage VQB, which is a gate voltage for switching the tenth TFT T10 alternately, has a high level and a low level alternately by the thin film transistors T11 to T16, an odd high potential voltage VDD_O, Level and low levels alternately by the fourth to eighth thin film transistors T4 to T8 to which the voltage VDD_E, the low-potential voltage VSS, the next-stage output voltage VNEXT and the start voltage VST are applied .

특히, 클럭이 공급되지 않는 터치구간 동안, 제1캐리신호(CA1)에 따른 제11 내지 제13박막트랜지스터(T11 내지 T13)와 제15박막트랜지스터(T15)에 의하여 Q노드의 전하 방전을 보상하고, 터치구간 이후의 표시구간에서 제2캐리신호(CA2)에 따른 제14 및 제16박막트랜지스터(T14, T16)에 의하여 Q노드의 부스팅이 가능하도록 함으로써, 쉬프트레지스터 스테이지(SRS)의 출력파형의 왜곡을 방지하고 영상의 표시품질을 개선할 수 있다.
Particularly, during the touch period in which the clock is not supplied, the charge discharge of the Q node is compensated by the 11th to 13th thin film transistors T11 to T13 and the 15th thin film transistor T15 according to the first carry signal CA1 , The Q node can be boosted by the fourteenth and sixteenth thin film transistors T14 and T16 according to the second carry signal CA2 in the display period after the touch period so that the output waveform of the shift register stage SRS Distortion can be prevented and the display quality of the image can be improved.

구체적으로, 도 7a에 도시한 바와 같이, 제1구간(TS1) 이전의 제0구간(T0) 동안, 시작신호(VST) 또는 이전단 게이트전압(VPRE)보다 빠른 제1캐리신호(CA1)에 의하여 제11박막트랜지스터(T11)가 턴-온 되고, N노드 전압(VN)이 고전위전압(VDD)이 된다. Specifically, as shown in FIG. 7A, during the zero period T0 before the first period TS1, the first carry signal CA1 which is earlier than the start signal VST or the previous single gate voltage VPRE The eleventh thin film transistor T11 is turned on and the N-node voltage VN becomes the high potential voltage VDD.

그리고, 제1구간(T1)의 제11구간(TS11) 동안, 시작신호(VST) 또는 이전단 게이트전압(VPRE)에 의하여 제1박막트랜지스터(T1)가 턴-온 되고, Q노드가 고전위전압(VDD)으로 충전되고, 이와 동시에 제15박막트랜지스터(T15)의 소스의 고전위전압(VDD) 인가에 따라 제15박막트랜지스터(T15)의 게이트인 N노드 전압(VN)이 고전위전압(VDD)보다 더 높은 하이레벨 전압으로 부스팅 된다. During the eleventh section TS11 of the first section T1, the first thin film transistor T1 is turned on by the start signal VST or the previous single gate voltage VPRE, At the same time, the N-node voltage VN, which is the gate of the fifteenth thin film transistor T15, is charged to the high-potential voltage (VDD) according to the high-potential voltage VDD of the source of the fifteenth thin- RTI ID = 0.0 > VDD. &Lt; / RTI >

이에 따라, 제12 및 제13박막트랜지스터(T12, T13)는 턴-온 되고, 고전위전압(VDD)이 Q노드에 인가된다.Thus, the twelfth and thirteenth thin film transistors T12 and T13 are turned on, and the high potential voltage VDD is applied to the Q node.

이후, 제1구간(T1)의 제12구간(TS12) 동안, 제1캐리신호(CA1)가 로우레벨이 되어 제11박막트랜지스터(T11)가 턴-오프 되더라도, N노드 전압(VN)은 고전위전압(VDD) 이상의 하이레벨 전압이므로, 제12 및 제13박막트랜지스터(T12, T13)는 턴-온 상태를 유지하고, 고전위전압(VDD)이 Q노드에 지속적으로 인가되어 Q노드의 방전을 보상한다. Then, during the twelfth section TS12 of the first section T1, even if the first carry signal CA1 becomes low level and the eleventh thin film transistor T11 is turned off, the N node voltage VN becomes the classical The twelfth and thirteenth thin film transistors T12 and T13 maintain the turn-on state and the high potential voltage VDD is continuously applied to the Q node, Lt; / RTI >

이때, 제13박막트랜지스터(T13)는, N노드의 고전위전압(VDD) 이상의 하이레벨 전압에 의하여 Q노드가 고전위전압(VDD) 이상으로 충전되는 것을 방지하고, 방전된 전하만큼 Q노드를 충전하는 역할을 한다. At this time, the thirteenth thin film transistor T13 prevents the Q node from being charged to a voltage higher than the high potential (VDD) by the high level voltage higher than the high potential (VDD) of the N node, It plays a role of charging.

이에 따라, 터치구간에 해당하는 제1구간(TS1) 동안 Q노드 전압(VQ)은 일정하게 유지되고, 제9박막트랜지스터(T9)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력되는 상태가 유지된다.Accordingly, the Q-node voltage VQ is kept constant during the first period TS1 corresponding to the touch period, and the ninth thin film transistor T9 is turned on. As a result, the low-level voltage of the clock CLK And the state of being output as the gate voltage VG is maintained.

그리고, 도 7b에 도시한 바와 같이, 터치구간이 종료한 후 제2구간(TS2) 동안, 최초로 공급되는 클럭(CLK)과 동일한 타이밍을 갖는 제2캐리신호(CA2)에 따라 제14 및 제16박막트랜지스터(T14, T16)가 턴-온 되고, N노드 전압(VN) 및 제13박막트랜지스터의 게이트의 전압은 저전위전압(VSS)이 된다. As shown in FIG. 7B, during the second period TS2 after the touch interval ends, the second carry signal CA2 having the same timing as that of the clock CLK supplied first, The thin film transistors T14 and T16 are turned on and the voltage of the N-node voltage VN and the voltage of the gate of the thirteenth thin film transistor become the low potential voltage VSS.

이에 따라, Q노드 전압(VQ)은, 제9박막트랜지스터(T9)의 드레인에 인가되는 하이레벨 전압의 클럭(CLK)에 의하여 고전위전압(VDD) 보다 더 높은 하이레벨 전압으로 부스팅 되고, 그 결과 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력된다. Thus, the Q-node voltage VQ is boosted to a high-level voltage higher than the high-potential voltage VDD by the clock CLK of the high-level voltage applied to the drain of the ninth thin-film transistor T9, And a high level voltage of the resultant clock CLK is output to the gate voltage VG.

그리고, 제3구간(TS3) 동안, Q노드 및 제9박막트랜지스터(T9)의 게이트에는 하이레벨 전압이 인가되어 제9박막트랜지스터(T9)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력된다.During the third period TS3, a high level voltage is applied to the gates of the Q node and the ninth thin film transistor T9, so that the ninth thin film transistor T9 is turned on. As a result, The level voltage is output to the gate voltage VG.

이후, Q노드 및 제9박막트랜지스터(T9)의 게이트에는 로우레벨 전압이 인가되어 제9박막트랜지스터(T9)가 턴-오프 되고, QB노드, 제3 및 제10박막트랜지스터(T3, T10)의 게이트에는 하이레벨 전압이 인가되어 제3 및 제10박막트랜지스터(T3, T10)가 턴-온 되고, 저전위전압(VSS)이 게이트전압(VG)으로 출력된다.
Thereafter, a low level voltage is applied to the gate of the Q node and the ninth thin film transistor T9 to turn off the ninth thin film transistor T9, and the potential of the QB node, the third and tenth thin film transistors T3 and T10 A high level voltage is applied to the gate and the third and tenth thin film transistors T3 and T10 are turned on and the low potential voltage VSS is outputted as the gate voltage VG.

이와 같이, 본 발명의 제1실시예에 따른 쉬프트레지스터의 각 스테이지(SRS)는, 클럭이 공급되지 않는 터치구간 동안, 제1캐리신호(CA1)에 따른 제11 내지 제13박막트랜지스터(T11 내지 T13)와 제15박막트랜지스터(T15)에 의하여 Q노드의 전하 방전을 보상함으로써, Q노드의 전압을 고전위전압(VDD) 수준으로 유지한다. 그리고, 터치구간 이후의 표시구간에서 제2캐리신호(CA2)에 따른 제14 및 제16박막트랜지스터(T14, T16)에 의하여 N노드의 전압이 저전위전압(VSS)이 되도록 함으로써, Q노드가 부스팅 되어 풀업 트랜지스터인 제9박막트랜지스터(T9)가 턴-온 되고 하이레벨의 클럭이 게이트전압(VG)으로 출력된다. 따라서, 터치구간에 의한 쉬프트레지스터 스테이지(SRS)의 출력파형의 왜곡이 방지되어 정상적인 게이트전압(VG)이 출력되고, 그 결과 영상의 표시품질이 개선된다.
As described above, in each stage SRS of the shift register according to the first embodiment of the present invention, during the touch period in which the clock is not supplied, the eleventh to thirteenth thin film transistors T11 to T13 according to the first carry signal CA1, T13 and the fifteenth thin film transistor T15 to compensate the charge discharge of the Q node, thereby maintaining the voltage of the Q node at the level of the high potential voltage VDD. The voltage of the N-node is set to the low-potential voltage (VSS) by the fourteenth and sixteenth thin-film transistors T14 and T16 according to the second carry signal CA2 in the display period after the touch period, The ninth thin film transistor T9 which is boosted and pulled up is turned on and a high level clock is outputted as the gate voltage VG. Therefore, the distortion of the output waveform of the shift register stage SRS due to the touch period is prevented, and the normal gate voltage VG is output. As a result, the display quality of the image is improved.

한편, 다른 실시예에서는 커패시터를 이용하여 N노드 전압(VN)을 부스팅 할 수 있는데, 이를 도면을 참조하여 설명한다. Meanwhile, in another embodiment, the N-node voltage VN can be boosted by using a capacitor, which will be described with reference to the drawings.

도 8은 본 발명의 제2실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 9a 및 도 9b는 본 발명의 제2실시예에 따른 쉬프트레지스터의 각종 신호에 대한 타이밍도로서, 제1실시예와 동일한 부분에 대한 설명은 생략한다. 9A and 9B are timing charts of various signals of the shift register according to the second embodiment of the present invention. FIG. 8 is a timing diagram of the shift register according to the second embodiment of the present invention. Description of the same parts as in the first embodiment will be omitted.

도 8에 도시한 바와 같이, 본 발명의 제2실시예에 따른 GIP 타입 터치표시장치의 게이트구동부의 쉬프트레지스터의 각 스테이지(SRS)는, 고전위전압(VDD), 홀수 고전위전압(VDD_O), 짝수 고전위전압(VDD_E), 저전위전압(VSS), 시작전압(VST), 다음단 게이트전압(VNEXT), 클럭(CLK), 제1 및 제2캐리신호(CA1, CA2)를 이용하여 터치표시패널에 제공되는 게이트전압(VG)를 생성하고, 이를 위하여 제1 내지 제14박막트랜지스터(T1 내지 T14)와 커패시터(C)를 포함한다. 8, each stage SRS of the shift register of the gate driver of the GIP type touch display device according to the second embodiment of the present invention includes a high-potential voltage VDD, an odd high-potential voltage VDD_O, , The even-numbered high-potential voltage VDD_E, the low-potential voltage VSS, the start voltage VST, the next-stage gate voltage VNEXT, the clock CLK and the first and second carry signals CA1 and CA2 And includes the first to fourteenth thin film transistors T1 to T14 and the capacitor C to generate the gate voltage VG provided to the touch display panel.

제1 내지 제10박막트랜지스터(T1 내지 T10)의 연결구성은 제1실시예와 동일하다. The connection structure of the first to tenth thin film transistors T1 to T10 is the same as that of the first embodiment.

제11박막트랜지스터(T11)의 게이트 및 드레인에는 각각 제1캐리신호(CA1) 및 고전위전압(VDD)이 인가되고, 소스는 제12박막트랜지스터(T12)의 게이트 및 커패시터(C)의 일단에 연결되어 N노드를 구성한다. The first carry signal CA1 and the high potential voltage VDD are applied to the gate and the drain of the eleventh thin film transistor T11 and the source thereof is connected to the gate of the twelfth thin film transistor T12 and one end of the capacitor C And the N nodes are connected.

제12박막트랜지스터(T12)의 드레인에는 고전위전압(VDD)이 인가되고, 게이트는 N노드에 연결되고, 소스는 제13박막트랜지스터(T13)의 게이트 및 드레인에 연결된다.The high-potential voltage VDD is applied to the drain of the twelfth thin-film transistor T12, the gate thereof is connected to the N-node, and the source thereof is connected to the gate and drain of the thirteenth thin-film transistor T13.

제13박막트랜지스터(T13)의 게이트 및 드레인은 제12박막트랜지스터(T12)의 소스에 연결되고, 소스는 Q노드에 연결된다.The gate and the drain of the thirteenth thin film transistor T13 are connected to the source of the twelfth thin film transistor T12, and the source is connected to the Q node.

제14박막트랜지스터(T14)의 게이트 및 소스에는 각각 제2캐리신호(CA2) 및 저전위전압(VSS)이 인가되고, 드레인은 N노드에 연결된다. The gate and the source of the fourteenth thin film transistor T14 are respectively supplied with the second carry signal CA2 and the low potential voltage VSS, and the drain thereof is connected to the N node.

커패시터(C)의 일단은 N노드에 연결되고, 타단은 Q노드에 연결된다.One end of the capacitor C is connected to the N-node, and the other end is connected to the Q-node.

그리고, 제9박막트랜지스터(T9)를 스위칭 하는 게이트전압인 Q노드 전압(VQ)은, 고전위전압(VDD), 저전위전압(VSS), 시작전압(VST), 다음단 출력전압(VNEXT)이 인가되는 제1 내지 제3박막트랜지스터(T1 내지 T3)와 고전위전압(VDD), 저전위전압(VSS), 제1 및 제2캐리신호(CA1, CA2)가 인가되는 제11 내지 제14박막트랜지스터(T11 내지 T14)와 커패시터(C)에 의하여 하이레벨 및 로우레벨을 교대로 갖고, 제10박막트랜지스터(T10)를 스위칭 하는 게이트전압인 QB노드 전압(VQB)은 홀수 고전위전압(VDD_O), 짝수 고전위전압(VDD_E), 저전위전압(VSS), 다음단 출력전압(VNEXT), 시작전압(VST)이 인가되는 제4 내지 제8박막트랜지스터(T4 내지 T8)에 의하여 하이레벨 및 로우레벨을 교대로 갖는다. The Q-node voltage VQ which is the gate voltage for switching the ninth thin-film transistor T9 is set to the high-potential voltage VDD, the low-potential voltage VSS, the start voltage VST, The first to third thin film transistors T1 to T3 to which the first to third thin film transistors T1 to T3 are applied and the first to fourth thin film transistors T1 to T3 to which the high potential voltage VDD, the low potential voltage VSS, The QB node voltage VQB, which is a gate voltage for switching the tenth TFT T10 alternately at high level and low level alternately by the thin film transistors T11 to T14 and the capacitor C, Level by the fourth to eighth thin film transistors T4 to T8 to which the even-numbered high-potential voltage VDD_E, the low-potential voltage VSS, the next-stage output voltage VNEXT and the start voltage VST are applied, And alternately has a low level.

특히, 클럭이 공급되지 않는 터치구간 동안, 제1캐리신호(CA1)에 따른 제11 내지 제13박막트랜지스터(T11 내지 T13)와 커패시터(C)에 의하여 Q노드의 전하 방전을 보상하고, 터치구간 이후의 표시구간에서 제2캐리신호(CA2)에 따른 제14박막트랜지스터(T14)에 의하여 Q노드의 부스팅이 가능하도록 함으로써, 쉬프트레지스터 스테이지(SRS)의 출력파형의 왜곡을 방지하고 영상의 표시품질을 개선할 수 있다.
Particularly, during the touch period in which the clock is not supplied, the charge discharge of the Q node is compensated by the 11th to 13th thin film transistors (T11 to T13) and the capacitor (C) according to the first carry signal (CA1) The Q node can be boosted by the fourteenth thin film transistor T14 according to the second carry signal CA2 in the subsequent display period to prevent distortion of the output waveform of the shift register stage SRS, Can be improved.

구체적으로, 도 9a에 도시한 바와 같이, 제1구간(TS1) 이전의 제0구간(T0) 동안, 시작신호(VST) 또는 이전단 게이트전압(VPRE)보다 빠른 제1캐리신호(CA1)에 의하여 제11박막트랜지스터(T11)가 턴-온 되고, N노드 전압(VN)이 고전위전압(VDD)이 된다. Specifically, as shown in FIG. 9A, during the zero period T0 before the first period TS1, the first carry signal CA1 which is earlier than the start signal VST or the previous single gate voltage VPRE The eleventh thin film transistor T11 is turned on and the N-node voltage VN becomes the high potential voltage VDD.

그리고, 제1구간(T1)의 제11구간(TS11) 동안, 시작신호(VST) 또는 이전단 게이트전압(VPRE)에 의하여 제1박막트랜지스터(T1)가 턴-온 되고, Q노드가 고전위전압(VDD)으로 충전되고, 이와 동시에 커패시터(C)의 타단의 고전위전압(VDD) 인가에 따라 커패시터(C)의 일단인 N노드 전압(VN)이 고전위전압(VDD)보다 더 높은 하이레벨 전압으로 부스팅 된다. During the eleventh section TS11 of the first section T1, the first thin film transistor T1 is turned on by the start signal VST or the previous single gate voltage VPRE, The N-node voltage VN at one end of the capacitor C becomes higher than the high voltage VDD by the application of the high-potential voltage VDD at the other end of the capacitor C, Boosted to the level voltage.

그리고, 도 9b에 도시한 바와 같이, 터치구간이 종료한 후 제2구간(TS2) 동안, 최초로 공급되는 클럭(CLK)과 동일한 타이밍을 갖는 제2캐리신호(CA2)에 따라 제14박막트랜지스터(T14)가 턴-온 되고, N노드 전압(VN)은 저전위전압(VSS)이 된다. 9B, in accordance with the second carry signal CA2 having the same timing as the clock CLK supplied first during the second section TS2 after the end of the touch period, the fourteenth thin film transistor T14 are turned on, and the N-node voltage VN becomes the low potential voltage VSS.

이와 같이, 본 발명의 제2실시예에 따른 쉬프트레지스터의 각 스테이지(SRS)는, 클럭이 공급되지 않는 터치구간 동안, 제1캐리신호(CA1)에 따른 제11 내지 제13박막트랜지스터(T11 내지 T13)와 커패시터(C)에 의하여 Q노드의 전하 방전을 보상함으로써, Q노드의 전압을 고전위전압(VDD) 수준으로 유지한다. 그리고, 터치구간 이후의 표시구간에서 제2캐리신호(CA2)에 따른 제14박막트랜지스터(T14)에 의하여 N노드의 전압이 저전위전압(VSS)이 되도록 함으로써, Q노드가 부스팅 되어 풀업 트랜지스터인 제9박막트랜지스터(T9)가 턴-온 되고 하이레벨의 클럭이 게이트전압(VG)으로 출력된다. 따라서, 터치구간에 의한 쉬프트레지스터 스테이지(SRS)의 출력파형의 왜곡이 방지되어 정상적인 게이트전압(VG)이 출력되고, 그 결과 영상의 표시품질이 개선된다.
As described above, in each stage SRS of the shift register according to the second embodiment of the present invention, during the touch period in which the clock is not supplied, the eleventh to thirteenth thin film transistors T11 to T13 according to the first carry signal CA1, T13 and the capacitor C to compensate the charge discharge of the Q node to maintain the voltage of the Q node at the level of the high potential voltage VDD. The voltage of the N-node is set to the low potential VSS by the fourteenth thin film transistor T14 according to the second carry signal CA2 in the display period after the touch period so that the Q- The ninth thin film transistor T9 is turned on and a high-level clock is output as the gate voltage VG. Therefore, the distortion of the output waveform of the shift register stage SRS due to the touch period is prevented, and the normal gate voltage VG is output. As a result, the display quality of the image is improved.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It can be understood that

110: GIP 타입 터치표시장치 120: 터치표시구동부
130: 게이트구동부 140: 표시패널
SR: 쉬프트레지스터 SRS: 쉬프트레지스터 스테이지110: GIP type touch display device 120: Touch display drive part
130: gate driver 140: display panel
SR: Shift register SRS: Shift register stage

Claims

The gate voltage is sequentially output using the high potential voltage, the odd high potential voltage, the even high potential voltage, the low potential voltage, the start voltage, the previous one gate voltage, the next one gate voltage, the clock, and the first and second carry signals And a shift register including a plurality of stages connected in a dependent manner,
Wherein each of the plurality of stages includes:
A first thin film transistor that is switched according to the voltage of the Q node and transfers the clock to an output terminal;
A second thin film transistor that is switched according to the voltage of the QB node and transfers the low potential voltage to the output terminal;
A third thin film transistor that is switched according to the first carry signal and transfers the high potential voltage to the N node;
A fourth thin film transistor which is switched according to the voltage of the N node and transfers the high potential voltage to the Q node;
A fifth thin film transistor which is switched according to the second carry signal and transfers the low potential voltage to the N node,
And a gate driver.

The method according to claim 1,
Wherein the first carry signal has a timing earlier than the start voltage or the previous one gate voltage,
And the second carry signal has the same timing as the clock supplied first after the end of the touch interval.

3. The method of claim 2,
Wherein each of the plurality of stages includes:
A sixth thin film transistor having a source and a drain connected to the Q node and a gate connected to the N node;
A seventh thin film transistor that is switched according to a voltage of a source of the fourth thin film transistor and transfers the high potential voltage to the Q node;
An eighth thin film transistor which is switched according to the second carry signal and transfers the low potential voltage to the gate of the seventh thin film transistor,
And a gate driver.

The method of claim 3,
Wherein each of the plurality of stages includes:
A ninth thin film transistor that is switched according to the start voltage or the first end gate voltage and transfers the high potential voltage to the Q node;
A tenth thin film transistor which is switched according to the next-stage gate voltage and transfers the low potential voltage to the Q node;
An eleventh thin film transistor which is switched to the voltage of the QB node and transfers the low potential voltage to the Q node;
A twelfth thin film transistor which is switched according to the next-stage gate voltage and transfers the odd high potential voltage to the QB node;
A thirteenth thin film transistor switched according to the odd high voltage and transmitting the odd high voltage to the QB node;
A 14th thin film transistor which is switched according to the even higher high potential voltage and transfers the low potential voltage to the QB node;
A fifteenth thin film transistor switched according to the voltage of the Q node and transmitting the low potential voltage to the QB node;
A 16th thin film transistor which is switched according to the start voltage or the previous single gate voltage and transfers the low potential voltage to the QB node,
And a gate driver.

3. The method of claim 2,
Wherein each of the plurality of stages includes:
A capacitor connected between the N node and the Q node;
A sixth thin film transistor that is switched according to a voltage of a source of the fourth thin film transistor and transfers the high potential voltage to the Q node,
And a gate driver.

6. The method of claim 5,
Wherein each of the plurality of stages includes:
A seventh thin film transistor that is switched according to the start voltage or the first end gate voltage and transfers the high potential voltage to the Q node;
An eighth thin film transistor that is switched according to the next-stage gate voltage and transfers the low potential voltage to the Q node;
A ninth thin film transistor that is switched to the voltage of the QB node and transfers the low potential voltage to the Q node;
A tenth thin film transistor that is switched according to the next-stage gate voltage and transfers the odd high-potential voltage to the QB node;
An eleventh thin film transistor switched according to the odd high voltage and transmitting the odd high voltage to the QB node;
A twelfth thin film transistor that is switched according to the even higher high potential voltage and transfers the low potential voltage to the QB node;
A thirteenth thin film transistor which is switched according to the voltage of the Q node and transfers the low potential voltage to the QB node;
A fourth thin film transistor that is switched according to the start voltage or the first end gate voltage and transfers the low potential voltage to the QB node,
And a gate driver.

A touch display driver for generating a gate control signal, a data voltage, a touch driving signal, and receiving a touch sensing signal;
A gate driver for generating a gate voltage using the gate control signal;
A display panel for displaying an image using the gate voltage and the data voltage during a display period, receiving the touch driving signal during a touch interval between the display periods, and transmitting the touch sensing signal,
/ RTI >
The gate driving unit may control the gate voltage of the gate driving unit based on a high voltage, an odd high voltage, an even high voltage, a low voltage, a start voltage, a preliminary gate voltage, a next gate voltage, And a shift register including a plurality of stages connected in a dependent manner,
Wherein each of the plurality of stages includes:
A first thin film transistor that is switched according to the voltage of the Q node and transfers the clock to an output terminal;
A second thin film transistor that is switched according to the voltage of the QB node and transfers the low potential voltage to the output terminal;
A third thin film transistor that is switched according to the first carry signal and transfers the high potential voltage to the N node;
A fourth thin film transistor which is switched according to the voltage of the N node and transfers the high potential voltage to the Q node;
A fifth thin film transistor which is switched according to the second carry signal and transfers the low potential voltage to the N node,
And a touch panel.

8. The method of claim 7,
Wherein the first carry signal has a timing earlier than the start voltage or the previous one gate voltage,
And the second carry signal has the same timing as the clock supplied first after the end of the touch interval.