KR20230086553A - 테스트 결과를 출력하는 메모리 장치 - Google Patents

Abstract

테스트 결과를 출력하는 메모리 장치가 개시된다. 메모리 장치는 메모리 셀 어레이 및 리페어 동작을 수행하여 메모리 장치 외부로 더티 신호를 출력하는 리페어 회로를 포함한다. 리페어 회로는 제1 불량 메모리 셀의 제1 불량 어드레스에 대하여 리페어 동작을 수행하고, 리페어 동작에 따른 제1 불량 어드레스의 제1 리던던시 어드레스로의 제1 리던던시 맵핑을 저장하고, 제2 불량 메모리 셀의 제2 불량 어드레스가 제1 불량 어드레스와 매칭되면 제1 리던던시 맵핑을 취소하고 제1 불량 어드레스가 리던던시 메모리 셀들의 제1 리던던시 어드레스와 다른 제2 리던던시 어드레스로 제2 리던던시 맵핑되게 지시하도록 구성되는 더티 신호를 출력한다.

Description

테스트 결과를 출력하는 메모리 장치 {Memory device for outputting test results}

본 발명은 반도체 장치들에 관한 것으로서, 더욱 상세하게는 테스트 비용을 줄이기 위하여 저성능 테스트 장비로 수행된 패키지 테스트 결과를 저성능 테스트 장비로 출력하는 메모리 장치 및 메모리 장치의 테스트 방법에 관한 것이다.

반도체 칩은 반도체 제조 공정을 통해 만들어지고, 이후 웨이퍼, 다이 또는 패키지 상태에서 테스트 장비에 의해 테스트된다. 테스트를 통해 불량 부분 또는 불량 칩을 선별하고, 일부 메모리 셀이 불량일 경우 리페어 동작을 수행하여 반도체 칩을 구제한다. DRAM(Dynamic Random Access Memory)과 같은 반도체 칩은 미세 공정화가 계속됨에 따라 제조 공정 상에 에러 발생 가능성이 증가하고 있다. 또한, 초기 테스트 단계에서 검출되지 못했더라도 칩 동작 중에 에러가 발생할 수 있다.

대용량 데이터의 안정적이고 빠른 실시간 처리를 위해서 고용량을 갖는 DRAM에 대한 요구가 증가한다. 그런데, DRAM의 성능 품질이 시간에 따라 변경될 수 있다. 메모리 시스템은 DRAM에 대하여 RAS(Reliability Availability Serviceability, 안정성, 가용성 및 유지보수 편의성) 기능들을 기대할 수 있다. 이에 따라, 어떤 DRAM은 메모리 셀 어레이(Memory Cell Array: MCA)에 대한 테스트 동작 및 리페어 동작을 수행하는 빌트-인 셀프 테스트(Built-In Self Test: BIST) 회로를 포함할 수 있다. BIST 회로는 MCA 내 불량 셀을 검출하기 위한 테스트 패턴들을 제공하는 테스트 패턴 발생(Test Pattern Generation: TPG) 회로, MCA의 불량 메모리 셀이 리던던시 메모리 셀로 리페어되도록 제어하는 빌트-인 셀프 리페어(Built-In Self Repair: BISR) 회로 및/또는 빌트-인 리던던시 분석(Built-In Redundancy Analysis: BIRA) 회로 등을 포함할 수 있다. 이러한 BIST 회로는 하드웨어 구성이 복잡하고 DRAM 칩 면적을 크게 차지하기 때문에, 어떤 DRAM은 이러한 기능(facility)을 제공하지 않을 수 있다.

한편, DRAM의 테스트 과정은 웨이퍼 상태의 칩들을 테스트하는 EDS(Electrical Die Sorting) 테스트, EDS 테스트에서 양품으로 판정 받은 칩이 조립 공정을 거쳐 패키징된 후 수행되는 패키지 테스트, 양품의 패키징된 메모리 칩이 모듈로 구성된 후 수행되는 모듈 테스트, 및 양품의 모듈을 보드(board) 상에 실장한 후 수행되는 실장 테스트를 진행할 수 있다. 테스트 단계별 불량 유무에 따라 메모리 칩에 대한 패스(Pass) 및 페일(Fail)이 결정된다. 일반적인 테스트 방식은, 양품의 제품을 확보하기 위해 각 단계별 패스 시료를 최종 모듈/실장 테스트까지 진행하고, 최종 패스 시료를 양품으로 패스 처리하고, 각 단계별 불량 시료를 페일로 처리하고 있다.

EDS 테스트에 사용되는 테스트 장비는 메모리 셀 불량 여부 및 리페어 가능 여부를 초기에 판별하기 위하여 고가의 고성능 테스트 장비를 포함할 수 있다. 패키지 테스트에 사용되는 테스트 장비는 패키징된 DRAM 칩의 DC 파라미터 테스트, 다이나믹 기능 테스트, 디바이스 소트(device sort) 검증 테스트, 저전력 테스트 등을 수행할 수 있는데, EDS 테스트 장비에 비해 상대적으로 또는 때때로 저가의 저성능 테스트 장비를 포함할 수 있다. 패키지 테스트에서 페일되면 DRAM 칩은 포스트 패키지 리페어(PPR)를 수행할 수 있다. PPR 후 페일되면 DRAM 칩은 불량품으로 처리될 수 있다.

BIST 회로를 포함하지 않는 DRAM 칩이 저성능 테스트 장비에 의한 패키지 테스트에서 PPR 후 페일되더라도, 이를 리페어할 수 있다면, 생산성을 높이는 것이 가능할 것이다.

본 발명의 목적은 생산성 향상을 위하여 리페어 동작 후의 테스트 결과를 테스트 장비로 출력하는 메모리 장치 및 메모리 장치의 테스트 방법을 제공하는 데 있다.

본 발명의 실시예들에 따른 메모리 장치는, 복수의 로우들 및 복수의 칼럼들이 교차하는 지점에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이는 상기 복수의 메모리 셀들 중 불량 메모리 셀을 리페어하기 위한 리던던시 메모리 셀들을 포함하고; 및 상기 불량 메모리 셀에 대한 리페어 동작을 수행한 후에 상기 메모리 셀 어레이에 대한 메모리 테스트 동작을 수행하고, 상기 메모리 테스트 동작의 결과로 얻어지는 리페어된 리던던시 메모리 셀에 불량이 발생하였음을 알리는 제1 신호를 상기 메모리 장치 외부로 출력하는 리페어 회로를 포함한다.

본 발명의 실시예들에 따른 메모리 장치는, 복수의 로우들 및 복수의 칼럼들이 교차하는 지점에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이는 상기 복수의 메모리 셀들 중 불량 메모리 셀을 리페어하기 위한 리던던시 메모리 셀들을 포함하고; 및 상기 불량 메모리 셀에 대한 리페어 동작을 수행하여 상기 메모리 장치 외부로 더티 신호를 출력하는 리페어 회로를 포함하고, 상기 리페어 회로는 상기 복수의 메모리 셀들 중 제1 불량 메모리 셀의 제1 불량 어드레스 대신에 상기 리던던시 메모리 셀들의 제1 리던던시 어드레스가 선택되도록 하는 리페어 동작을 수행하고, 상기 리페어 동작에 따른 상기 제1 불량 어드레스의 상기 제1 리던던시 어드레스로의 제1 리던던시 맵핑을 저장하고, 상기 복수의 메모리 셀들 중 제2 불량 메모리 셀의 제2 불량 어드레스가 상기 제1 불량 어드레스와 매칭되면 상기 제1 리던던시 맵핑을 취소하고 상기 제1 불량 어드레스가 상기 리던던시 메모리 셀들의 상기 제1 리던던시 어드레스와 다른 제2 리던던시 어드레스로 제2 리던던시 맵핑되도록 지시하도록 구성되는 상기 더티 신호를 출력한다.

본 발명의 실시예들에 따른 메모리 장치는, 복수의 로우들 및 복수의 칼럼들이 교차하는 지점에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이는 상기 복수의 메모리 셀들 중 불량 메모리 셀을 리페어하기 위한 리던던시 메모리 셀들을 포함하고; 및 상기 불량 메모리 셀에 대한 리페어 동작을 수행하여 상기 메모리 장치 외부로 더티 신호를 출력하는 리페어 회로를 포함하고, 상기 리페어 회로는 상기 복수의 메모리 셀들 중 제1 불량 메모리 셀의 제1 불량 어드레스 대신에 상기 리던던시 메모리 셀들의 제1 리던던시 어드레스가 선택되도록 하는 리페어 동작을 수행하고, 상기 리페어 동작에 따른 상기 제1 불량 어드레스의 상기 제1 리던던시 어드레스로의 제1 리던던시 맵핑을 저장하고, 상기 복수의 메모리 셀들 중 제2 불량 메모리 셀의 제2 불량 어드레스의 제2 리던던시 어드레스로의 제2 리던던시 맵핑이 저장될 공간이 부족함을 나타내는 상기 오버플로우 플래그 신호를 출력한다.

본 발명의 실시예들에 따른 복수의 메모리 셀들 및 리던던시 메모리 셀들을 포함하는 메모리 장치의 테스트 방법은, 상기 복수의 메모리 셀들 중 제1 불량 메모리 셀에 대한 제1 리페어 동작을 수행하는 단계, 상기 제1 리페어 동작은 상기 제1 불량 메모리 셀의 제1 불량 어드레스 대신에 상기 리던던시 메모리 셀들의 제1 리던던시 어드레스가 선택되도록 구성되고; 상기 제1 리페어 동작에 따른 상기 제1 불량 어드레스의 상기 제1 리던던시 어드레스로의 제1 리던던시 맵핑을 저장하는 단계; 상기 복수의 메모리 셀들 중 제2 불량 메모리 셀의 제2 불량 어드레스를 상기 제1 불량 어드레스와 비교하는 단계; 비교 결과, 상기 제2 불량 어드레스가 상기 제1 불량 어드레스와 매칭되면 상기 제1 리던던시 맵핑을 취소하는 단계; 상기 제1 불량 어드레스가 상기 리던던시 메모리 셀들의 상기 제1 리던던시 어드레스와 다른 제2 리던던시 어드레스로 제2 리던던시 맵핑되게 지시하도록 구성되는 더티 신호를 생성하는 단계; 및 상기 더티 신호를 상기 메모리 장치 외부의 테스트 호스트로 출력하는 단계를 포함한다.

본 발명에 따른 메모리 장치는 패키지 테스트의 포스트 패키지 리페어(PPR) 후의 테스트 결과를 테스트 호스트로 출력하고 테스트 호스트가 테스트 결과를 참조하여 메모리 장치를 다시 리페어함에 따라, 생산성을 향상시킨다.

도 1은 본 발명의 실시예들에 따른 메모리 장치를 테스트하는 테스트 시스템을 개념적으로 나타내는 도면이다.
도 2 및 도 3은 도 1의 리페어 회로에 의한 PPR 동작을 설명하는 도면들이다.
도 4는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블록 다이어그램이다.
도 5는 도 4의 페일 어드레스 메모리(FAM)를 설명하는 도면이다.
도 6 내지 도 8은 도 4의 리페어 어드레스 저장 회로를 설명하는 도면들이다.
도 9는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블록 다이어그램이다.
도 10은 본 발명의 실시예들에 따른 메모리 장치의 테스트 동작을 설명하는 플로우 다이어그램이다.
도 11은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록 다이어그램이다.

도 1은 본 발명의 실시예들에 따른 메모리 장치를 테스트하는 테스트 시스템을 개념적으로 나타내는 도면이다. 도 2 및 도 3은 도 1의 리페어 회로(124)에 의한 PPR 동작을 설명하는 도면들이다.

도 1을 참조하면, 테스트 시스템(100)에서 테스트 장비(110)가 메모리 장치(120)를 테스트하는 방법을 보여준다. 테스트 장비(110)는 더트(DUT(Device Under Test))인 메모리 장치(120)를 테스트하는 테스트 호스트(112)를 포함할 수 있다. 테스트 호스트(112)는 메모리 장치(120)에 대한 테스트 동작을 수행하도록 하드웨어, 소프트웨어, 펌웨어를 제어하는 중앙 처리 장치(114)를 포함할 수 있다. 테스트 호스트(112)는 중앙 처리 장치(114)의 테스트 신호를 메모리 장치(120)로 전송하거나 메모리 장치(120)의 테스트 신호에 대한 수행 결과 값을 중앙 처리 장치(114)로 전송할 수 있다.

테스트 호스트(112)는 테스트 프로그램으로 구현될 수 있다. 테스트 프로그램은 테스트 동작을 수행하기 위한 테스트 알고리즘 또는 패턴을 포함할 수 있다. 예를 들어, 테스트 호스트(112)는 더트(DUT)의 저장 영역, 즉 메모리 장치(120)의 메모리 셀 어레이(122)에 특정 데이터를 저장한 후, 이를 읽은 후에 읽혀진 데이터가 특정 데이터와 동일한지 여부에 따라 테스트 동작의 패스/페일을 판정할 수 있다. 테스트 호스트(112)는 메모리 장치(120)에 대해 다양한 구동 조건에서 전압/전류/주파수의 변화를 측정하여 변화의 범위가 허용 범위인지 테스트할 수 있다.

메모리 장치(120)는 DRAM으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예시적으로, 메모리 장치(120)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등에 해당할 수 있다. 또는, 메모리 장치(120)는 SDRAM(Static DRAM), 고대역폭 메모리(high bandwidth memory, HBM) 또는 프로세서-인-메모리(Processor In Memory: PIM)로 구현될 수도 있다.

실시예에 따라, 메모리 장치(120)는 불휘발성 메모리 장치로 구현될 수도 있을 것이다. 예시적으로, 메모리 장치(120)는 플래시 메모리 또는 PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 등의 저항성 메모리로 구현될 수 있다.

테스트 호스트(112)는 채널(130)을 통해 메모리 장치(120)를 테스트할 수 있다. 채널(130)은 테스트 호스트(112)와 메모리 장치(120)를 물리적으로 또는 전기적으로 연결하는 버스를 포함할 수 있다. 예를 들어, 클록(CK)은 클록 버스를 통해 메모리 장치(120)에 의해 수신되고, 커맨드 및 어드레스(CA)는 커맨드/어드레스 버스를 통해 메모리 장치(120)에 의해 수신되고, 데이터(DQ)는 데이터 버스를 통해 테스트 호스트(112)와 메모리 장치(120) 사이에 제공된다. 도면의 간결성을 위하여, 테스트 호스트(112)와 메모리 장치(120) 사이에 하나의 신호 라인을 통하여 신호가 전송되는 것으로 도시하고 있으나, 실제로 각각의 버스는 신호가 제공되는 하나 이상의 신호 라인을 포함할 수 있다.

테스트 호스트(112)는 메모리 동작을 테스트하기 위해 메모리 장치(120)에 커맨드를 제공할 수 있다. 메모리 커맨드의 비제한적인 예는 다양한 동작의 타이밍을 제어하기 위한 타이밍 커맨드, 메모리를 억세스하기 위한 억세스 커맨드, 예컨대, 독출 동작을 수행하기 위한 독출 커맨드 및 기입 동작을 수행하기 위한 기입 커맨드, 모드 레지스터 기입 및 독출 동작 수행을 위한 모드 레지스터 기입 및 독출 커맨드, 포스트 패키지 리페어(PPR) 커맨드 등을 포함할 수 있다.

테스트 시에, 테스트 호스트(112)에 의해 메모리 장치(120)로 기입 커맨드 및 관련 어드레스가 제공될 때, 메모리 장치(120)는 기입 커맨드 및 관련 어드레스를 수신하고, 기입 동작을 수행하여 테스트 호스트(112)로부터 기입 데이터를 관련 어드레스에 대응하는 메모리 위치에 기입할 수 있다. 기입 데이터는 기입 커맨드의 수신과 관련한 타이밍에 따라 테스트 호스트(112)에 의해 메모리 장치(120)로 제공된다. 예를 들어, 타이밍은 테스트 호스트(112)에 의해 메모리 장치(120)로 기입 데이터가 제공될 때, 기입 커맨드 이후의 클록 사이클 수를 나타내는 기입 레이턴시(WL) 값에 기초할 수 있다. WL 값은 테스트 호스트(112)에 의해 메모리 장치(120)의 모드 레지스터 세트(MRS)에 프로그래밍될 수 있다. 알려진 바와 같이, 메모리 장치(120)의 MRS는 다양한 동작 모드 설정을 위한 및/또는 메모리 동작을 위한 특징 선택을 위한 정보로 프로그래밍될 수 있다.

테스트 시에, 테스트 호스트(112)에 의해 메모리 장치(120)로 독출 커맨드 및 관련 어드레스가 제공될 때, 메모리 장치(120)는 독출 커맨드 및 관련 어드레스를 수신하고, 독출 동작을 수행하여 관련 어드레스에 대응하는 메모리 위치로부터 독출 데이터를 출력할 수 있다. 독출 데이터는 독출 커맨드의 수신과 관련한 타이밍에 따라 메모리 장치(120)에 의해 테스트 호스트(112)에 제공될 수 있다. 예를 들어, 타이밍은 독출 데이터가 메모리 장치(120)에 의해 테스트 호스트(112)로 제공될 때, 독출 커맨드 이후의 클록 사이클 수를 나타내는 독출 레이턴시(RL) 값에 기초할 수 있다. RL 값은 테스트 호스트(112)에 의해 메모리 장치(120)에 설정될 수 있다. 예를 들어, RL 값은 메모리 장치(120)의 MRS에 프로그래밍될 수 있다.

테스트 호스트(112)는 PPR 커맨드 및 불량 어드레스를 메모리 장치(120)에 제공할 수 있다. PPR 커맨드는 메모리 장치(120)가 패키지된 이후에 검출된 불량 어드레스를 메모리 장치(120) 내 비휘발성 메모리(예, 퓨즈 어레이)에 저장하고, 불량 어드레스에 대한 리페어 동작이 수행되도록 지시하는 커맨드이다. 메모리 장치(120)는 PPR 커맨드에 응답하여 불량 어드레스에 의해 선택되는 불량 워드라인을 리던던시 워드라인으로 대체하거나, 불량 어드레스에 의해 선택되는 불량 비트라인을 리던던시 비트라인으로 대체하도록 PPR 동작을 수행할 수 있다.

메모리 장치(120)는 메모리 셀 어레이(122) 및 리페어 회로(124)를 포함할 수 있다. 메모리 셀 어레이(122)는 복수의 로우들과 복수의 칼럼들, 그리고 로우들과 칼럼들이 교차하는 지점에 형성되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(122)의 메모리 셀은 휘발성 메모리 셀, 예컨대, DRAM 셀일 수 있다. 또한, 메모리 셀 어레이(122)는 메모리 셀에 결함(defect) 또는 불량이 발생하는 경우 불량 메모리 셀을 리페어하기 위한 리던던시 메모리 셀들이 연결되는 리던던시 로우들 및/또는 리던던시 칼럼들을 포함할 수 있다.

리페어 회로(124)는 메모리 셀 어레이(122)에서 검출된 불량 메모리 셀들을 리던던시 메모리 셀들로 리페어하도록 구성될 수 있다. 리페어 회로(124)는 메모리 장치(120)의 반도체 제조 공정 후 EDS 테스트를 통해 검출되는 불량 셀들을 리페어를 수행할 수 있다. 또한, 리페어 회로(124)는 메모리 장치(120)의 패키지/모듈/실장 테스트 중 발생되는 불량 메모리 셀들을 리던던시 메모리 셀들로 리페어하는 PPR 동작을 수행할 수 있다.

리페어 회로(124)는 PPR 동작을 수행하여, 도 2 및 도 3에 도시된 바와 같이, 불량 로우 어드레스(FRA) 및/또는 불량 칼럼 어드레스(FCA) 각각을 리던던시 로우 어드레스(RRA) 및/또는 리던던시 칼럼 어드레스(RCA)로 대체할 수 있다. 도 2에서, 리페어 회로(124)는 불량 메모리 셀과 관련된 불량 로우 어드레스(FRA)를 리던던시 로우 어드레스(RRA)로 리페어할 수 있다. 메모리 셀 어레이(122)는 노멀 셀 어레이(NMCA)와 리던던시 셀 어레이(RMCA)를 포함할 수 있다. 노멀 셀 어레이(NMCA)는 워드라인들과 비트라인들에 연결되는 메모리 셀들을 포함하고, 리던던시 셀 어레이(RMCA)는 리던던시 워드라인들 및/또는 리던던시 비트라인들에 연결되는 메모리 셀들을 포함할 수 있다. 리페어 회로(124)는 불량 로우 어드레스(FRA)를 리페어하는 리던던시 자원들이 서로 중복되지 않도록 리던던시 로우 어드레스(RRA)를 결정하는 로우 리페어부(210)를 포함할 수 있다. 실시예에 따라, 로우 리페어부(210)는 불량 로우 어드레스(FRA)를 리페어하는 리던던시 메모리 셀 어레이(RMCA)의 리던던시 로우 어드레스(RRA)를 순차적으로 설정하거나 랜덤하게 설정할 수 있다.

로우 리페어부(210)는 불량 로우 어드레스(FRA) 대신에 리던던시 로우 어드레스(RRA)가 선택되도록 로우 리페어 동작을 수행할 수 있다. 메모리 장치(120)로 인가되는 억세스 로우 어드레스가 노멀 셀 어레이(NMCA)의 불량 로우 어드레스(FRA)를 지정하는 경우, 리던던시 셀 어레이(RMCA)의 리던던시 로우 어드레스(RRA)에 해당하는 리던던시 메모리 셀들이 선택된다. 로우 리페어부(210)는 불량 로우 어드레스(FRA)에 대응하는 워드라인이 비활성화 되도록 하고, 대신에 리던던시 로우 어드레스(RRA)에 대응하는 리던던시 워드라인을 활성화시킨다. 이에 따라, 불량 로우 어드레스(FRA)에 해당하는 메모리 셀들 대신에 리던던시 로우 어드레스(RRA)에 해당하는 리던던시 메모리 셀들이 선택된다.

도 3에서, 리페어 회로(124)는 불량 칼럼 어드레스(FCA) 대신에 리던던시 칼럼 어드레스(RCA)가 선택되도록 칼럼 리페어 동작을 수행할 수 있다. 리페어 회로(124)는 불량 칼럼 어드레스(FCA)를 리페어하는 리던던시 자원들이 서로 중복되지 않도록 리던던시 칼럼 어드레스(RCA)를 결정하는 칼럼 리페어부(220)를 포함할 수 있다. 실시예에 따라, 칼럼 리페어부(220)는 불량 칼럼 어드레스(FCA)를 리페어하는 리던던시 메모리 셀 어레이(RMCA)의 리던던시 칼럼 어드레스(RCA)를 순차적으로 설정하거나 랜덤하게 설정할 수 있다.

칼럼 리페어부(220)는 불량 칼럼 어드레스(FCA) 대신에 리던던시 칼럼 어드레스(RCA)가 선택되도록 리페어 동작을 수행할 수 있다. 메모리 장치(120)로 인가되는 억세스 칼럼 어드레스가 노멀 셀 어레이(NMCA)의 불량 칼럼 어드레스(FCA)를 지정하는 경우, 리던던시 셀 어레이(RMCA)의 리던던시 칼럼 어드레스(RCA)에 해당하는 리던던시 셀들이 선택된다. 칼럼 리페어부(220)는 불량 칼럼 어드레스(FCA)에 대응하는 비트라인이 선택되지 않도록 하고, 대신에 리던던시 칼럼 어드레스(RCA)에 대응하는 리던던시 비트라인을 선택한다. 이에 따라, 불량 칼럼 어드레스(FCA)에 해당하는 메모리 셀들 대신에 리던던시 칼럼 어드레스(RCA)에 해당하는 리던던시 셀들이 선택된다.

리페어 회로(124)는 PPR 동작을 수행하고 불량 어드레스(예, 불량 로우 어드레스(FRA) 및/또는 불량 칼럼 어드레스(FCA))를 리던던시 어드레스(예, 리던던시 로우 어드레스(RRA) 및/또는 리던던시 칼럼 어드레스(RCA))로 대체하였음을 나타내는 리던던시 맵핑 정보를 저장할 수 있다.

리페어 회로(124)는 메모리 셀 어레이(122)에서 검출된 제1 불량 메모리 셀의 제1 불량 어드레스 대신에 리던던시 메모리 셀들의 제1 리던던시 어드레스가 선택되도록 제1 PPR 동작을 수행할 수 있다. 리페어 회로(124)는 제1 PPR 동작에 따른 제1 불량 어드레스의 제1 리던던시 어드레스로의 제1 리던던시 맵핑을 저장할 수 있다. 리페어 회로(124)는 메모리 셀 어레이(122)에서 검출된 제2 불량 메모리 셀의 제2 불량 어드레스를 제1 불량 어드레스와 비교할 수 있다. 비교 결과, 제2 불량 어드레스가 매칭되면, 리페어 회로(124)는 제1 리던던시 맵핑을 취소하고 제1 불량 어드레스가 리던던시 메모리 셀들의 제1 리던던시 어드레스와 다른 제2 리던던시 어드레스로 제2 리던던시 맵핑되게 지시하도록 구성되는 더티 신호(DIRTY, 도 4)를 생성할 수 있다. 리페어 회로(124)는 제2 불량 메모리 셀의 제2 불량 어드레스의 제2 리던던시 어드레스로의 제2 리던던시 맵핑이 저장될 공간이 부족함을 나타내는 오버플로우 플래그 신호(OVF, 도 4)를 생성할 수 있다. 리페어 회로(124)는 제1 및 제2 불량 어드레스 각각이 제1 리던던시 어드레스 및 제2 리던던시 어드레스로 PPR 되도록 하는 리페어 동작 조건들을 저장할 수 있다. 실시예에 따라, 리페어 회로(124)는 리던던시 메모리 셀 어레이(RMCA)의 제1 리던던시 어드레스 및 제2 리던던시 어드레스를 순차적으로 설정할 수 있다. 다른 실시예에 따라, 리페어 회로(124)는 리던던시 메모리 셀 어레이(RMCA)의 제1 리던던시 어드레스 및 제2 리던던시 어드레스를 중복되지 않게 랜덤하게 설정할 수 있다.

테스트 결과 출력 회로(126)는 리페어 회로(124)에서 제공되는 제1 및 제2 불량 어드레스 각각에 대응하는 더티 신호(DIRTY)을 메모리 장치(120)의 데이터(DQ) 라인을 통하여 테스트 호스트(112)로 출력할 수 있다. 또한, 테스트 결과 출력 회로(126)는 오버플로우 플래그 신호(OVF)를 하는 데이터(DQ) 라인을 통하여 테스트 호스트(112)로 출력할 수 있다. 테스트 호스트(112)는 더티 신호(DIRTY)를 참조하여 메모리 장치(120)의 제2 PPR 동작을 수행할 수 있다. 테스트 호스트(112)는 오버플로우 플래그 신호(OVF)를 참조하여 메모리 장치(120)에 새로운 불량 어드레스가 발생되면 메모리 장치(120)를 불량 처리할 수 있다.

도 4는 본 발명의 실시예들에 따른 메모리 장치(120)를 설명하는 블록 다이어그램이다. 도 5는 도 4의 페일 어드레스 메모리(FAM, 410)을 설명하는 도면이다. 도 6 내지 도 8은 도 4의 리페어 어드레스 저장 회로(420)를 설명하는 도면들이다.

도 1 내지 도 3과 연계하여 도 4를 참조하면, 메모리 장치(120)는 메모리 셀 어레이(122), 제어 회로(402) 및 리페어 회로(124)를 포함할 수 있다. 도 4에 도시되지는 않았으나, 메모리 장치(120)는 로우 디코더, 워드라인 드라이버, 칼럼 디코더, 읽기/쓰기 회로, 클록 회로, 어드레스 버퍼, MRS, 입/출력 회로 등을 더 포함할 수 있다. 도 4에 도시된 예시적인 메모리 장치(120)의 구성은 본 개시 내용에 대한 제한을 나타내거나 암시하지 않는다.

메모리 셀 어레이(122)는 제1 내지 제4 뱅크(BANK1~BANK4)를 포함할 수 있다. 제1 내지 제4 뱅크(BANK1~BANK4) 각각에 대응하여 로우 디코더 및 칼럼 디코더가 배치되고, 뱅크 어드레스에 상응하는 뱅크와 연결된 로우 디코더 및 칼럼 디코더가 활성화될 수 있다. 제1 내지 제4 뱅크(BANK1~BANK4) 각각은 로우들 및 칼럼들로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들과 리던던시 로우들 및/또는 리던던시 칼럼들에 연결되는 리던던시 메모리 셀들을 포함할 수 있다.

제어 회로(402)는 채널(130)의 커맨드/어드레스(CA) 버스를 통해 커맨드를 수신하고 커맨드에 상응하는 제어 신호들을 생성할 수 있다. 제어 회로(402)에 의한 메모리 장치(120)의 동작 타이밍으로 메모리 동작이 수행될 수 있다. 제어 회로(402)는 패키지 테스트 시 테스트 호스트(112)로부터 PPR 커맨드(PPR CMD)를 수신하고, PPR 커맨드(PPR CMD)에 따라 리페어 회로(124)의 리페어 동작이 수행되도록 제어할 수 있다.

리페어 회로(124)는 페일 어드레스 메모리(FAM, 410), 리페어 어드레스 저장 회로(420), 비교 회로(430) 및 테스트 결과 출력 회로(126)를 포함할 수 있다. 또한, 리페어 회로(124)는 도 2 및 도 3에서 설명된 로우 리페어부(210) 및/또는 칼럼 리페어부(220)를 더 포함할 수 있다.

FAM(410)은 채널(130)의 커맨드/어드레스(CA) 버스를 통해 PPR 커맨드(PPR CMD)와 연관된 불량 어드레스(F_ADDR)를 수신하고 불량 어드레스(F_ADDR)를 저장할 수 있다. 불량 어드레스(F_ADDR)는 테스트 호스트(112)로부터 제공되는데, EDS 테스트 및/또는 패키지 테스트에서 검출되어 제공될 수 있다. FAM(410)은 불량 어드레스(F_ADDR)를 저장하는 레지스터 어레이(Register Array)로 구현될 수 있다. 실시예에 따라, FAM(410)은 SRAM 또는 비휘발성 메모리로 구성될 수 있다.

FAM(410)에 저장된 불량 어드레스(F_ADDR)는, 도 2 및 도 3에서 설명된 불량 로우 어드레스(FRA) 및/또는 불량 칼럼 어드레스(FCA)에 해당될 수 있다. 리페어 회로(124)는 로우 리페어부(210) 및/또는 칼럼 리페어부(220)를 이용하여 불량 로우 어드레스(FRA) 및/또는 불량 칼럼 어드레스(FCA))을 리던던시 로우 어드레스(RRA) 및/또는 리던던시 칼럼 어드레스(RCA))로 대체할 수 있다.

FAM(410)은, 도 5에 도시된 바와 같이, 마스터 신호(MASTER)를 저장하는 레지스터(520) 및 불량 어드레스(F_ADDR)를 저장하는 레지스터(510)를 포함할 수 있다. 불량 어드레스(F_ADDR)는 메모리 셀 어레이(122)의 뱅크 어드레스 및 로우 어드레스 [BA:RA]로 구성될 수 있다. 불량 어드레스(F_ADDR)는 메모리 장치(120)의 EDS 테스트 및/또는 패키지 테스트에서 검출된 불량 어드레스들일 수 있다. 불량 어드레스(F_ADDR)는 도 2의 불량 로우 어드레스(FRA)에 대응할 수 있다. 실시예에 따라, 불량 어드레스(F_ADDR)는 메모리 셀 어레이(122)의 뱅크 어드레스 및 칼럼 어드레스로 구성되는 도 3의 불량 칼럼 어드레스(FCA)에 대응할 수 있다.

도 5에서, FAM(410)의 레지스터 어레이(500)는 인덱스 1 내지 8에 해당하는 8개 불량 어드레스(F_ADDR)를 저장하는 예를 보여준다. 8개 불량 어드레스(F_ADDR)는 뱅크 어드레스 및 로우 어드레스 [BA:RA]로 구성된 8개 불량 로우 어드레스(FRA)로 구성될 수 있다. 리페어 회로(124)는 8개 불량 로우 어드레스(FRA) 각각에 대해 PPR 동작을 수행하여 리던던시 로우 어드레스(RRA)로 대체하고, FAM(410)의 마스터 신호(MASTER)를 비트 값 "1" 로 활성화하여 레지스터(520)에 저장할 수 있다. 활성화된 마스터 신호(MASTER)는 불량 로우 어드레스(FRA)의 리던던시 로우 어드레스(RRA)로의 리던던시 맵핑을 나타내는 신호이다. 즉, 활성화된 마스터 신호(MASTER)는 불량 어드레스(F_ADDR)에 대한 PPR 동작이 수행되어 리던던시 어드레스로의 리던던시 맵핑이 완료되었음을 나타낸다.

리페어 어드레스 저장 회로(420)는, 도 6에 도시된 바와 같이, 다수의 안티-퓨즈(610)가 배치된 퓨즈 어레이(600), 안티-퓨즈(610)의 저항 상태를 변경하기 위한 고전압을 발생하는 레벨 쉬프터(620_1~620_m) 및 퓨즈 어레이(600)에 저장된 정보들을 감지/증폭하기 위한 센스앰프부(630)를 포함할 수 있다. 또한, 퓨즈 어레이(600)에 저장된 정보를 리드해서 생성된 퓨즈 데이터를 저장하기 위한 레지스터부(640)가 리페어 어드레스 저장 회로(420)에 포함될 수 있다.

퓨즈 어레이(600)는 다수의 퓨즈를 포함하며, 각각의 퓨즈에 정보가 저장된다. 퓨즈 어레이(600)는 레이저 조사에 의해 그 연결이 제어되는 레이저 퓨즈를 포함할 수 있으며, 또는 전기적 신호에 의해 그 연결이 제어되는 전기적 퓨즈를 포함할 수 있다. 또는, 퓨즈 어레이(600)는 안티-퓨즈(Anti-fuse)를 포함할 수 있으며, 안티-퓨즈는 전기적 신호(예컨대, 고전압 신호)에 의하여 그 상태가 고 저항에서 저 저항 상태로 변환되는 특성을 갖는다. 퓨즈 어레이(600)는 상기와 같은 다수의 종류 중 어느 하나가 적용되어도 무방하며, 이하 실시예에서는 PPR 동작을 위해 퓨즈 어레이(600)가 안티-퓨즈를 구비하는 안티-퓨즈 어레이인 것으로 가정하여 설명한다. 퓨즈 어레이(600)는 안티-퓨즈 어레이(600)로 혼용될 수 있다. 또한, 안티-퓨즈에 저장된 정보나 안티-퓨즈로부터 리드된 데이터를 퓨즈 데이터로 지칭한다.

안티-퓨즈 어레이(600)는 다수의 로우 및 칼럼이 교차하는 위치에 안티-퓨즈(610)가 배치되는 어레이 구조를 갖는다. 예컨대, 안티-퓨즈 어레이(600)가 m 개의 로우 및 n 개의 칼럼을 갖는 경우, 안티-퓨즈 어레이(600)는 m*n 개의 안티-퓨즈(610)를 갖는다. m개의 로우에 배치된 안티-퓨즈(610)를 억세스하기 위한 m 개의 워드라인(WL1~WLm)과 안티-퓨즈(610)로부터 리드된 정보를 전달하기 위하여 n 개의 칼럼에 대응하여 배치되는 n개의 비트라인(BL1~BLn)이 안티-퓨즈 어레이(600)에 구비된다.

안티-퓨즈 어레이(600)는 레벨 쉬프터(620_1~620_m)로부터 제공되는 전압 신호(VS1~VSm)를 안티-퓨즈 어레이(600)에 인가하여 안티-퓨즈(610)의 상태를 변화시킴으로써 프로그래밍된다. 안티-퓨즈(610)는 고저항 상태로 시작하여 프로그래밍 동작에 의해 저저항 상태로 변화하여 정보를 저장한다. 안티-퓨즈(610)는 두 개의 도전층과 그 사이에 유전층을 갖는 구조, 즉 커패시터 구조를 가질 수 있으며, 상기 두 개의 도전층 사이에 고전압을 인가하여 상기 유전층을 절연 파괴(breakdown) 시킴으로써 프로그래밍된다.

안티-퓨즈 어레이(600)가 프로그래밍되고 난 후, 메모리 장치(120)의 구동 시작과 함께 안티-퓨즈 어레이(600)에 대한 리드 동작이 수행될 수 있다. 안티-퓨즈 어레이(600)에 대한 리드 동작은 메모리 장치(120)의 구동과 동시에 수행될 수도 있으며, 또는 메모리 장치(120)의 구동으로부터 소정의 설정된 시간 후에 수행될 수도 있다. 안티-퓨즈 어레이(600)의 워드라인(WL1~WLm)을 통하여 워드라인 선택 신호가 제공되며, 선택된 안티-퓨즈(610)에 저장된 정보는 비트라인(BL1~BLn)을 통해 센스앰프부(630)로 제공될 수 있다. 어레이 구조의 특성상 워드라인(WL1~WLm) 및 비트라인(BL1~BLn) 구동을 통하여 안티-퓨즈 어레이(600)의 정보는 랜덤(random)하게 억세스가 가능하다.

예컨대, 워드라인(WL1~WLm)이 순차적으로 구동됨에 따라 안티-퓨즈 어레이(600)의 첫 번째 로우부터 m 번째 로우까지의 안티-퓨즈(610)가 순차적으로 억세스될 수 있다. 순차적으로 억세스된 안티-퓨즈(610)의 정보는 센스앰프부(630)로 제공될 수 있다. 센스앰프부(630)는 하나 이상의 센스앰프 회로를 포함하며, 예컨대 안티-퓨즈 어레이(600)가 n 개의 칼럼을 갖는 경우 센스앰프부(630)는 이에 대응하여 n 개의 센스앰프 회로를 포함할 수 있다. n 개의 센스앰프 회로는 n 개의 비트라인(BL1~BLn)에 각각 연결될 수 있다.

센스앰프부(630)는 안티-퓨즈 어레이(600)에서 억세스된 정보를 감지(Sensing)/증폭(Amplifying)하여 출력할 수 있다. 센스앰프부(630)로부터 출력된 퓨즈 데이터(OUT1~OUTn)는 레지스터부(640)로 제공된다. 레지스터부(640)는 안티-퓨즈 어레이(600)의 로우 단위로 퓨즈 데이터(OUT1~OUTn)를 수신할 수 있다. 예컨대, 안티-퓨즈 어레이(600)의 어느 하나의 로우가 선택되는 경우, 선택된 로우의 워드라인에 연결된 안티-퓨즈(610)로부터의 퓨즈 데이터(OUT1~OUTn)가 병렬하게 레지스터부(640)로 제공될 수 있다. 레지스터부(640)에 저장된 퓨즈 데이터(OUT1~OUTn)는 리페어 동작을 위한 정보로서 비교 회로(430)에 제공될 수 있다.

안티-퓨즈 어레이(600)는, 도 7에 도시된 바와 같이, 마스터 신호(MASTER)를 저장하는 안티-퓨즈 영역(720), 더티 신호(DIRTY)를 저장하는 안티-퓨즈 영역(730) 및 불량 어드레스(F_ADDR)를 저장하는 안티-퓨즈 영역(710)을 포함할 수 있다. 도 7의 마스터 신호(MASTER) 및 불량 어드레스(F_ADDR)는 도 5의 FAM(410)의 레지스터 어레이(500)에 저장된 마스터 신호(MASTER) 및 불량 어드레스(F_ADDR)에 동일하게 대응된다. 즉, 안티-퓨즈 어레이(600)는, 인덱스 1 내지 8에 해당하는 불량 어드레스(F_ADDR) 각각에 대한 리던던시 맵핑을 나타내는 마스터 신호(MASTER)를 저장할 수 있다

도 5의 FAM(410)의 레지스터 어레이(500)에서, 인덱스 1 내지 8의 8개 불량 어드레스(F_ADDR)는 서로 다른 새로운 불량 어드레스일 수 있다. 리페어 회로(124)는 8개 불량 어드레스(F_ADDR)를 새로운 불량 어드레스로 판단하여 더티 신호(DIRTY)는 비트 값 "0"의 비활성화 상태로 안티-퓨즈 영역(730)에 저장할 수 있다(디폴트).

리페어 회로(124)는 인덱스 9에 해당하는 새로운 불량 어드레스(F_ADDR)를 수신할 수 있다. 인덱스 9에 해당하는 새로운 불량 어드레스(F_ADDR)는 FAM(410)에 저장되고, 도 8에 도시된 바와 같이 안티-퓨즈 어레이(600)에 저장될 수 있다.

도 8에서, 인덱스 9의 새로운 불량 어드레스(F_ADDR)는 인덱스 5에 해당하는 기존 불량 어드레스(F_ADDR)와 동일할 수 있다. 즉, 인덱스 9의 새로운 불량 어드레스(F_ADDR)와 인데스 5의 기존 불량 어드레스(F_ADDR)가 예를 들어, 0001010000 로 동일할 수 있다. 리페어 회로(124)는 비교 회로(430, 도 4)에 의해 FAM(410)의 레지스터 어레이(500)의 인덱스 9의 새로운 불량 어드레스(F_ADDR)가 리페어 어드레스 저장 회로(420)의 인덱스 5의 불량 어드레스(F_ADDR)와 매칭된다고 판단할 수 있다. 리페어 회로(124)는 과거의 PPR 동작에 의해 대체되었던 인덱스 5의 기존 불량 어드레스(F_ADDR)와 관련된 리던던시 어드레스가 불량된 것으로 판단할 수 있다. 리페어 회로(124)는 인덱스 5의 기존 불량 어드레스(F_ADDR)에 대한 불량 리던던시 어드레스(D_ADDR)로의 기존 리던던시 맵핑을 최소하기 위하여, 인덱스 5에 해당하는 더티 신호(DIRTY)를 비트 값 "1"로 활성화하여 안티-퓨즈 영역(730)에 저장할 수 있다.

활성화된 더티 신호(DIRTY)는 테스트 결과 출력 회로(126)로 제공되고 데이터(DQ) 라인을 통해 테스트 호스트(112)로 전달될 수 있다. 테스트 호스트(112)는 활성화된 더티 신호(DIRTY)를 수신하고, 메모리 장치(120)에 PPR 커맨드(PPR CMD)를 발행할 수 있다. 메모리 장치(120)는 PPR 커맨드(PPR CMD)에 따라 리페어 회로(124)에 의해 인덱스 5의 불량 어드레스(F_ADDR)의 불량 리던던시 어드레스로의 기존 리던던시 맵핑을 최소하고, 인덱스 9의 새로운 불량 어드레스(F_ADDR)를 새로운 리던던시 어드레스로 대체하는 PPR 동작을 수행할 수 있다. 리페어 회로(124)는 인덱스 9의 새로운 불량 어드레스(F_ADDR)의 새로운 리던던시 어드레스(D_ADDR)로의 새로운 리던던시 맵핑을 저장할 수 있다. 리페어 회로(124)는 인덱스 9의 새로운 불량 어드레스(F_ADDR)에 대한 PPR 동작을 수행한 후, 새로운 불량 어드레스(F_ADDR)에 대한 마스터 신호(MASTER)를 비트 값 "1" 로 활성화하여 안티-퓨즈 영역(730)에 저장할 수 있다.

다시 도 4에서, 비교 회로(430)는 FAM(410)에 저장되는 불량 어드레스(F_ADDR)와 리페어 어드레스 저장 회로(420)에서 제공되는 퓨즈 데이터(OUT1~OUTn)를 비교할 수 있다. 퓨즈 데이터(OUT1~OUTn)는 안티-퓨즈 어레이(600)에 저장된 불량 어드레스(F_ADDR), 마스터 신호(MASTER) 및 더티 신호(DIRTY)를 포함할 수 있다. 비교 회로(430)는 FAM(410)에 저장되는 불량 어드레스(F_ADDR)와 리페어 어드레스 저장 회로(420)에서 제공되는 퓨즈 데이터(OUT1~OUTn) 중에서 불량 어드레스(F_ADDR)를 비교할 수 있다. 비교 결과, 불량 어드레스(F_ADDR)가 매칭되지 않으면, FAM(410)에 저장되는 불량 어드레스(F_ADDR)는 새로운 불량 어드레스로 판단될 수 있다.

예시적으로, 새로운 불량 어드레스(F_ADDR)는 도 2의 리페어 회로(124)에 의한 로우 리페어 동작이 수행되어 PPR 될 수 있다. 또는, 새로운 불량 어드레스(F_ADDR)는 도 3의 리페어 회로(124)에 의한 칼럼 리페어 동작이 수행되어 PPR 될 수 있다. 즉, 새로운 불량 어드레스(F_ADDR)는 새로운 리던던시 어드레스로 대체될 수 있다. 인덱스 9의 새로운 불량 어드레스(F_ADDR)의 새로운 리던던시 어드레스로의 리던던시 맵핑을 나타내는 마스터 신호(MASTER)가 비트 값 "1"로 활성화되어 FAM(410)의 레지스터(520) 및 안티-퓨즈 어레이(600)의 안티-퓨즈 영역(720)에 저장될 수 있다. 이 때, 인덱스 9의 새로운 불량 어드레스(F_ADDR)에 대한 더티 신호(DIRTY)는 비트 값 "0"의 비활성화 상태로 안티-퓨즈 영역(730)에 저장될 수 있다.

한편, 리페어 회로(124)는 새로운 불량 어드레스(F_ADDR)를 할당할 수 있는 FAM(410)의 레지스터(520) 및/또는 안티-퓨즈 어레이(600)가 부족하다고 판단할 수 있다. 리페어 회로(124)는 새로운 불량 어드레스(F_ADDR)가 더 이상 발생되면 FAM(410)의 레지스터(520) 및/또는 안티-퓨즈 어레이(600)의 저장 용량을 초과한다는 것을 나타내는 오버플로우 플래그 신호(OVF)를 생성할 수 있다. 오버플로우 플래그 신호(OVF)는 테스트 결과 출력 회로(126)로 제공될 수 있다.

테스트 결과 출력 회로(126)는 오버플로우 플래그 신호(OVF)를 채널(130)의 데이터(DQ) 라인을 통해 테스트 호스트(112)로 전달할 수 있다. 테스트 호스트(112)는 오버플로우 플래그 신호(OVF)를 수신하고, 메모리 장치(120)에 새로운 불량 어드레스(F_ADDR)가 발생되면 메모리 장치(120)를 불량 처리할 수 있다.

비교 회로(430)에서, FAM(410)에 저장되는 불량 어드레스(F_ADDR)와 리페어 어드레스 저장 회로(420)에 저장된 불량 어드레스(F_ADDR)를 비교한 결과, 매칭될 수 있다. 매칭된다는 것은, 불량 어드레스(F_ADDR)가 리페어 어드레스 저장 회로(420)에 저장되어있는 기존의 불량 어드레스와 관련된다는 것을 의미한다.

FAM(410)의 불량 어드레스(F_ADDR)와 리페어 어드레스 저장 회로(420)의 불량 어드레스(F_ADDR)가 매칭되면, 비교 회로(430)는 과거의 PPR 동작에 의해 대체되었던 불량 어드레스(F_ADDR)와 관련된 리던던시 어드레스가 불량된 것으로 판단할 수 있다. 이에 따라, 리페어 회로(124)에 저장된 불량 리던던시 어드레스에 대응되는 불량 어드레스(F_ADDR)의 기존 리던던시 맵핑을 취소하고, 취소된 불량 어드레스(F_ADDR)를 새로운 리던던시 어드레스(D_ADDR)로 대체하도록 리던던시 맵핑을 업데이트할 필요가 있다. 비교 회로(430)는 불량 어드레스(F_ADDR)에 대하여 불량 리던던시 어드레스로의 기존 리던던시 맵핑을 최소하고 새로운 리던던시 어드레스로의 새로운 리던던시 맵핑을 하도록 지시하는 더티 신호(DIRTY)를 생성할 수 있다. 더티 신호(DIRTY)는 리페어 어드레스 저장 회로(420)에 저장되고 테스트 결과 출력 회로(126)로 제공될 수 있다.

테스트 결과 출력 회로(126)는 리페어 어드레스 저장 회로(420)에서 제공되는 퓨즈 데이터(OUT1~OUTn) 중에서 더티 신호(DIRTY)를 채널(130)의 데이터(DQ) 라인을 통해 테스트 호스트(112)로 전달할 수 있다. 테스트 호스트(112)는 더티 신호(DIRTY)를 수신하고, PPR 커맨드(PPR CMD)를 발행하여 메모리 장치(120)에 전송할 수 있다. 메모리 장치(120)는 PPR 커맨드(PPR CMD)에 따라 PPR 동작을 수행할 수 있다. 즉, 메모리 장치(120)는 리페어 회로(124)에 의해 불량 어드레스(F_ADDR)의 불량 리던던시 어드레스로의 기존 리던던시 맵핑을 최소하고, 불량 어드레스(F_ADDR)를 새로운 리던던시 어드레스로 대체하는 PPR 동작을 수행할 수 있다. 리페어 회로(124)는 불량 어드레스(F_ADDR)의 새로운 리던던시 어드레스로의 새로운 리던던시 맵핑을 저장할 수 있다.

도 9는 본 발명의 실시예들에 따른 메모리 장치(120)를 설명하는 블록 다이어그램이다. 도 9의 메모리 장치(120)는 도 4와 비교하여, 리페어 회로(124a)에 비교 회로(430)를 포함하지 않는다는 점에서 차이가 있다. 이하, 메모리 장치(120)에 관해 도 4와 중복되는 설명은 생략한다. 또한, 참조 번호에 붙은 첨자(예컨대, 124a의 a)는 동일한 기능을 하는 다수의 회로를 구분하기 위한 것이다.

리페어 어드레스 저장 회로(420)은 CAM(Content Addressable Memory, 422)를 포함할 수 있다. CAM(422)은 FAM(410)에 저장되는 불량 어드레스(F_ADDR)에 대하여 각각의 CAM 엔트리에 저장된 불량 어드레스(F_ADDR)와 동시에 비교할 수 있다. CAM(422)의 출력은, 만약 있다면(if any), FAM(410)의 불량 어드레스(F_ADDR)가 CAM 엔트리에 저장된 불량 어드레스(F_ADDR)와 매칭된다는 것을 나타낼 수 있다. 이 때, CAM(422)의 출력은 CAM 엔트리에 저장된 불량 어드레스(F_ADDR)의 기존 리던던시 맵핑을 최소하고 새로운 리던던시 맵핑을 지시하는 더티 신호(DIRTY)로서 제공될 수 있다. 리페어 어드레스 저장 회로(420)는 CAM(422)에서 출력되는 더티 신호(DIRTY)를 저장하고 테스트 결과 출력 회로(126)로 제공할 수 있다.

리페어 어드레스 저장 회로(420)는 새로운 불량 어드레스(F_ADDR)에 대한 리던던시 맵핑을 할당할 수 있는 CAM(422)이 부족하다고 판단할 수 있다. 리페어 어드레스 저장 회로(420)는 새로운 불량 어드레스(F_ADDR)가 더 이상 발생되면 CAM(422)의 저장 용량을 초과한다는 것을 나타내는 오버플로우 플래그 신호(OVF)를 생성할 수 있다. 오버플로우 플래그 신호(OVF)는 테스트 결과 출력 회로(126)로 제공될 수 있다.

도 10은 본 발명의 실시예들에 따른 메모리 장치의 테스트 동작을 설명하는 플로우 다이어그램이다. 도 10은 도 4 및 도 9에서 설명된 리페어 회로(124, 124a)를 이용하여 포스트 패키지 테스트 결과를 출력하는 동작을 구체적으로 설명한다. 도 10의 테스트 동작은 패키지 테스트에서 수행되는 것으로 설명하고 있으나, 이에 국한될 필요가 없다. 예컨대, 도 10의 테스트 동작은 실장 테스트 또는 시스템 테스트에서 수행되는 것으로 설명되어도 무방할 것이다.

도 1 내지 도 9와 연계하여 도 10을 참조하면, 단계 S1010에서 메모리 장치(120)는 테스트 호스트(112)의 테스트 프로그램에 의해 패키지 테스트를 수행할 수 있다. 테스트 호스트(112)는 메모리 장치(120)의 메모리 셀 어레이(122)에 특정 데이터를 저장한 후, 이를 읽은 후에 읽혀진 데이터가 특정 데이터와 동일한지 여부에 따라 패키지 테스트의 패스/페일을 판정할 수 있다(단계 S1020).

단계 S1020에서, 패키지 테스트에서 페일이 발생하면(YES) 단계 S1030으로 이동할 수 있다. 패키지 테스트가 패스되면(NO), 메모리 장치(120)는 양품으로 처리되고 패키지 테스트를 종료할 수 있다.

단계 S1030에서, 메모리 장치(120)는 패키지 테스트에서 발생한 불량 유형을 리페어 회로(124, 124a)에 기록할 수 있다. 리페어 회로(124, 124a)는 패키지 테스트에서 검출된 불량 어드레스(F_ADDR)를 FAM(410)에 저장할 수 있다. 불량 어드레스(F_ADDR)는 PPR 커맨드(PPR CMD)와 함께 테스트 호스트(112)로부터 제공될 수 있다.

리페어 회로(124, 124a)는 불량 어드레스(F_ADDR)의 리페어 동작과 관련된 리던던시 맵핑 정보를 리페어 어드레스 저장 회로(420)에 저장할 수 있다.

리페어 회로(124, 124a)는 테스트 호스트(112)로부터 제공되는 불량 어드레스(F_ADDR)에 대한 소스 어드레스(S_ADDR) 및 목적지 어드레스(D_ADDR)를 할당할 수 있는 리페어 어드레스 저장 회로(420)의 저장 공간이 부족하다고 판단할 수 있다. 리페어 회로(124, 124a)는 새로운 불량 어드레스(F_ADDR)가 더 이상 발생되면 리페어 어드레스 저장 회로(420)의 저장 용량을 초과한다는 것을 나타내는 오버플로우 플래그 신호(OVF)를 생성할 수 있다. 이 후, S1050 단계에서 메모리 장치(120)는 오버플로우 플래그 신호(OVF)를 테스트 호스트(112)로 출력할 수 있다. 테스트 호스트(112)는 오버플로우 플래그 신호(OVF)를 참조하고, 메모리 장치(120)에 새로운 불량 어드레스(F_ADDR)가 발생되면 메모리 장치(120)를 불량 처리할 수 있다.

리페어 회로(124, 124a)는 FAM(410)에 새롭게 저장되는 불량 어드레스(F_ADDR)에 대하여 리페어 어드레스 저장 회로(420)에 저장된 불량 어드레스(F_ADDR)와 비교할 수 있다. FAM(410)의 새로운 불량 어드레스(F_ADDR)가 리페어 어드레스 저장 회로(420)의 불량 어드레스(F_ADDR)와 매칭되면, 리페어 회로(124, 124a)는 더티 신호(DIRTY)를 생성하여 리페어 어드레스 저장 회로(420)에 저장할 수 있다. 이 후, S1040 단계에서 메모리 장치(120)는 더티 신호(DIRTY)를 테스트 호스트(112)로 출력할 수 있다. 테스트 호스트(112)는 더티 신호(DIRTY)를 참조하여 새로운 PPR 동작이 수행되도록 메모리 장치(120)에 PPR 커맨드(PPR CMD)를 전송할 수 있다. 메모리 장치(120)는 새로운 PPR 커맨드(PPR CMD)에 따라 리페어 어드레스 저장 회로(420)에 저장된 불량 어드레스(F_ADDR)와 관련된 기존 리던던시 맵핑을 최소하고, 불량 어드레스(F_ADDR)를 새로운 리던던시 어드레스로 대체하는 새로운 PPR 동작을 수행하고, 불량 어드레스(F_ADDR)의 새로운 리던던시 어드레스로의 새로운 리던던시 맵핑 정보를 FAM(410) 및 리페어 어드레스 저장 회로(420)에 저장할 수 있다.

도 11은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템(1000)을 나타내는 블록 다이어그램이다.

도 11을 참조하면, 시스템(1000)은 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM들(1500a, 1500b), 플래시 메모리들(1600a, 1600b), I/O 디바이스들(1700a, 1700b) 및 어플리케이션 프로세서(Application Processor, 1800, 이하 "AP"라고 칭함)를 포함할 수 있다. 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기, 또는 IOT(Internet Of Things) 기기로 구현될 수 있다. 또한, 시스템(1000)은 서버(Server), 또는 개인용 컴퓨터(Personal Computer)로 구현될 수도 있다.

카메라(1100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영하고, 쵤영한 이미지/영상 데이터를 저장하거나 디스플레이(1200)로 전송할 수 있다. 오디오 처리부(1300)는 플래시 메모리 장치들(1600a, 1600b)나 네트워크의 컨텐츠에 포함된 오디오 데이터를 처리할 수 있다. 모뎀(1400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하고, 수신측에서 원래의 신호로 복구하기 위해 복조할 수 있다. I/O 디바이스들(1700a, 1700b)는 USB(Universal Serial Bus)나 스토리지, 디지털 카메라, SD(Secure Digital) 카드, DVD(Digital Versatile Disc), 네트워크 어댑터(Network adapter), 터치 스크린 등과 같은 디지털 입력 및/또는 출력 기능을 제공하는 기기들을 포함할 수 있다.

AP(1800)는 시스템(1000)의 전반적인 동작을 제어할 수 있다. AP(1800)는 플래시 메모리 장치들(1600a, 1600b)에 저장된 컨텐츠의 일부가 디스플레이(1200)에 표시되도록 디스플레이(1200)를 제어할 수 있다. AP(1800)는 I/O 디바이스들(1700a, 1700b)을 통하여 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다. AP(1800)는 AI(Artifitial Intelligence) 데이터 연산을 위한 전용 회로인 엑셀레이터(Accelerator) 블록을 포함하거나, AP(1800)와 별개로 엑셀레이터 칩(1820)을 구비할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)에 추가적으로 DRAM(1500b)이 장착될 수 있다. 엑셀레이터는 AP(1800)의 특정 기능을 전문적으로 수행하는 기능 블록으로, 엑셀레이터는 그래픽 데이터 처리를 전문적으로 수행하는 기능 블럭인 GPU, AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit)를 포함할 수 있다

시스템(1000)은 복수의 DRAM들(1500a, 1500b)을 포함할 수 있다. AP(1800)는 JEDEC(Joint Electron Device Engineering Council) 표준 규격에 맞는 커맨드와 모드 레지스터(MRS) 셋팅을 통하여 DRAM들(1500a, 1500b)을 제어하거나, 저전압/고속/신뢰성 등 업체 고유 기능 및 CRC(Cyclic Redundancy Check)/ECC(Error Correction Code) 기능을 사용하기 위하여 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어 AP(1800)는 LPDDR4, LPDDR5 등의 JEDEC 표준 규격에 맞는 인터페이스로 DRAM(1500a)과 통신할 수 있으며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)는 DRAM(1500a)보다 높은 대역폭을 가지는 엑셀레이터용 DRAM(1500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수 있다.

도 11에서는 DRAM들(1500a, 1500b)만을 도시하였으나, 이에 한정되지 않고 AP(1800)이나 엑셀레이터 칩(1820) 대역폭과 반응 속도, 전압 조건들을 만족한다면 PRAM이나 SRAM, MRAM, RRAM, FRAM 또는 Hybrid RAM의 메모리 등 어떤 메모리라도 사용 가능하다. DRAM들(1500a, 1500b)은 I/O 디바이스(1700a, 1700b)나 플래시 메모리들(1600a, 1600b) 보다 상대적으로 작은 레이턴시(latency)와 대역폭(bandwidth)를 가지고 있다. DRAM들(1500a, 1500b)은 시스템(1000)의 파워 온 시점에 초기화되고, 운영 체제와 어플리케이션 데이터가 로딩되어 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.

DRAM들(1500a, 1500b) 내에서는 더하기/빼기/곱하기/나누기 사칙 연산과 벡터 연산, 어드레스 연산, 또는 FFT(Fast Fourier Transform) 연산이 수행될 수 있다. 또한, DRAM들(1500a, 1500b) 내에서는 인퍼런스(inference)에 사용되는 수행을 위한 함수 기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 실시예로서, 사용자가 카메라(1100)를 통해 촬영한 이미지는 신호 처리되어 DRAM(1500b) 내에 저장이 되며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 DRAM(1500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.

시스템(1000)은 DRAM들(1500a, 1500b) 보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리들(1600a, 1600b)을 포함할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 플래시 메모리 장치(1600a, 1600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로, 플래시 메모리들(1600a, 1600b)은 메모리 콘트롤러(1610) 내에 구비된 연산 장치를 사용하여 AP(1800) 및/내지 엑셀레이터 칩(1820)이 수행하는 트레이닝(training) 단계과 인퍼런스 AI 데이터 연산을 보다 효율적으로 수행할 수 있다. 플래시 메모리들(1600a, 1600b)은 카메라(1100)를 통하여 찍은 사진을 저장하거나, 데이터 네트워크로 전송 받은 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.

시스템(1000)에서, DRAM들(1500a, 1500b)은 도 1 내지 도 10을 참조하여 설명된 리페어 회로를 포함할 수 있다. DRAM들(1500a, 1500b)은 시스템 테스트에서 PPR 동작을 수행하는 리페어 회로를 포함할 수 있다. 리페어 회로는 DRAM들(1500a, 1500b)에서 검출된 제1 불량 메모리 셀의 제1 불량 어드레스 대신에 리던던시 메모리 셀들의 제1 리던던시 어드레스가 선택되도록 하는 제1 리페어 동작을 수행할 수 있다. 리페어 회로는 제1 리페어 동작에 따른 제1 불량 어드레스의 제1 리던던시 어드레스로의 제1 리던던시 맵핑을 저장할 수 있다. 리페어 회로는 DRAM들(1500a, 1500b)에서 검출된 제2 불량 메모리 셀의 제2 불량 어드레스를 제1 불량 어드레스와 비교할 수 있다. 비교 결과, 제2 불량 어드레스가 매칭되면, 리페어 회로는 제1 리던던시 맵핑을 취소하고 제1 불량 어드레스가 리던던시 메모리 셀들의 제1 리던던시 어드레스와 다른 제2 리던던시 어드레스로 제2 리던던시 맵핑되게 지시하도록 구성되는 더티 신호를 생성할 수 있다. 리페어 회로는 제2 불량 메모리 셀의 제2 불량 어드레스의 제2 리던던시 어드레스로의 제2 리던던시 맵핑 정보가 저장될 공간이 부족함을 나타내는 오버플로우 플래그 신호를 생성할 수 있다. DRAM들(1500a, 1500b)은 리페어 회로(124)에서 제공되는 오버플로우 플래그 신호와 제1 및 제2 불량 어드레스 각각에 대응하는 더티 신호를 DRAM들(1500a, 1500b)의 데이터 라인을 통하여 테스트 호스트로 출력할 수 있다. 테스트 호스트는 더티 신호를 참조하여 DRAM들(1500a, 1500b)의 제2 리페어 동작을 수행하고, 오버플로우 플래그 신호(OVF)를 참조하여 DRAM들(1500a, 1500b)에 새로운 불량 어드레스가 발생되면 DRAM들(1500a, 1500b)을 불량 처리할 수 있다.

본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims (10)

1. 메모리 장치에 있어서,
   복수의 로우들 및 복수의 칼럼들이 교차하는 지점에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이는 상기 복수의 메모리 셀들 중 불량 메모리 셀을 리페어하기 위한 리던던시 메모리 셀들을 포함하고; 및
   상기 불량 메모리 셀에 대한 리페어 동작을 수행한 후에 상기 메모리 셀 어레이에 대한 메모리 테스트 동작을 수행하고, 상기 메모리 테스트 동작의 결과로 얻어지는 리페어된 리던던시 메모리 셀에 불량이 발생하였음을 알리는 제1 신호를 상기 메모리 장치 외부로 출력하는 리페어 회로를 포함하는 메모리 장치.
2. 제1항에 있어서,
   상기 리페어 회로는 상기 제1 신호를 상기 메모리 장치의 데이터 라인을 통하여 상기 메모리 장치 외부의 테스트 호스트로 전달하는 메모리 장치.
3. 제1항에 있어서,
   상기 리페어 회로는 상기 메모리 테스트 동작의 결과로 얻어지는 하나 이상의 불량 어드레스를 저장하는 불량 어드레스 메모리(FAM)을 더 포함하는 메모리 장치.
4. 제3항에 있어서,
   상기 리페어 회로는 상기 불량 어드레스의 수가 상기 FAM에 저장 가능한 수를 초과함을 알리는 제2 신호를 상기 메모리 장치 외부로 출력하는 메모리 장치.
5. 제4항에 있어서,
   상기 메모리 장치는 상기 제2 신호를 상기 메모리 장치의 데이터 라인을 통하여 상기 메모리 장치 외부의 테스트 호스트로 전달하는 메모리 장치.
6. 복수의 메모리 셀들 및 리던던시 메모리 셀들을 포함하는 메모리 장치의 테스트 방법에 있어서,
   상기 복수의 메모리 셀들 중 제1 불량 메모리 셀에 대한 제1 리페어 동작을 수행하는 단계, 상기 제1 리페어 동작은 상기 제1 불량 메모리 셀의 제1 불량 어드레스 대신에 상기 리던던시 메모리 셀들의 제1 리던던시 어드레스가 선택되도록 구성되고;
   상기 제1 리페어 동작에 따른 상기 제1 불량 어드레스의 상기 제1 리던던시 어드레스로의 제1 리던던시 맵핑을 저장하는 단계;
   상기 복수의 메모리 셀들 중 제2 불량 메모리 셀의 제2 불량 어드레스를 상기 제1 불량 어드레스와 비교하는 단계;
   비교 결과, 상기 제2 불량 어드레스가 상기 제1 불량 어드레스와 매칭되면 상기 제1 리던던시 맵핑을 취소하는 단계;
   상기 제1 소스 어드레스가 상기 리던던시 메모리 셀들의 상기 제1 리던던시 어드레스와 다른 제2 리던던시 어드레스로 제2 리던던시 맵핑되게 지시하도록 구성되는 더티 신호를 생성하는 단계; 및
   상기 더티 신호를 상기 메모리 장치 외부의 테스트 호스트로 출력하는 단계를 포함하는 메모리 장치의 테스트 방법.
7. 제6항에 있어서,
   상기 더티 신호를 상기 메모리 장치 외부의 상기 테스트 호스트로 출력하는 단계는,
   상기 메모리 장치의 데이터 라인을 통하여 상기 더티 신호를 상기 테스트 호스트로 출력하는 메모리 장치의 테스트 방법.
8. 제6항에 있어서,
   상기 메모리 장치의 테스트 방법은,
   상기 더티 신호에 기초하여 상기 메모리 장치의 제2 리페어 동작을 수행하는 단계; 및
   상기 제2 리페어 동작에 의해 상기 제2 리던던시 맵핑이 수행되는 단계를 더 포함하는 메모리 장치의 테스트 방법.
9. 제6항에 있어서,
   상기 메모리 장치의 테스트 방법은,
   상기 복수의 메모리 셀들 중 상기 제2 불량 메모리 셀과 관련된 제2 불량 어드레스의 제2 리던던시 어드레스로의 제2 리던던시 맵핑이 저장될 공간이 부족함을 나타내는 상기 오버플로우 플래그 신호를 생성하는 단계; 및
   상기 오버플로우 플래그 신호를 상기 메모리 장치의 데이터 라인을 통하여 상기 테스트 호스트로 출력하는 단계를 더 포함하는 메모리 장치의 테스트 방법.
10. 제6항에 있어서,
    상기 메모리 장치의 테스트 방법은,
    상기 제1 불량 어드레스, 상기 제1 불량 어드레스의 상기 제1 리던던시 맵핑 및 상기 제1 불량 어드레스에 대응하는 상기 더티 신호를 안티-퓨즈 어레이를 포함하는 리페어 어드레스 저장 회로에 저장하는 단계; 및
    상기 제1 불량 어드레스 및 상기 제2 불량 어드레스를 저장하는 레지스터 어레이를 포함하는 불량 어드레스 메모리(FAM)에 저장하는 단계를 더 포함하는 메모리 장치의 테스트 방법.

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