| 例文 (10件) |
"isolation diffusion"を含む例文一覧と使い方
該当件数 : 10件
The bit line isolation diffusion layer 18 includes a diffusion suppressor 18B for suppressing diffusion of an impurity.例文帳に追加
各ビット線分離拡散層１８は、不純物の拡散を抑制する拡散抑制物１８Ｂを含む。 - 特許庁
Clearance (first distance 11) between a P type isolation diffusion layer 30 and the heavily doped N type diffusion layer 10 is set shorter than the clearance (second distance 12) between the P type isolation diffusion layer 30 and the heavily doped N type diffusion layer 9.例文帳に追加
さらに、Ｐ型分離拡散層３０と高濃度Ｎ型拡散層１０との離間距離（第１の距離１１）をＰ型分離拡散層３０と高濃度Ｎ型拡散層９との離間距離（第２の距離１２）に比べて短くする。 - 特許庁
A separate distance between an element isolation diffusion layer 25 and a drain diffusion layer 24 is made smaller than that between the element isolation diffusion layer 25 and a buried diffusion layer 22, a breakdown voltage between the element isolation diffusion layer 25 and a drain electrode becomes small, and a surge voltage applied to a drain can be restricted by the breakdown voltage, so that the drain can be improved in surge resistance.例文帳に追加
素子分離拡散層２５とドレイン拡散層２４との離間距離を、素子分離拡散層２５と埋め込み拡散層２２との離間距離よりも小さくするため、素子分離拡散層２５とドレイン電極３３間の降伏電圧が小さくなり、ドレインに印加されるサージ電圧をその降伏電圧で制限することが出来るため、ドレインのサージ耐量を大きくすることができる。 - 特許庁
Then, a first conductive isolation diffusion area 4 which reaches the semiconductor substrate 1 from the front surface of the n^--type semiconductor layer 2 is formed, and an Al metal film 7 e.g. is formed in ohmic contact with the surface of the isolation diffusion area 4 to be electrically connected with the first electrode 5.例文帳に追加
そして、ｎ^−形半導体層２表面から半導体基板１に達する第１導電形アイソレーション拡散領域４が形成され、そのアイソレーション拡散領域４の表面にオーミック接触するように、たとえばＡｌ金属膜７が設けられることにより、第１電極５と電気的に接続している。 - 特許庁
To provide a method of manufacturing a semiconductor device which can reduce an influence on a breakdown voltage property by a crystal defect resulting from a high concentration oxygen introduced into a semiconductor substrate in connection with the isolation diffusion of an elevated temperature long time.例文帳に追加
高温長時間の分離拡散に伴って半導体基板に導入される高濃度酸素に起因する結晶欠陥による耐圧特性への影響を低減できる半導体装置の製造方法の提供。 - 特許庁
To provide a solid-state imaging device capable of achieving a decrease in number of saturation electrons of a light receiving element and prevention against color mixing due to spreading of an element isolation diffusion layer of a surface layer of a semiconductor substrate even when micromanufactured to a smaller size.例文帳に追加
微細化が進んだ場合においても半導体基板の表層における素子分離拡散層の拡がりに起因した受光素子の飽和電子数の低減および混色が防止可能な固体撮像装置を提供すること。 - 特許庁
In the reverse-blocking insulated gate bipolar transistor of which the substrate thickness is ≤150 μm, a trench groove 23 for isolation region formation formed on a first principal surface side is used to form an isolation diffusion region 32.例文帳に追加
基板の厚さが１５０μｍ以下の逆阻止型絶縁ゲート形バイポーラトランジスタにおいて、第一主面側に形成した分離領域形成用トレンチ溝２３を利用して分離拡散領域３２が形成されている逆阻止型絶縁ゲート形バイポーラトランジスタとする。 - 特許庁
In the reverse blocking insulated gate type bipolar transistor of which the substrate thickness is equal to 150 μm or less, a trench 23 formed on a first main surface side is used to form an isolation diffusion region 32.例文帳に追加
基板の厚さが１５０μｍ以下の逆阻止型絶縁ゲート形バイポーラトランジスタにおいて、第一主面側に形成した分離領域形成用トレンチ溝２３を利用して分離拡散領域３２が形成されている逆阻止型絶縁ゲート形バイポーラトランジスタとする。 - 特許庁
This semiconductor device having high dielectric strength comprises a semiconductor region 2, a diffusion region 6 for contact, a isolation diffusion region 4, a field insulation film 16, a metal electrode 25 electrically connected to the diffusion region 6 for contact and a plurality of plate electrodes 18a, 19a formed under the floating condition.例文帳に追加
半導体領域２と、コンタクト用拡散領域６と、分離拡散領域４と、フィールド絶縁膜１６と、コンタクト用拡散領域６と電気的に接続された金属電極２５と、フローティング状態で形成された複数のプレート電極１８ａ、１９ａとを備えた高耐圧半導体装置である。 - 特許庁
The field effect transistor comprises an N-type epitaxially grown layer 2 provided on a P-type semiconductor substrate 1, a P^+-type isolation diffusion layer 4 provided on the layer 2 of the circumference of the FET forming unit to electrically independently form the FET forming unit, and a P^++-type gate diffused layer 5 provided on the surface side of the layer 2.例文帳に追加
Ｐ型の半導体基板１上にＮ型のエピタキシャル成長層２が設けられ、ＦＥＴ形成部を電気的に独立させるため、ＦＥＴ形成部周囲のエピタキシャル成長層２にＰ^+型の分離拡散層４が設けられ、そのエピタキシャル成長層２の表面側にＰ^++型のゲート拡散層５が設けられている。 - 特許庁
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